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KR100669838B1 - 폴리 캡 마스크를 이용하는 집적회로 장치의 제조 방법 - Google Patents

폴리 캡 마스크를 이용하는 집적회로 장치의 제조 방법 Download PDF

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KR100669838B1
KR100669838B1 KR1020010004547A KR20010004547A KR100669838B1 KR 100669838 B1 KR100669838 B1 KR 100669838B1 KR 1020010004547 A KR1020010004547 A KR 1020010004547A KR 20010004547 A KR20010004547 A KR 20010004547A KR 100669838 B1 KR100669838 B1 KR 100669838B1
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리웨이닝
린융타오
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챠터드 세미컨덕터 매뉴팩춰링 리미티드
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Abstract

특별한 배치(layout) 기술 및 폴리 캡 마스크를 이용함으로써 집적회로들의 제조에서 자기 정렬된 접촉(self-aligned contact) 공정들 및 셀리사이드를 집적하기 위한 방법이 상술된다. 게이트 전극들의 쌍 및 연관된 소스와 드레인 영역들은 반도체 기판 위에 형성되고, 여기서 질화물 스페이서(spacer)들은 게이트 전극들의 측벽들 상에 형성된다. 폴리 캡 층은 게이트 전극들 및 소스와 드레인 영역들 위에 놓여 증착된다. 폴리 캡 층은, 자기 정렬된 접촉이 게이트 전극 쌍 중 한 전극 위에서 형성되고 제거되는 게이트 전극 쌍 사이의 소스와 드레인 영역들 중 한 영역 위에 놓여 선택적으로 제거된다. 졀연층은 반도체 기판의 표면 위에 증착된다. 계획된 자기 정렬된 접촉 개구가 절연층을 통해 접촉될 소스/드레인 영역에 만들어지고, 여기서 접촉 개구가 상기 쌍의 인접한 게이트 전극 위의 폴리 캡 층 위에 부분적으로 놓인다. 자기 정렬된 접촉 개구는 도전층으로 채워지고 집적회로 장치의 제조를 완성한다.
셀리사이드, 실리사이드, 게이트 전극, 폴리 캡 마스크

Description

폴리 캡 마스크를 이용하는 집적회로 장치의 제조 방법{Layout method for scalable design of the aggressive RAM cells using a poly-cap mask}
도 1a 및 1b는 두 라인들 간의 반 자기 정렬된 접촉(non-self-aligned contact)을 각각 나타내는 단면도 및 평면도.
도 2a 및 2b는 두 라인들 간의 자기 정렬된 접촉(self-aligned contact)을 각각 나타내는 단면도 및 평면도.
도 3a 및 3b는 본 발명의 특별한 배치(layout) 기술을 이용하여 만들어진 두 라인들 간의 자기 정렬된 접촉을 각각 나타내는 단면도 및 평면도.
도 4a 및 4b는 단일 라인(single line)에 대한 자기 정렬된 접촉을 각각 나타내는 단면도 및 평면도.
도 5a 및 5b는 본 발명의 특별한 배치 기술을 이용하여 만들어진 단일 라인에 대한 자기 정렬된 접촉을 각각 나타내는 단면도 및 평면도.
도 6 내지 도 12는 본 발명의 바람직한 실시예를 나타내는 단면도.
도 13은 본 발명의 공정에 따라 설계된 SRAM 장치를 나타내는 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 12 : 고립 영역
14 : 게이트 산화물 22, 23 : 게이트 전극
36 : 측벽 46 : 폴리 캡 층
38 : 소스/드레인 영역 50 : 포토마스크
발명의 분야
본 발명은 집적회로 장치들의 제조에 관한 것으로, 특히 집적회로들의 제조에서 독특한 배치 방법을 이용하여, 자기 정렬된 접촉 공정들 및 셀리사이드(salicide)를 집적하는 방법에 관한 것이다.
종래의 기술
집적회로 장치들의 제조에 있어, 논리 생산물(logic product)들은 보다 높은 회로 수행성능을 얻기 위해 셀리사이드(자기 정렬된 실리사이드(silscide)) 공정들을 이용하여 종종 생산된다. 실리서데이션(silicidation)에서, 내화 금속 층(refractory metal layer)이 증착되고 이후에 어닐링된다. 아래에 놓이는 실리콘은 게이트 전극 및 소스와 드래인 영역들의 위에 놓이는 실리사이드를 만들기 위해 내화 금속 층과 반응한다. 실리사이드된 게이트 및 소스/드레인 영역들은 실리사이드되지 않은 영역들보다 낮은 저항을 갖으므로, 특별히 기하학적으로 보다 작고 높은 회로 성능을 갖는다.
메모리 유닛(unit)들의 제조에 있어, 자기 정렬된 접촉(SAC)은 셀 크기를 줄이기 위해 광범위하게 사용되어 왔으며, CMOS 제조 설계를 위한 장치 밀도를 매우 증가시킨다. 라지 스케일 집적(Large Scale Integration:LSI)의 도래에 따라, 반도체 기판들 상에 형성된 많은 집적회로들은 단일 칩 상에서 여러 개의 회로 기능들을 구비한다. 예를 들어, 메모리 장치들은 이들 장치들을 다루는 논리 회로들과 동일한 칩 상에 형성된다. 높은 논리 수행성능 및 매장형 메모리용 고 밀도 메모리가 달성되도록 하나의 웨이퍼 상에서 SAC 공정들 및 셀리사이드를 집적하는 방법을 찾는 것이 요구된다.
표준 SAC 공정은 절연체로 도포된 폴리실리콘을 이용하는 것을 필요로한다. 이는 상기 공정이 셀리사이드 공정과 호환할 수 없게 한다. 1999, 4, 26에 출원된 Weining 등의 계류중인 U.S 특허출원 시리얼 넘버 제 09/298,933호는 부가적인 폴리 캡 마스킹 층을 이용함으로써 매장형 메모리를 갖춘 논리 회로들의 제조에 있어 자기 정렬된 접촉 공정들 및 실리사이드를 집적하기 위한 방법을 제공한다. 그러나, 이 공정에 대한 종래의 접근법은 작은 RAM 셀 크기를 달성하기 위해 작은 폴리 캡 스페이스를 위한 매우 타이트한 공정 제어를 요한다. 이 제한은 공정 상의 곤란성들 및 단가를 매우 증가시킨다.
실리서데이션(silscidation)은 당해 기술 분야에서 광범위하게 이용되어 왔다. 실리서데이션 기술들 및 자기 정렬된 접촉들은 S. Wolf의 Silicon Processing for the VLSI Era, Vol.2(Lattice Press, Sunset Beach, CA, c. 1990, pp 144-149) 및 C. Y. Chang과 S. M. Sze의 ULSI Technology(McGraw-Hill, New York, NY, c. 1996, pp 397-402 및 487-488)에 개시되어 있다. Yoo의 U.S. 특허 제 5,573,980호는 SRAM 용 셀리사이드된 SAC를 형성하는 방법을 개시하지만, 매입형 로직(embedded logic)을 개시하지는 않는다. Yoo 등의 U.S. 특허 제 5,605,853호 및 제 5,719,079호는 4T SRAM의 형성, 부동 게이트 메모리(floating gate memory), 및 셀리사이드와 인접된 접촉을 포함하는 로직 장치를 개시하고 있지만, SAC는 포함하고 있지 않다.
본 발명의 요약
따라서, 본 발명의 기본적인 목적은 집적 회로들의 제조에 있어 자기 정렬된 접촉 공정들 및 셀리사이드를 집적하기 위한 효과적이고 상당히 제조가능한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 매입형 메모리를 갖춘 논리회로들의 제조에서 있어 자기 정렬된 접촉 공정들 및 셀리사이드를 집적하기 위한 공정을 제공하는 것이다.
또 다른 목적은 동일한 집적회로 장치의 메모리 회로들에서 자기 정렬된 접촉들을 형성하는 동안 집적회로 장치의 논리회로들에서 셀리사이드 게이트 및 소스와 드레인 영역들을 형성하는 것이다.
본 발명의 또 다른 목적은 특별한 배치 기술을 이용하는 동일한 집적회로 장치의 메모리 회로들에서 자기 정렬된 접촉들을 형성하는 동안 집적회로 장치의 논리회로들에서 셀리사이드 게이트 및 소스와 게이트 영역들을 형성하는 것이다.
본 발명의 또 다른 목적은 공정 상의 곤란성들을 회피하면서 셀 크기 감소를 달성하기 위해 특별한 배치 기술과, 폴리 캡 마스크를 사용함으로써 자기 정렬된 접촉 공정들 및 셀리사이드를 집적하기 위한 방법을 제공하는 것이다.
본 발명의 목적들에 따라, 특별한 배치 기술 및 폴리 캡 마스크를 이용함으로써 집적회로들의 제조에서 자기 정렬된 접촉 공정들 및 셀리사이드를 집적하기 위한 방법이 달성된다. 게이트 전극들의 쌍 및 연관된 소스와 드레인 영역들은 질화물 스페이서들이 게이트 전극들의 측벽들 상에 형성되는 반도체 기판 위에 놓여 형성된다. 폴리 캡 층은, 게이트 전극들과, 소스 및 드레인 영역들 위에 놓여 증착된다. 폴리 캡 층은 자기 정렬된 접촉이 게이트 전극 쌍 중 하나 위에 형성되고 제거되는 게이트 전극 쌍 사이의 소스와 드레인 영역들 중 한 영역 위에 놓인채 선택적으로 제거된다. 절연층은 반도체 기판의 표면 위에 증착된다. 계획된 자기 정렬된 접촉 개구가 절연층을 통해 만들어지고 여기서 접촉 개구가 상기 쌍의 인접한 게이트 전극을 접촉시킨다. 자기 정렬된 접촉 개구가 도전층으로 채워지고 집적회로 장치의 제조를 완성한다.
본 발명의 공정은 단가를 줄이기 위해 폴리 캡 마스크의 공정 상의 곤란성들을 회피하면서 캐핑층에 의해 영향을 받는 셀 크기 감소의 이점들을 달성하는 특별한 배치 기술과 함께, 계류중인 U.S. 특허출원 시리얼 넘버 제 09/298,933호의 폴리실리콘 캐핑 마스크를 이용한다.
도 1a 및 1b는 자기 정렬된 접촉(SAC)을 사용하지 않고 램덤 액세스 메모리(RAM) 셀 배치의 단면도 및 평면도를 각각 도시한다. 접촉(64)은 폴리실리콘 라인들(22 및 23) 사이의 유전체 층(54)을 따라 형성되었다. SAC 없는 폴리에 대한 접촉 스페이스를 위한 고립 요구(isolation requirement)는 SCP이다. 따라서, 두 개의 폴리 라인들 간의 스페이싱(spacing)은 S1=W+2SCP 이다.
도 2a 및 2b는 계류중인 특허출원 시리얼 넘버 제 09/298,933호를 도시한다. 이 경우에, 두 개의 폴리 라인들(S2) 간의 스페이싱은 두 개의 폴리 라인들 간의 공간에 대한 폴리 캡 공간(SCAP) 및 폴리 캡 층의 오버랩(overlap)(Ｏ)에 의해 결정된다. 즉, S2=SCAP+2Ｏ 이다. 공정 제조가능성을 유지하기 위해 Ｏ에 대해 임의의 수가 주어지면, S2는 라인 대 라인 스페이싱(line to line spacing)의 스테퍼 용량(stepper capability)에 의해 결정된다. 이 스페이싱은 또한 두 개의 폴리 게이트들 간의 유효 SAC 접촉 폭을 결정한다. S2가 S1보다 작도록 하기 위해, Ｏ와 SCAP 는 적극적으로 최소화되야 한다. 폴리 캡 층에 대한 최소화 공정 설계 규칙은 임계치, 비정렬(misalignment) 등의 매우 타이트한 공정 제어를 요한다. 보통, 접촉 크기는 SCAP에 거의 근접하거나 같게된다. 이는 접촉 및 폴리 게이트 사이에 여전히 스페이스(Ｏ(0이 아님))가 있으므로 의사 SAC 공정이라고 불린다.
본 발명의 새로운 배치 접근법은 폴리 SCP에 대한 접촉 스페이스가 0(제로)이 되도록 하는 것을 이용하고 접촉 영역을 희생하려는 것을 이용한다. 즉, 기판의 접촉이 보다 작아지게 된다. 이는 설계 시에 고려함으로써 극복될 수 있는 접촉 저항의 불충분한 증가를 일으킨다. RAM 기술들에서, 각 메모리 셀에 대한 전류가 매우 작기 때문에, 적절히 설계를 함으로써 접촉 저항의 증가를 제거할 수 있다.
본 발명의 특별한 배치 기술에서, 접촉은 폴리 라인들(22) 중 하나의 에지에 접하도록 이동된다. 폴리 캡 층(46)은 도 3a 및 도 3b에 도시된 바와 같이 인접한 폴리 라인(23) 위에서 제거된다. 따라서, 폴리 라인들 간의 스페이싱(S3)은 접촉 폭(W) 및 폴리 SCP의 접촉 스페이스에 의해 결정된다. S3=W+SCP 이다. 유효 접촉 폭 Weff=W-Ｏ이고 여기서 Ｏ은 폴리 캡 층의 오버랩(overlap)이다.
도 3a 및 3b에 도시된 특별한 배치를 사용함으로써, 스페이싱 S3은 스페이싱 S1보다 항상 작다. 그래서, 최소 폴리 캡 스페이싱의 제한은 제거된다. 생산 및 공정 설계에 있어, Weff 및 Ｏ을 최소화시키는 것에만 집중할 필요가 있다. 이 배치 접근법은 비트라인 접촉들 및 다이나믹 랜덤 액세스 메모리(DRAM)들에서 두 개의 워드 라인들 간의 다른 접촉들에 이용될 수 있다. 이것은 또한 비트라인 접촉들과, 스태틱 랜덤 액세스 메모리(SRAM)들에서의 VSS 및 VDD 접촉들에서 이용될 수 있다.
동일한 배치 기술은 단일의 폴리 라인에 대한 접촉 스페이스를 위해 사용될 수 있다. 도 4a 및 4b는 접촉(64)을 갖는 단일의 폴리 라인(22)을 도시한다. 접촉의 중앙 및 도 4b에서의 폴리라인 간의 스페이싱은 S4=
Figure 112004039359052-pat00001
W+Ｏ 이다. 도 5a 및 5b에서 새로운 배치 기술을 사용함으로써, 접촉(64)은 폴리라인(22)의 에지에 접한다. 여기서, 접촉의 중앙 및 폴리라인 간의 스페이스 S5=
Figure 112004039359052-pat00022
W 이다. 이 접근법은 SRAM 집적회로에서 매우 유용하다.
본 발명의 공정은 도 6 내지 12을 참조하여 상술된다. 이들 도면들은 SAC가 두 개의 폴리실리콘 라인들 간에 형성되는 공정을 도시한다. 이러한 공정이 단일 라인에 대한 SAC 접촉이 만들어지는(도 5a 및 5b에 도시되는 바와 같이) 경우로 확대 될 수 있음을 본 기술의 당업자는 이해할 수 있을 것이다.
본 발명이 공정은 셀리사이드 공정과 충분히 호환될 수 있으며, 설사 셀리사이드 공정과 관련되지 않는다 하더라고 장치 수행성능 상에 어떠한 충격을 주지 않는다. 본 발명의 바람직한 실시예는 셀리사이드 공정에서의 발명적인 SAC 공정을 상술한다. 셀리사이드 공정이 사용되지 않는 경우에 본 발명이 적용된다는 것이 이해될 것이다.
특히 도 6을 더 참조하면, 바람직하게 단결정 실리콘으로 구성된 반도체 기판(10)이 도시되어 있다. 필드 산화물(field oxide) 또는 얇은 트랜치 고립(STI) 영역(12)들과 같은 고립 영역들은 서로 액티브 장치 영역들을 고립시키는 것은 기술분야의 종래기술로서 형성될 수 있다.
게이트 산화물(14) 층은 기판의 표면 위에서 성장되고, 보통 약 30 내지 100 Å 사이의 두께이다. 폴리실리콘(16) 층은 약 1000 내지 3000 Å 사이의 두께로 게이트 산화물 및 필드 산화물 영역들 위에 증착된다. 폴리실리콘 및 게이트 산화물 층들은 게이트 전극들(22, 23)을 형성하기 위해 마스크에 의해 덮여지지 않아 에치(etch)된다. 이들 게이트 전극들은 다이나믹 랜덤 액세스 메모리(DRAM) 셀에서의 워드라인 또는 스태틱 랜덤 액세스 메모리(SDRAM)에서의 패스 게이트 또는 풀다운 트랜지스터들과 같은 메모리 장치들이 될 수 있다.
트랜지스터의 가볍게 도프된 영역들(34)을 형성하기 위한 LDD 주입이 이 때에 수행된다. NLDD 및 PLDD 영역들은 종래의 방법과 같이, 적절한 포토마스킹(photomasking)을 이용하여 형성된다. 실리콘 질화물 층은 기판의 표면 위에 증착되고, 게이트 전극들(22, 23)의 측벽들 상의 실리콘 질화물 스페이서들(36)을 남겨두기 위해 이방성으로 에치된다. 이온 주입들은 짙게 도프된 소스 및 드레인 영역들(38)을 형성하기 위해 수행된다.
게이트 전극 및 소스/드레인 영역들은 종래의 셀리사이드 공정을 이용하여 실리사이드될 수 있다. 도 7을 참조하면, 티타늄, 티타늄 질화물, 티타늄/티타늄 질화물 등의 층이 기판의 표면 위에 일반적으로 약 200 내지 500 Å 사이의 두께로 스퍼터링에 의해 증착된다.
기판은 예를 들어, 10 내지 30초 동안 650℃ 내지 800℃의 온도로 질소 분위기에서 빠른 열 어닐(rapid thermal anneal; RTA)을 이용하여 어닐링된다. 티타늄 층은 실리사이드(42)를 형성하기 위해, 소스와 드레인 영역들(38)에서 기판 내의 실리콘 및 게이트 전극들(22, 23)에서 폴리실리콘과 반응한다. 실리콘 질화물 측벽들(36) 위에 놓이는 티타늄은 반응하지 않는다. 반응하지 않은 티타늄은 제거되고, 도 7에 도시된 바와 같이 실리사이드 게이트 전극들(22, 23) 및 소스와 드레인 영역들(38)을 남긴다.
이는 셀리사이드 공정을 완성한다. 이제, 본 발명의 자기 정렬된 접촉 공정을 상술한다. 도 8a를 참조하면, 선형 실리콘 질화물 층(46)은 약 300 내지 1000 Å 사이의 두께로 기판의 표면 위에 등각으로(conformally) 증착된다.
도 8b는 약 100 내지 600 Å 사이의 두께를 갖는 실리콘 이산화물의 제 1 층(44) 및 약 300 내지 1000 Å 사이의 두께를 갖는 실리콘 질화물의 제 2 층(46)을 갖는 대안의 선형(alternative liner)을 도시한다.
또 다른 공정이 단일의 선형 층을 이용하여 설명되지만, 단일 또는 이중의 선형 층이 본 발명의 공정에 사용될 수 있다는 것이 이해될 것이다.
도 9를 참조하면, 폴리 캡 포토마스크(50)가 기판 위에 형성된다. 게이트 접촉들을 위해 폴리실시콘 위쪽의 폴리 캡 층(46)은 제거돼야 한다. 본 발명의 특별한 배치 기술에서, 폴리 라인들(22) 중 하나 만이 폴리 캡 층에 의해 보호된다. 폴리 캡 층(46)은 인접한 폴리 라인(23) 위에서 제거된다. 실리콘 질화물 선형 층(또는 폴리 캡 층)(46)은 도 10에 도시된 바와 같이 마스크(50)에 의해 덮여지지 않아 에치된다.
폴리 캡 층(46)은 폴리 라인의 에지로 접촉을 이동시킬 때 폴리실리콘이 접촉에 닿는 것을 방지한다. 본 발명의 특별한 특징은 폴리 캡 대 폴리 캡 스페이스가 보다 커질 수 있도록 두 폴리 라인들 대신에 폴리 라인들 중 단 하나만을 보호하는 것이다.
이제, 포토마스크(50)는 제거되고, 도 10에 도시되는 바와 같이, 보로포스포실리케이트 글라스(BPSG)(54) 등과 같은 유전층이 기판 위에 증착되고 기술분야에서의 종래 다른 방법들에 의해 평판화된(planarized)다.
이제 도 11을 참조하면, 접촉 포토마스크(도시되지 않음)가 기판 위에 형성된다. BPG(54)는 게이트 접촉들 및 정규 확산 접촉들(도시되지 않음), 및 자기 정렬된 접촉(60)을 개방시키기 위해 접촉 마스크에 의해 덮여지지 않으므로 에치된다. 이들 접촉들 모두는 동시에 개방될 수 있다. 접촉 에치은, 실리콘에 대한 높은 에치 선택도를 유지하면서 게이트 폴리실리콘에 대한 접촉간의 결핍을 방지하기 위해, BPSG와 선형 질화물 사이에서 높은 에치 선택도를 가질 필요가 있다. 폴리 캡 층(46)에 대한 BPSG의 선택도는 약 10보다 커야 한다.
선형 질화물은 이미 게이트 접촉 영역들(도시되지 않음)로부터 제거되었으므로, 이들 접촉들은 부가적인 마스킹 공정을 필요로하지 않고 동일한 공정 단계들에서 형성된다. 실리콘 질화물 선형 층(46)은 폴리실리콘 게이트(22)에 대한 SAC 접촉 사이에 제로 스페이싱(zero spacing)을 갖는 좁게 자기 정렬된 접촉(narrowed self-aligned contact)을 형성한다. 진정한 제로 스페이싱은 본 발명의 특별한 배치에 의해 달성될 수 있다. 본 공정은 종래 기술에서 보다 훨씬 더 쉽다. 폴리 캡 층 스페이싱은 더이상 설계 규칙이 아니다. 이 사실은 이 층의 공정을 포토리소그래피 및 에칭 공정에 있어서 중요한 것에서 중요하지 않은 것으로 이동하게 한다. 폴리(Ｏ)에 대한 폴리 캡의 오정렬(misalignment)은 커질 수 있고, 공정의 다양성 및 더 좋은 수율(yield)을 가능하게 한다.
도 12는 도시된 바와 같이 텅스템 플러그(64) 같은 금속층으로 접촉 개구를 채워 SAC 접촉을 완성하는 것을 도시한다.
본 발명자들은 본 발명의 특별한 배치 방법을 이용하여 스태틱 랜덤 액세스 메모리(SRAM)를 설계했다. 본 발명의 특별한 배치 및 폴리 캡을 갖춘 SAC 공정을 이용함으로써, 본 발명의 SAC 공정 없이 설계된 셀의 크기 보다 20% 작은 셀 크기를 달성할 수 있다. 본 발명의 폴리 캡 모듈을 위한 공정은 느슨하게된(relaxed) 스페이스로 인해 상술한 계류중인 특허 출원에서의 의사 SAC 공정보다 훨씬 더 쉽다.
본 발명의 의해 설계된 4개의 크로스 결합된 접촉들을 갖는 6개의 트랜지스터 SRAM 셀이 도 13에서 평면도로 도시된다. 금속 및 비아 층(via layer)들은 명쾌함을 위해 여기에 도시되지 않는다. N 웰(83)은 도시된다. 폴리실리콘 라인들(20)은 폴리 캡 층(46)에 의해 부분적으로 덮여져 도시된다. N 확산 영역들(38) 및 P 확산 영역들(39)이 도시된다. 접촉들(64)은 본 발명의 SAC 접촉들이다. 접촉들(70)은 폴리 접촉들이다.
본 발명의 공정은 메모리 및 논리 장치들이 동일한 웨이퍼 상에서 함께 제조될 수 있도록 메모리 회로들을 위한 자기 정렬된 접촉 공정과 함께, 논리 회로들을 위한 셀리사이드 공정을 집적한다. 본 발명의 특별한 배치를 갖춘 폴리 캡 마스킹 공정은, 자기 정렬된 접촉 공정이 쉽게 표준 셀리사이드 논리 공정에 플러그되고 극히 타이트한 공정 제어 없이 실행될 수 있도록 한다.
본 발명이 바람직한 실시예들을 참조하여 부분적으로 도시되고 상술되었지만, 본 발명의 사상과 범위에서 벋어남이 없이 다양한 변형들이 만들어질 수 있음을 기술분야의 당업자는 이해할 수 있을 것이다.
본 발명은 집적 회로들의 제조에 있어 자기 정렬된 접촉 공정들 및 셀리사이드를 집적하기 위해 효과적이고 상당히 제조가능한 방법을 제공한다.
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Claims (20)

  1. 집적회로 장치를 제조하는 방법에 있어서,
    반도체 기판 위에 놓이는 게이트 전극들의 쌍 및 연관된 소스 및 드레인 영역들을 제공하는 단계로서, 질화물 스페이서들이 상기 게이트 전극들의 측벽들 상에 형성되는, 상기 제공 단계,
    상기 게이트 전극들과 소스 및 드레인 영역들 위에 놓이는 폴리 캡 층을 증착하는 단계,
    자기 정렬된 접촉(self-alligned contact)이 형성되는 상기 게이트 전극 쌍 사이의 상기 소스 및 드레인 영역들 중 한 영역 위에 놓이는 상기 폴리 캡 층을 선택적으로 제거하고, 상기 게이트 전극 쌍 중 제 1 게이트 전극 위의 상기 폴리 캡 층을 제거하는 단계,
    상기 반도체 기판의 표면 위에 절연층을 증착하는 단계,
    상기 절연층을 통해 상기 소스 및 드레인 영역들 중 하나에 계획된 상기 자기 정렬된 접촉 개구를 형성하는 단계로서, 상기 접촉 개구는 상기 게이트 전극들 쌍의 제 2 게이트 전극 위의 상기 폴리 캡 층 위에 부분적으로 놓이는, 상기 자기 정렬된 접촉 개구 형성 단계, 및
    상기 집적회로 장치의 제조를 완성하기 위해 상기 자기 정렬된 접촉 개구를 도전층으로 채우는 단계를 포함하는, 집적회로 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 폴리 캡 층을 증착하는 상기 단계에 앞서,
    상기 게이트 전극들 및 상기 반도체 기판 위에 금속 층을 증착하는 단계;
    상기 반도체 기판을 어닐링하여, 상기 금속 층이 상기 게이트 전극들 위 및 상기 게이트 전극들과 연관된 상기 소스 및 드레인 영역들 위의 금속 실리사이드 층으로 변형되도록 하는 단계; 및
    상기 게이트 전극들의 상부 표면과, 셀리사이드 게이트 전극들 및 셀리사이드 소스 및 드레인 영역들이 되는 상기 게이트 전극들과 연관된 상기 소스 및 드레인 영역들 위에 놓이는 상기 반도체 기판의 상부 표면 상에만 상기 금속 실리사이드 층을 남겨두도록, 상기 스페이서들 위에 놓이는 금속 실리사이드로 변형되지 않는 상기 금속 층을 제거하는 단계를 더 포함하는, 집적회로 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 금속층은 티타늄을 포함하고, 상기 금속 실리사이드층은 티타늄 실리사이드를 포함하는, 집적회로 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 폴리 캡 층은 약 300 내지 1000Å 사이의 두께를 갖는 실리콘 질화물을 포함하는, 집적회로 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 폴리 캡 층은 약 100 내지 600Å 사이의 두께를 갖는 실리콘 이산화물의 제 1 층과, 약 300 내지 1000Å 사이의 두께를 갖는 실리콘 질화물의 제 2 층을 포함하는, 집적회로 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 절연층은 보로포스포실리케이트 글라스(borophosphosilicate glass)를 포함하는, 집적회로 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 도전층은 텅스텐을 포함하는, 집적회로 장치 제조 방법.
  8. 집적회로 장치를 제조하는 방법에 있어서,
    반도체 기판 위에 놓이는 게이트 전극 쌍 및 연관된 소스 및 드레인 영역들을 제공하는 단계로서, 질화물 스페이서들이 상기 게이트 전극들의 측벽들 상에 형성되는, 상기 제공 단계,
    상기 반도체 기판 및 게이트 전극들 위에 금속 층을 증착하는 단계,
    상기 반도체 기판을 어닐링하여, 상기 금속층이 상기 게이트 전극들 위 및 상기 게이들 전극들과 연관된 상기 소스 및 드레인 영역들 위의 금속 실리콘 층으로 변형되도록 하는 단계,
    상기 게이트 전극들의 상부 표면과, 셀리사이드 게이드 전극들 및 셀리사이드 소스 및 드레인 영역들이 되는 상기 게이트 전극들과 연관된 상기 소스 및 드레인 영역들 위에 놓이는 상기 반도체 기판의 상부 표면상에만 상기 금속 실리사이드 층을 남겨두도록, 상기 스페이서들 위에 놓이는 금속 실리사이드로 변형되지 않는 상기 금속층을 제거하는 단계,
    상기 셀리사이드 게이트 전극들과 소스 및 드레인 영역들을 포함하는 상기 기판 위에 놓이는 폴리 캡 층을 증착하는 단계,
    자기 정렬된 접촉이 형성되는 상기 셀리사이드 소스 및 드레인 영역들 중 하나의 영역 위에 놓이는 상기 폴리 캡 층을 선택적으로 제거하고, 상기 게이트 전극 쌍 중 제 1 게이트 전극 위의 상기 폴리 캡 층을 제거하는 단계,
    상기 반도체 기판의 표면 위에 절연층을 증착하는 단계,
    상기 절연층을 통해 상기 소스 및 드레인 영역들 중 하나의 영역에 계획된 상기 자기 정렬된 접촉 개구를 형성하는 단계로서, 상기 접촉 개구는 상기 게이트 전극들의 쌍 중 제 2 게이트 전극 위의 상기 폴리 캡 층 위에 부분적으로 놓이는, 상기 자기 정렬된 접촉 개구 형성 단계, 및
    상기 집적회로 장치의 제조를 완성하기 위해 상기 자기 정렬된 접촉 개구를 도전층으로 채우는 단계를 포함하는, 집적회로 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 금속층은 티타늄을 포함하고, 상기 금속 실리사이드 층은 티타늄 실리사이드를 포함하는, 집적회로 장치 제조 방법.
  10. 제 8항에 있어서,
    상기 폴리 캡 층은 약 300 내지 1000 Å 사이의 두께를 갖는 실리콘 질화물을 포함하는, 집적회로 장치 제조 방법.
  11. 제 8항에 있어서,
    상기 폴리 캡 층은 약 100 내지 600 Å 사이의 두께를 갖는 실리콘 이산화물의 제 1 층과, 약 300 내지 1000 Å 사이의 두께를 갖는 실리콘 질화물의 제 2 층을 포함하는, 집적회로 장치 제조 방법.
  12. 제 8항에 있어서,
    상기 절연층은 보로포스포실리케이트 글라스를 포함하는, 집적회로 장치 제조 방법.
  13. 제 8항에 있어서,
    상기 도전층은 텅스텐을 포함하는, 집적회로 장치 제조 방법.
  14. 집적회로 장치를 제조하는 방법에 있어서,
    반도체 기판 위에 놓이는 게이트 전극과, 연관된 소스 및 드레인 영역들을 제공하는 단계로서, 질화물 스페이서들이 상기 게이트 전극의 측벽들 상에 형성되는, 상기 제공 단계,
    상기 게이트 전극과 소스 및 드레인 영역들 위에 놓이는 폴리 캡 층을 증착하는 단계,
    자기 정렬된 접촉이 형성되는 상기 소스 및 드레인 영역들 중 하나의 영역 위에 놓이는 상기 폴리 캡 층을 선택적으로 제거하는 단계,
    상기 반도체 기판의 표면 위에 절연층을 증착하는 단계,
    상기 절연층을 통해 상기 소스 및 드레인 영역들 중 상기 한 영역에 계획된 상기 자기 정렬된 접촉 개구를 형성하는 단계로서, 상기 접촉 개구는 상기 게이트 전극들의 쌍 중 제 2 게이트 전극 위의 상기 폴리 캡 층 위에 부분적으로 놓이는, 상기 형성 단계, 및
    상기 집적회로 장치의 제조를 완성하기 위해 상기 자기 정렬된 접촉 개구를 도전층으로 채우는 단계를 포함하는, 집적회로 장치 제조 방법.
  15. 제 14항에 있어서,
    상기 폴리 캡 층을 증착하는 상기 단계에 앞서,
    상기 게이트 전극 및 상기 반도체 기판 위에 금속층을 증착하는 단계,
    상기 반도체 기판을 어닐링하여, 상기 금속층이 상기 게이트 전극 위 및 상기 게이트 전극과 연관된 상기 소스 및 드레인 영역들 위의 금속 실리사이드 층으로 변형되도록 하는 단계, 및
    상기 게이트 전극의 상부 표면과, 셀리사이드 게이트 전극 및 셀리사이드 소스 및 드레인 영역들이 되는 상기 게이트 전극과 연관된 상기 소스와 드레인 영역들 위에 놓이는 상기 반도체 기판의 상부 표면에만 상기 금속 실리사이드 층을 남겨두도록, 상기 스페이서들 위에 놓이는 금속 실리사이드로 변형되지 않는 상기 금속층을 제거하는 단계를 더 포함하는, 집적회로 장치 제조 방법.
  16. 제 15항에 있어서,
    상기 금속 층은 티타늄을 포함하고, 상기 금속 실리사이드 층은 티타늄 실리사이드를 포함하는, 집적회로 장치 제조 방법.
  17. 제 14항에 있어서,
    상기 폴리 캡 층은 약 300 내지 1000 Å 사이의 두께를 갖는 실리콘 질화물을 포함하는, 집적회로 장치 제조 방법.
  18. 제 14항에 있어서,
    상기 폴리 캡 층은 약 100 내지 600 Å 사이의 두께를 갖는 실리콘 이산화물의 제 1 층과, 약 300 내지 1000 Å 사이의 두께를 갖는 실리콘 질화물의 제 2 층을 포함하는, 집적회로 장치 제조 방법.
  19. 제 14항에 있어서,
    상기 절연층은 보로포스포실리케이트 글라스를 포함하는, 집적회로 장치 제조 방법.
  20. 제 14항에 있어서,
    상기 도전층은 텅스텐을 포함하는, 집적회로 장치 제조 방법.
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