KR101065352B1 - 모스 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 더미 폴리(dummy poly)층을 형성시켜 정크션(junction) 영역의 누설 특성을 개선시킨 모스 트랜지스터 및 이의 제조 방법에 관한 것으로, 본 발명의 모스 트랜지스터는 소자 격리 영역 및 활성 영역이 정의된 기판과, 상기 기판의 활성 영역 상 소정 부위에 형성된 게이트와, 상기 소자 격리 영역 상에 형성된 더미 폴리층과, 상기 게이트 및 상기 더미 폴리층 측부에 각각 형성된 사이드 월 및 더미 폴리 사이드 월과, 상기 게이트 및 상기 사이드 월 양측에 대응되는 기판 상에 정의된 소오스/드레인 및 상기 소오스/드레인 각각에 접촉되는 콘택 전극들을 포함하고, 상기 소오스/드레인과 상기 콘택 전극들은 상기 더미 폴리 사이드 월과 사이드 월에 의해 셀프 얼라인됨을 특징으로 한다.
더미 폴리(dummy poly), 셀프 얼라인 콘택(self-aligned contact), 콘택 스파이킹(contact spiking), 정크션(junction) 영역, 누설 전류
Description
도 1은 종래의 모스 트랜지스터를 나타낸 구조 단면도
도 2는 본 발명의 모스 트랜지스터를 나타낸 구조 단면도
도 3은 도 2의 모스 트랜지스터를 포함한 반도체 소자를 나타낸 평면도
도 4a 내지 도 4g는 본 발명의 모스 트랜지스터를 제조하는 방법을 나타낸 공정 단면도
*도면의 주요 부분에 대한 부호 설명*
100 : 기판 101 : 소자 분리막
102 : 소오스/드레인 103 : LDD 영역
104 : 게이트 절연막 105a : 게이트
105b : 더미 폴리층 106a : 사이드 월 스페이서
106b : 더미 폴리 사이드 월 스페이서 107a : 소오스/드레인 실리사이드
107b : 게이트 실리사이드 107c : 더미 폴리 실리사이드
108 : 콘택 전극 109 : 콘택 홀
110 : 층간 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 더미 폴리층을 형성시켜 정크션(junction) 영역의 누설(leakage) 특성을 개선시킨 모스 트랜지스터 및 이의 제조 방법에 관한 것이다.
모스 트랜지스터(MOSFET : Metal-Oxide-Semiconductor Filed Effect Transistor)는 일반적으로, 모스(MOS)라 칭하며, 최근 반도체 기억 소자로 집적도를 높일 수 있는 특징이 있어 대규모 집적 회로에 많이 쓰인다. 여기서, MOS란 금속(Metal)-산화막(Oxide)-반도체(Semiconductor)를 약칭하는 것으로, 게이트의 구성 형태를 나타나는 말이다.
일반적으로 모스 트랜지스터는 기판의 소정 부위에 소오스(Source)/드레인(Drain)을 정의하고, 기판 상에 게이트(Gate) 전극을 형성하여 이루어진다. 그리고, 상기 기판에 형성된 소오스/드레인에 전압을 인가하기 위해 상기 소오스/드레인 각각에 콘택 전극이 접촉되게 된다.
이하, 첨부된 도면을 참조하여 종래의 모스 트랜지스터를 설명하면 다음과 같다.
도 1은 종래의 모스 트랜지스터를 나타낸 구조 단면도이다.
도 1과 같이, 종래의 모스 트랜지스터는 기판(1)과, 상기 기판(1)상에 형성되는 타 소자와 구분하기 위한 소자 분리막(2), 상기 기판(1) 상의 소정 부위에 형성된 게이트(8), 상기 게이트(8) 양측의 기판(1)에 정의된 소오스/드레인(3), 상기 소오스/드레인(3) 각각에 접촉되는 콘택 전극(11)을 포함하여 이루어진다.
여기서, 상기 기판(1)은 기판 상에 형성되는 복수개의 소자간 격리를 위한 소자 격리 영역과, 소자가 형성되는 활성 영역이 구분되어 정의된다. 그리고, 상기 소자 격리 영역에는 트렌치(trench) 형의 절연막으로 이루어진 소자 분리막이 형성된다.
그리고, 상기 게이트(8), 소오스/드레인(3)은 동일한 형의 고농도로 도핑된 폴리 실리콘층이며, 표면이 금속과의 접촉 저항을 줄이기 위한 각각 실리사이드(silicide)(9, 6)가 형성되어 있다.
또한, 상기 게이트(8) 양측에 대응되는 기판(1) 표면에는 소오스/드레인(3)에 연결되는 LDD 영역(5)이 형성되어 있다. 상기 LDD 영역(5)의 형성은 드레인과 채널 영역 사이의 전계를 감소시켜, 게이트 절연막(7)으로의 주입, 충돌 전리 및 다른 열 전자 효과를 줄이기 위함이다.
한편, 상기 게이트(8) 하부와 기판(1) 사이에는 게이트 절연막(7)이 형성되어 상기 게이트(8)와 기판(1)간의 절연을 유지하고 있다.
이하에서는 상기 도 1을 참조하여 종래의 모스 트랜지스터의 제조 방법에 대해 살펴본다.
먼저, 실리콘(Silicon) 성분의 기판(1)을 준비한다. 이 때, 상기 실리콘 기판은 결정화된 폴리 실리콘이다.
이어, 기판(1)의 소정 부위를 소정 두께의 트렌치(trench) 형으로 제거한 후, 이 부위에 절연막을 채워 소자 분리막(2)을 형성한다. 이 때, 상기 소자 분리 막(2)의 형성으로, 기판(1)은 소자 분리막(2)이 형성된 소자 격리 영역, 소자 분리막(2)이 형성되지 않은 활성 영역으로 구분되며, 상기 활성 영역에 소자가 형성되게 된다.
이어, 상기 기판(1)이 전면에 게이트 절연막(7), 고농도로 도핑된 폴리 실리콘층을 차례로 증착한다.
이어, 상기 폴리 실리콘층 및 게이트 절연막(7)을 선택적으로 제거하여 소정 부위의 활성 영역에 게이트(8) 및 게이트 절연막(7)을 남긴다.
이어, 상기 게이트(8)를 마스크로 하여 상기 기판(1)에 저농도의 불순물을 도핑하여 LDD(Lightly Doped Drain) 영역(5)을 형성한다.
이어, 상기 게이트(8)를 포함한 기판(1) 전면에 사이드 월 스페이서(side wall spacer) 형성용 절연막을 증착한다.
이어, 상기 사이드 월 스페이서 형성용 절연막을 선택적으로 제거하여 상기 게이트(8)의 측부에 사이드 월 스페이서(10)를 형성한다.
이어, 상기 게이트(8) 및 사이드 월 스페이서(10)를 마스크로 하여 고농도 불순물을 도핑하여 기판(1)에 소오스/드레인(3)을 정의한다.
이어, 노출되어 있으며, 서로 동일한 형의 고농도 불순물이 도핑된 상기 소오스/드레인(3) 및 게이트(8) 표면을 금속 또는 라디칼과 반응시킨 후, 열처리하여 각각 실리사이드(6, 9)를 형성한다.
이어, 상기 소오스/드레인(3)에 전압을 인가하기 위한 콘택 전극(11)을 형성한다.
이상에서 설명한 소오스/드레인(3), 게이트(8) 및 LDD 영역(5)에 도핑된 불순물은 n+ 또는 p+의 동일한 형의 불순물층이다.
도시되지 않았지만, 상기 콘택 전극(11)은 상기 게이트(8)을 포함한 기판(1) 전면에 층간 절연막을 증착한 후, 상기 소오스/드레인 상부를 제거하고, 상기 층간 절연막이 제거된 부위에 콘택 전극(11)을 채우는 방식으로 형성한다. 이 때, 층간 절연막을 제거할 때, 이 제거된 부위를 콘택 홀이라 한다.
상기 콘택 홀의 미스얼라인이 이루어지거나, 콘택 홀 폭의 임계 치수(Critical Dimension)의 변동(Variation) 등으로 인해 A 부분과 같이, 기판(1)과 소자 분리막(2) 사이에 콘택 스파이킹(contact spiking)이 발생할 경우, 드레인(3)과 기판(1)이 단락되어 드레인(3)에서 기판(1)으로 바로 전류가 흘러버려 트랜지스터가 정상 동작하지 않게 된다.
상기와 같은 종래의 모스 트랜지스터는 다음과 같은 문제점이 있다.
콘택 미스얼라인이나 콘택 전극(콘택 홀)의 임계 치수 변동이 발생할 경우, 콘택 스파이킹이 발생하게 되어, 활성 영역에 형성된 모스 트랜지스터의 정상 동작이 구현되지 않게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 더미 폴리층을 형성시켜 정크션(junction) 영역의 누설 특성을 개선시킨 모스 트랜지스터 및 이의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 모스 트랜지스터는 소자 격리 영역 및 활성 영역이 정의된 기판과, 상기 기판의 활성 영역 상 소정 부위에 형성된 게이트와, 상기 소자 격리 영역 상에 형성된 더미 폴리층과, 상기 게이트 및 상기 더미 폴리층 측부에 각각 형성된 사이드 월 및 더미 폴리 사이드 월과, 상기 게이트 및 상기 사이드 월 양측에 대응되는 기판 상에 정의된 소오스/드레인 및 상기 소오스/드레인 각각에 접촉되는 콘택 전극들을 포함하고, 상기 소오스/드레인과 상기 콘택 전극들은 상기 더미 폴리 사이드 월과 사이드 월에 의해 셀프 얼라인됨에 그 특징이 있다.
상기 소오스/드레인과 상기 콘택 전극들은 상기 더미 폴리 사이드 월과 사이드 월에 의해 셀프 얼라인된다.
상기 게이트 및 소오스/드레인 표면은 실리사이드 처리된 것이다.
상기 게이트 하부를 제외한 기판 표면에 LDD 영역이 더 형성된다.
또한, 동일한 목적을 달성하기 위한 본 발명의 모스 트랜지스터의 제조 방법은 활성 영역 및 소자 격리 영역이 정의된 기판을 준비하는 단계와, 상기 기판 전면에 폴리 실리콘을 증착하여 활성 영역의 소정 부위에 게이트를 형성하고 소자 격리 영역 상에 더미 폴리층을 형성하는 단계와, 상기 게이트를 마스크로 하여 상기 기판에 저 농도 불순물을 도핑하여 LDD 영역을 형성하는 단계와, 상기 게이트의 측부에 사이드 월을 형성하고, 상기 더미 폴리층의 측부에 더미 폴리 사이드 월을 형성하는 단계와, 상기 게이트 및 사이드 월을 마스크로 하여 상기 기판에 불순물을 도핑하여 소오스/드레인을 형성하는 단계 및 상기 소오스/드레인 각각에 접하는 콘택 전극을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
상기 콘택 전극을 형성하는 단계는 상기 게이트를 포함한 기판 전면에 층간 절연막을 증착하고 상기 소오스/드레인 상부를 선택적으로 제거하여 콘택 홀을 형성하는 단계 및 상기 콘택 홀에 콘택 전극을 매립하는 단계를 포함하여 이루어진다.
상기 사이드 월 및 더미 폴리 사이드 월을 형성한 후, 노출된 소오스/드레인 및 게이트 표면을 실리사이드(silicide)화하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 모스 트랜지스터 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 모스 트랜지스터를 나타낸 평면도이다.
도 2와 같이, 본 발명의 모스 트랜지스터는 소자 격리 영역 및 활성 영역이 정의된 기판(100)과, 상기 기판(100)의 활성 영역 상 소정 부위에 형성된 게이트(105a)와, 상기 소자 격리 영역 상에 형성된 더미 폴리층(105b)과, 상기 게이트(105a) 및 상기 더미 폴리층(105b) 측부에 각각 형성된 사이드 월 스페이서(side wall spacer, 106a) 및 더미 폴리 사이드 월 스페이서(dummy poly side wall spacer, 106b)와, 상기 게이트(105a) 및 상기 사이드 월 스페이서(106a) 양측에 대응되는 기판(100) 상에 정의된 소오스/드레인(102) 및 상기 소오스/드레인(102) 각각에 접촉되는 콘택 전극(108)들을 포함하여 이루어진다.
여기서, 상기 기판(100)은 기판(100) 상에 형성되는 복수개의 소자간 격리를 위한 소자 격리 영역과, 소자가 형성되는 활성 영역이 구분되어 정의된다. 그리고, 상기 소자 격리 영역에는 트렌치(trench) 형의 절연막으로 이루어진 소자 분리막(101)이 형성된다.
그리고, 상기 소오스/드레인(102) 및 상기 게이트(105a)는 동일한 형의 고농도로 도핑된 폴리 실리콘층이며, 표면에 금속과의 접촉 저항을 줄이기 위한 각각 실리사이드(silicide)(107a, 107b)가 형성되어 있다. 그리고, 동일한 실리사이드 형성 공정에서 더미 폴리층(105b)의 상부 표면에도 더미 폴리 실리사이드(107c)가 함께 형성되어진다.
또한, 상기 게이트(105a) 양측에 대응되는 기판(100) 표면에는 소오스/드레인(102)에 연결되는 LDD 영역(103)이 형성되어 있다. 상기 LDD 영역(103)의 형성은 드레인과 채널 영역 사이의 전계를 감소시켜, 게이트 절연막(104)으로의 주입, 충돌 전리 및 다른 열 전자 효과를 줄이기 위함이다. 상기 게이트(105a) 및 그 양측부의 사이드 월 스페이서(106a)의 양측 기판(100) 내에는 이러한 LDD 영역(103)을 포함하여 상대적으로 더 깊은 깊이로 고농도의 불순물로 도핑된 소오스/드레인(102)이 형성된다.
상기 사이드 월 스페이서(106a) 및 상기 더미 폴리 사이드 월 스페이서(106b)의 사이에 영역에 소오스/드레인 실리사이드(107a)가 정의되므로, 콘택 전극이 형성되기 전에는 기판(100)의 소오스/드레인(102) 영역에는 소오스/드레인 실리사이드(107a)와 상기 소오스/드레인 실리사이드(107a) 측부에 더미 폴리 사이드 월 스페이서(106b)가 노출된다. 따라서, 상기 기판(100)의 소오스/드레인(102) 영역에 대응되는 콘택 전극(108)은 B 부위와 같이, 소오스/드레인 실리사이드(107a) 및 일부 더미 폴리 사이드 월 스페이서(106b)에 접촉이 이 루어져 셀프 얼라인(self-aligned)되므로, 콘택 영역에서 스파이킹(spiking)이 일어나지 않아, 콘택 전극(108)에서 기판(100)으로의 누설 전류가 흐르지 않게 된다.
즉, 상기 사이드 월 스페이서(106a) 및 더미 폴리 사이드 월 스페이서(106b)는 콘택 전극(108) 형성을 위한 층간 절연막(미도시)의 콘택 홀 형성시 식각 방지층으로 이용됨으로써, 콘택 홀의 미스얼라인이나 임계 치수(CD : Critical Dimension) 변동(Variation) 등이 발생하더라도 콘택 홀 형성시 실리콘 기판(100)과 소자 분리막(101) 사이에 콘택 스파이킹(Contact spiking)이 발생함을 원천적으로 방지하며, 따라서, 콘택 디자인 룰(Contact Design rule)을 더욱 타이트하게 할 수 있어, 1 개의 모스 트랜지스터가 차지하는 면적을 더욱 줄일 수 있다.
한편, 상기 게이트(105a) 하부와 기판(100) 사이에는 게이트 절연막(104)이 형성되어 상기 게이트(105a)와 기판(100)간의 절연을 유지하고 있다.
도 3은 도 2의 모스 트랜지스터를 포함한 반도체 소자를 나타낸 평면도이다.
도 3과 같이, 2개의 모스 트랜지스터 각각은 소자 분리막(도 2의 101 참조, 더미 폴리층(105b)의 하부에 위치)으로 서로 서로 격리된다.
2개의 모스 트랜지스터의 게이트(105a)는 서로 이격되며 서로 평행하게 형성되어 있으며, 각 게이트(105a)의 양측에는 소오스/드레인(102)이 형성되며, 각 소오스/드레인(102)에는 각각 콘택 전극(108)이 표면에 접촉되어 있다.
그리고, 상기 소자 분리막(101) 상부에는 상기 게이트(105a)와 동일층에 동일 성분의 폴리 실리콘의 더미 폴리층(105b)이 형성된다. 이아 같이, 더미 폴리층(105b)과 소자 분리막(101)과 소정의 오버랩을 가지도록 디자인함으로써, 실리콘 성분의 기판(100)과 소자 분리막(101) 사이에 콘택 스파이킹(contact spiking)이 콘택 홀을 형성할 때 미스얼라인이 발생하거나 콘택 홀의 임계 치수 변동이 발생하더라도, 콘택 홀의 셀프 얼라인이 기판(100)의 소오스/드레인(102)과 사이드 월 스페이서 및 더미 사이드 월 스페이서의 사이에서 가능하게 되어 콘택 스파이킹이 발생하는 것을 원천적으로 방지하며, 콘택 디자인 룰을 보다 타이트하게 할 수 있어, 1개의 트랜지스터가 차지하는 면적을 줄일 수 있다.
또한, 도면에는 도시되어 있지 않지만, 각 게이트(105a) 및 더미 폴리층(105b) 양측에 사이드 월 스페이서 및 더미 폴리 사이드 월 스페이서가 형성된다.
이하에서는 도면을 참조하여 본 발명의 모스 트랜지스터의 제조 방법에 대해 살펴본다.
도 4a 내지 도 4g는 본 발명의 모스 트랜지스터를 제조하는 방법을 나타낸 공정 단면도이다.
도 4a와 같이, 실리콘(Silicon) 성분의 기판(100)을 준비한다. 이 때, 상기 실리콘 기판은 결정화된 폴리 실리콘이다.
이어, 기판(100) 소정의 영역을 트렌치(trench) 형으로 제거한 후, 이 부위에 절연막을 채워 소자 분리막(101)을 형성한다. 이 때, 상기 소자 분리막(101)의 형성으로, 기판(100)은 소자 분리막(101)이 형성된 소자 격리 영역, 소자 분리막(101)이 형성되지 않은 활성 영역으로 구분되며, 상기 활성 영역에 소자가 형성되게 된다.
도 4b와 같이, 상기 기판(100)이 전면에 게이트 절연막(104), 고농도로 도핑된 폴리 실리콘층(105a, 105b과 동일층)을 차례로 증착한다.
이어, 상기 폴리 실리콘층 및 게이트 절연막(104)을 선택적으로 제거하여 소정 부위의 활성 영역에는 게이트(105a) 및 소자 격리 영역에는 더미 폴리층(105b)을 형성하고, 이와 동일 폭으로 게이트 절연막(104)을 남긴다.
여기서, 상기 게이트(105a)의 소정의 형(n+ 또는 p+)으로 고농도의 불순물이 도핑된 것이다.
이어, 상기 게이트(105a)를 마스크로 하여 상기 기판(100)에 저농도의 불순물을 도핑하여 LDD(Lightly Doped Drain) 영역(103)을 형성한다. 상기 LDD 영역(103)에 도핑된 불순물 형은 상기 게이트(105a)의 불순물과 동일형의 저농도 형 불순물이다.
도 4c와 같이, 상기 게이트(105a)를 포함한 기판(100) 전면에 사이드 월 스페이서(side wall spacer) 형성용 절연막(106)을 증착한다.
도 4d와 같이, 상기 사이드 월 스페이서 형성용 절연막(106)을 선택적으로 제거하여 상기 게이트(105a)의 측부에는 사이드 월 스페이서(106a)를 형성하고, 상기 더미 폴리층(105b) 측부에는 더미 폴리 사이드 월 스페이서(106b)를 형성한다.
이어, 상기 게이트(105a), 사이드 월 스페이서(106a), 더미 폴리 사이드 월 스페이서(106b)를 마스크로 하여 고농도 불순물을 도핑하여 노출된 기판(100) 표면에 소오스/드레인(102)을 정의한다. 여기서, 상기 고농도 불순물의 형은 게이트(105a)의 불순물과 형이 동일하며, 도핑 공정시 상기 LDD 영역(103)에 비해 도핑되는 깊이 보다 깊게 되도록 조절하여 불순물을 주입한다.
도 4e와 같이, 노출되어 있으며, 서로 동일한 형의 고농도 불순물이 도핑된 상기 소오스/드레인(102), 게이트(105a) 및 상기 더미 폴리층(105b) 표면을 고융점 금속 또는 라디칼(radical)과 반응시킨 후, 열처리하여 각각 소오스/드레인 실리사이드(107a), 게이트 실리사이드(107b) 및 더미 폴리 실리사이드(107c)를 형성한다.
도 4f와 같이, 각각 실리사이드(107a, 107b, 107c)가 형성된 상기 게이트(105a) 및 더미 폴리층(105b)을 포함한 기판(100) 전면에 층간 절연막(110)을 증착한 후, 상기 기판(100)의 소오스/드레인(102)이 노출되도록 이를 선택적으로 제거하여 콘택 홀(109)을 형성한다.
상기 콘택 홀(109)을 형성시, 상기 층간 절연막(110)의 식각 공정이 이루어지는데, 이 때, 상기 더미 폴리층(105b)의 측부에 형성한 더미 폴리 사이드 월 스페이서(106b)가 식각 방지층으로 기능하여, 기판(100)의 노출되는 것을 방지하도록 셀프 얼라인된다.
도 4g와 같이, 상기 콘택 홀(109)에 전극 물질을 매립하여 상기 기판(100)의 소오스/드레인(102)과 접촉되는 콘택 전극(108)을 형성한다.
도 4f 및 도 4g에 도시된 바는, 상기 콘택 전극(108)과 접촉되는 다층 배선이 형성됨을 고려한 것으로, 기판(100) 상에 단일 모스 트랜지스터를 구성할 경우는, 층간 절연막(110)을 증착하지 않고, 게이트 실리사이드(107b)를 직접 표면에 노출시킨 형태로 구성할 수도 있다.
이상에서 설명한 소오스/드레인(102), 게이트(105a) 및 LDD 영역(103)에 도핑된 불순물은 n+ 또는 p+의 동일한 형의 불순물층이다.
상기와 같은 본 발명의 모스 트랜지스터 및 이의 제조 방법은 다음과 같은 효과가 있다.
첫째, 실리콘 기판과 STI 사이에 콘택 스파이킹(contact spiking)이 발생하는 것을 방지하여 접합 누설(Junction Leakage) 특성을 개선시킬 수 있다.
둘째, 셀프-얼라인(self-aligned)된 콘택(contact)을 형성시킬 수 있어 콘택 디자인 룰(design rule)을 더욱 타이트하게 할 수 있어 1개의 트랜지스터가 차지하는 면적을 더욱 줄일 수 있다.
Claims (7)
- 소자 격리 영역 및 활성 영역이 정의된 기판;상기 기판의 활성 영역 상 소정 부위에 형성된 게이트;상기 소자 격리 영역 상에 형성된 더미 폴리층;상기 게이트 및 상기 더미 폴리층 측부에 각각 형성된 사이드 월 및 더미 폴리 사이드 월;상기 게이트 및 상기 사이드 월 양측에 대응되는 기판 상에 정의된 소오스/드레인; 및상기 소오스/드레인 각각에 접촉되는 콘택 전극들을 포함하고, 상기 소오스/드레인과 상기 콘택 전극들은 상기 더미 폴리 사이드 월과 사이드 월에 의해 셀프 얼라인됨을 특징으로 하는 모스 트랜지스터.
- 삭제
- 제 1항에 있어서,상기 게이트 및 소오스/드레인 표면은 실리사이드 처리된 것을 특징으로 하는 모스 트랜지스터.
- 제 1항에 있어서,상기 게이트 하부를 제외한 기판 표면에 LDD 영역이 더 형성된 것을 특징으로 하는 모스 트랜지스터.
- 활성 영역 및 소자 격리 영역이 정의된 기판을 준비하는 단계;상기 기판 전면에 폴리 실리콘을 증착하여 활성 영역의 소정 부위에 게이트를 형성하고 소자 격리 영역 상에 더미 폴리층을 형성하는 단계;상기 게이트를 마스크로 하여 상기 기판에 저 농도 불순물을 도핑하여 LDD 영역을 형성하는 단계;상기 게이트의 측부에 사이드 월을 형성하고, 상기 더미 폴리층의 측부에 더미 폴리 사이드 월을 형성하는 단계;상기 게이트 및 사이드 월을 마스크로 하여 상기 기판에 불순물을 도핑하여 소오스/드레인을 형성하는 단계; 및상기 소오스/드레인 각각에 접하는 콘택 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 5항에 있어서,상기 콘택 전극을 형성하는 단계는상기 게이트를 포함한 기판 전면에 층간 절연막을 증착하고 상기 소오스/드레인 상부를 선택적으로 제거하여 콘택 홀을 형성하는 단계; 및상기 콘택 홀에 콘택 전극을 매립하는 단계를 포함하여 이루어짐을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 5항에 있어서,상기 사이드 월 및 더미 폴리 사이드 월을 형성한 후, 노출된 소오스/드레인 및 게이트 표면을 실리사이드화하는 단계를 더 포함한 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
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