JPH10276087A - デジタル・クロック・シンセサイザ - Google Patents
デジタル・クロック・シンセサイザInfo
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- JPH10276087A JPH10276087A JP10069030A JP6903098A JPH10276087A JP H10276087 A JPH10276087 A JP H10276087A JP 10069030 A JP10069030 A JP 10069030A JP 6903098 A JP6903098 A JP 6903098A JP H10276087 A JPH10276087 A JP H10276087A
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- Japan
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- signal
- clock
- frequency
- dds
- synthesizer
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
-
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 デジタル・クロック・シンセサイザで用いる
ＤＤＳが発生する周波数を一定にして、高価で広帯域の
再構成フィルタを不要とする。 【解決手段】 ＰＬＬ１０は、基準周波数信号Ｆｒを第
１入力として受け、クロック出力信号Ｆｏを発生する。
ＤＤＳ１８は、Ｆｏ及び所定定数Ｎを受け、合成周波数
信号Ｆｏ＊Ｎ／Ｌを出力する。フィルタ２２は、合成周
波数信号をろ波して、ＰＬＬに第２入力として供給す
る。ＤＤＳの周波数がＮに無関係になり、一定周波数に
できるので、フィルタ２２に狭帯域再構成フィルタを使
用できる。
ＤＤＳが発生する周波数を一定にして、高価で広帯域の
再構成フィルタを不要とする。 【解決手段】 ＰＬＬ１０は、基準周波数信号Ｆｒを第
１入力として受け、クロック出力信号Ｆｏを発生する。
ＤＤＳ１８は、Ｆｏ及び所定定数Ｎを受け、合成周波数
信号Ｆｏ＊Ｎ／Ｌを出力する。フィルタ２２は、合成周
波数信号をろ波して、ＰＬＬに第２入力として供給す
る。ＤＤＳの周波数がＮに無関係になり、一定周波数に
できるので、フィルタ２２に狭帯域再構成フィルタを使
用できる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、デジタル
的にクロックを発生する装置及び方法、特に、「インサ
イド・アウト」トポロジを用いた改良デジタル・クロッ
ク・シンセサイザに関する。
的にクロックを発生する装置及び方法、特に、「インサ
イド・アウト」トポロジを用いた改良デジタル・クロッ
ク・シンセサイザに関する。
【０００２】
【従来の技術】図２は、従来のデジタル・クロック・シ
ンセサイザのブロック図である。この図２に示すように
従来は、直接デジタル信号シンセサイザ（direct digit
al signal synthesizer:ＤＤＳ）５０用のクロック・ソ
ース（クロック信号源からのクロック）として基準クロ
ックＦｒを用いている。このＤＤＳ５０には、アナログ
・デバイシズ社製ＡＤ７００８型ＤＤＳ変調器などがあ
る。なお、ＤＤＳは、基準クロックＦｒの各クロック毎
にＮずつ増分する位相アキュムレータを用いた数値制御
発振器と、長さ（周期）がＬであり、数値制御発振器の
出力信号で順次アドレス指定される正弦／余弦ルックア
ップ・テーブル（アドレス０〜Ｌの各記憶位置に正弦波
又は余弦波の１周期分の振幅を表すデジタル・データが
記憶されている変換テーブル）と、このルックアップ・
テーブルからのデジタル・データをアナログ信号に変換
するデジタル・アナログ（Ｄ／Ａ）変換器を具えてい
る。ＤＤＳ５０は、階段風（徐々に変化する）のアナロ
グ正弦波信号Ｆｒ＊Ｎ／Ｌを発生する。フィルタ（図示
せず）で、このアナログ正弦波をろ波して、滑らかなア
ナログ正弦波を発生する。この滑らかなアナログ正弦波
を乗算位相拘束ループ（ＰＬＬ）５２の入力として用い
る。かかるＰＬＬ５２には、インテグレーティッド・サ
ーキット・システムズ社製ＡＶ９１７０型クロック・シ
ンセサイザ及び乗算器などがある。ＰＬＬ５２は、位相
検出器／比較器５４と、この位相検出器／比較器５４の
出力信号で出力周波数が制御され、出力クロック信号Ｆ
ｏを発生する電圧制御発振器（ＶＣＯ）５６と、この出
力クロック信号を分周比Ｍで分周する分周器５８とを具
え、位相比較器５４は、アナログ正弦波信号Ｆｒ＊Ｎ／
Ｌと、分周器５８の出力信号Ｆｏ／Ｍとの位相比較を行
い、位相差に対応する出力信号を発生する。よって、 Ｆｒ＊Ｎ／Ｌ＝［ＤＤＳの出力］ Ｍ＝［ＰＬＬの乗算係数］ となる。なお、Ｎ及びＭは、整数の定数である。ＰＬＬ
５２の位相検出器／比較器５４の入力は、ＤＤＳ５０か
らの出力信号Ｆｒ＊Ｎ／Ｌと、分周器５８の出力信号Ｆ
ｏ／Ｍとである。ＰＬＬ５２内のＶＣＯ５６の出力クロ
ック信号Ｆｏは、Ｆｒ＊Ｍ＊Ｎ／Ｌである。一般に、Ｎ
が最高分解能の条件となる。これは、ルックアップ・テ
ーブルの長さがＬで決まっており、この長さをいくつ飛
びに進むかがＮで決まるからである。すなわち、Ｎが基
準クロック毎に進む正弦波／余弦波の１周期内の位相増
分を決めるからである。従来のＤＤＳ５０の出力周波数
は、Ｎに応じて変化するので、広帯域再構成（reconstr
uction）フィルタを用いて、ＤＤＳの出力信号のろ波を
行う。
ンセサイザのブロック図である。この図２に示すように
従来は、直接デジタル信号シンセサイザ（direct digit
al signal synthesizer:ＤＤＳ）５０用のクロック・ソ
ース（クロック信号源からのクロック）として基準クロ
ックＦｒを用いている。このＤＤＳ５０には、アナログ
・デバイシズ社製ＡＤ７００８型ＤＤＳ変調器などがあ
る。なお、ＤＤＳは、基準クロックＦｒの各クロック毎
にＮずつ増分する位相アキュムレータを用いた数値制御
発振器と、長さ（周期）がＬであり、数値制御発振器の
出力信号で順次アドレス指定される正弦／余弦ルックア
ップ・テーブル（アドレス０〜Ｌの各記憶位置に正弦波
又は余弦波の１周期分の振幅を表すデジタル・データが
記憶されている変換テーブル）と、このルックアップ・
テーブルからのデジタル・データをアナログ信号に変換
するデジタル・アナログ（Ｄ／Ａ）変換器を具えてい
る。ＤＤＳ５０は、階段風（徐々に変化する）のアナロ
グ正弦波信号Ｆｒ＊Ｎ／Ｌを発生する。フィルタ（図示
せず）で、このアナログ正弦波をろ波して、滑らかなア
ナログ正弦波を発生する。この滑らかなアナログ正弦波
を乗算位相拘束ループ（ＰＬＬ）５２の入力として用い
る。かかるＰＬＬ５２には、インテグレーティッド・サ
ーキット・システムズ社製ＡＶ９１７０型クロック・シ
ンセサイザ及び乗算器などがある。ＰＬＬ５２は、位相
検出器／比較器５４と、この位相検出器／比較器５４の
出力信号で出力周波数が制御され、出力クロック信号Ｆ
ｏを発生する電圧制御発振器（ＶＣＯ）５６と、この出
力クロック信号を分周比Ｍで分周する分周器５８とを具
え、位相比較器５４は、アナログ正弦波信号Ｆｒ＊Ｎ／
Ｌと、分周器５８の出力信号Ｆｏ／Ｍとの位相比較を行
い、位相差に対応する出力信号を発生する。よって、 Ｆｒ＊Ｎ／Ｌ＝［ＤＤＳの出力］ Ｍ＝［ＰＬＬの乗算係数］ となる。なお、Ｎ及びＭは、整数の定数である。ＰＬＬ
５２の位相検出器／比較器５４の入力は、ＤＤＳ５０か
らの出力信号Ｆｒ＊Ｎ／Ｌと、分周器５８の出力信号Ｆ
ｏ／Ｍとである。ＰＬＬ５２内のＶＣＯ５６の出力クロ
ック信号Ｆｏは、Ｆｒ＊Ｍ＊Ｎ／Ｌである。一般に、Ｎ
が最高分解能の条件となる。これは、ルックアップ・テ
ーブルの長さがＬで決まっており、この長さをいくつ飛
びに進むかがＮで決まるからである。すなわち、Ｎが基
準クロック毎に進む正弦波／余弦波の１周期内の位相増
分を決めるからである。従来のＤＤＳ５０の出力周波数
は、Ｎに応じて変化するので、広帯域再構成（reconstr
uction）フィルタを用いて、ＤＤＳの出力信号のろ波を
行う。
【０００３】
【発明が解決しようとする課題】そこで、ＤＤＳが発生
する周波数が一定であり、高価で広帯域の再構成フィル
タを必要としない改良されたデジタル・クロック・シン
セサイザが望まれている。
する周波数が一定であり、高価で広帯域の再構成フィル
タを必要としない改良されたデジタル・クロック・シン
セサイザが望まれている。
【０００４】
【課題を解決するための手段】本発明による改良された
直接デジタル・クロック・シンセサイザは、基準クロッ
ク信号（基準周波数信号）の周波数Ｆｒを係数Ｍで分周
し、その結果の分周周波数の信号Ｆｒ／Ｍを位相拘束ル
ープ（ＰＬＬ）内の位相検出器／比較器に供給する。な
お、本願明細書において、信号又は周波数を表す各記号
（アルファベット）は、信号又は周波数を区別しないで
表す。ＰＬＬの周波数出力信号は、合成されたクロック
信号Ｆｏであり、このクロック信号を直接デジタル信号
シンセサイザ（ＤＤＳ）用のクロック信号としても用い
る。また、ＤＤＳの入力信号は、数値制御用の定数（所
定定数）Ｎであるので、ＤＤＳの出力信号は、一定の合
成信号Ｆｏ＊Ｎ／Ｌである。狭帯域再構成フィルタが合
成信号をろ波して、滑らかなアナログ信号を発生する。
この滑らかなアナログ信号は、ＰＬＬの位相検出器／比
較器に入力する。この位相検出器／比較器は、反転位相
検出器信号を発生する。この信号により、ループ・フィ
ルタを介して電圧制御発振器（ＶＣＯ）を制御し、ＰＬ
Ｌから合成クロック信号を得る。合成したクロック信号
の周波数Ｆｏは、 Ｆｏ＝Ｆｒ＊Ｌ／（Ｍ＊Ｎ） である。よって、ＤＤＳの出力信号の周波数は、常にＦ
ｒ／Ｍとなり、Ｎに影響されない。したがって、ＤＤＳ
の出力信号をろ波するフィルタは、狭帯域再構成フィル
タでよい。
直接デジタル・クロック・シンセサイザは、基準クロッ
ク信号（基準周波数信号）の周波数Ｆｒを係数Ｍで分周
し、その結果の分周周波数の信号Ｆｒ／Ｍを位相拘束ル
ープ（ＰＬＬ）内の位相検出器／比較器に供給する。な
お、本願明細書において、信号又は周波数を表す各記号
（アルファベット）は、信号又は周波数を区別しないで
表す。ＰＬＬの周波数出力信号は、合成されたクロック
信号Ｆｏであり、このクロック信号を直接デジタル信号
シンセサイザ（ＤＤＳ）用のクロック信号としても用い
る。また、ＤＤＳの入力信号は、数値制御用の定数（所
定定数）Ｎであるので、ＤＤＳの出力信号は、一定の合
成信号Ｆｏ＊Ｎ／Ｌである。狭帯域再構成フィルタが合
成信号をろ波して、滑らかなアナログ信号を発生する。
この滑らかなアナログ信号は、ＰＬＬの位相検出器／比
較器に入力する。この位相検出器／比較器は、反転位相
検出器信号を発生する。この信号により、ループ・フィ
ルタを介して電圧制御発振器（ＶＣＯ）を制御し、ＰＬ
Ｌから合成クロック信号を得る。合成したクロック信号
の周波数Ｆｏは、 Ｆｏ＝Ｆｒ＊Ｌ／（Ｍ＊Ｎ） である。よって、ＤＤＳの出力信号の周波数は、常にＦ
ｒ／Ｍとなり、Ｎに影響されない。したがって、ＤＤＳ
の出力信号をろ波するフィルタは、狭帯域再構成フィル
タでよい。
【０００５】本発明の目的、効果及び新規な特徴は、添
付図を参照した以下の説明から明らかになろう。
付図を参照した以下の説明から明らかになろう。
【０００６】
【発明の実施の形態】図１は、本発明による改良された
デジタル・クロック・シンセサイザのブロック図であ
る。位相拘束ループ（ＰＬＬ）１０は、直列接続された
位相検出器／比較器１２と、ループ・フィルタ１４と、
電圧制御発振器（ＶＣＯ）１６とを含んでいる。ＶＣＯ
１６の出力周波数信号Ｆｏは、合成クロック信号であ
り、このクロック信号を用いて、直接デジタル信号シン
セサイザ（ＤＤＳ）１８をクロックする、即ち、ＤＤＳ
１８にクロック信号として供給する。ＤＤＳ１８は、こ
のＤＤＳ内のプログラム可能なレジスタ２０に蓄積され
た数値制御用定数Ｎを入力として受ける。ＤＤＳ１８
は、直列接続された位相アキュムレータ（累積器）１３
と、長さがＬの正弦／余弦ルックアップ・テーブル（Ｌ
ＵＴ）１５と、デジタル・アナログ変換器（ＤＡＣ）１
７とを含んでいる。これらブロック１３、１５及び１７
の構成は、上述の従来技術と同様である。ＤＤＳ１８か
らの直接デジタル合成周波数信号を狭帯域再構成フィル
タ２２に入力し、この狭帯域再構成フィルタ２２からの
周波数出力を位相検出器／比較器１２の一方の入力信号
とする。位相検出器／比較器１２の他方の入力は、ＰＬ
Ｌ１０内の分周器２４からの周波数信号であり、その除
数（分周比）はＭである。この分周器２４の入力信号
は、基準周波数信号Ｆｒである。位相検出器／比較器１
２からの位相検出器信号は、ループ・フィルタ１４に供
給する前に反転させる。これは、基準がＤＤＳの出力で
ある従来技術とは異なり、この基準は、ＰＬＬ１０内の
Ｆｒ／Ｍであるためである。ＰＬＬ１０の動作により、
位相検出器１２の２つの入力信号の周波数が確実に等し
くなるので、出力周波数Ｆｏを再構成して、Ｆｒ＊Ｌ／
（Ｍ＊Ｎ）に等しくする。なお、Ｌ／（Ｍ＊Ｎ）は、定
数Ｉであるので、Ｆｏ＝Ｉ＊Ｆｒとなる。
デジタル・クロック・シンセサイザのブロック図であ
る。位相拘束ループ（ＰＬＬ）１０は、直列接続された
位相検出器／比較器１２と、ループ・フィルタ１４と、
電圧制御発振器（ＶＣＯ）１６とを含んでいる。ＶＣＯ
１６の出力周波数信号Ｆｏは、合成クロック信号であ
り、このクロック信号を用いて、直接デジタル信号シン
セサイザ（ＤＤＳ）１８をクロックする、即ち、ＤＤＳ
１８にクロック信号として供給する。ＤＤＳ１８は、こ
のＤＤＳ内のプログラム可能なレジスタ２０に蓄積され
た数値制御用定数Ｎを入力として受ける。ＤＤＳ１８
は、直列接続された位相アキュムレータ（累積器）１３
と、長さがＬの正弦／余弦ルックアップ・テーブル（Ｌ
ＵＴ）１５と、デジタル・アナログ変換器（ＤＡＣ）１
７とを含んでいる。これらブロック１３、１５及び１７
の構成は、上述の従来技術と同様である。ＤＤＳ１８か
らの直接デジタル合成周波数信号を狭帯域再構成フィル
タ２２に入力し、この狭帯域再構成フィルタ２２からの
周波数出力を位相検出器／比較器１２の一方の入力信号
とする。位相検出器／比較器１２の他方の入力は、ＰＬ
Ｌ１０内の分周器２４からの周波数信号であり、その除
数（分周比）はＭである。この分周器２４の入力信号
は、基準周波数信号Ｆｒである。位相検出器／比較器１
２からの位相検出器信号は、ループ・フィルタ１４に供
給する前に反転させる。これは、基準がＤＤＳの出力で
ある従来技術とは異なり、この基準は、ＰＬＬ１０内の
Ｆｒ／Ｍであるためである。ＰＬＬ１０の動作により、
位相検出器１２の２つの入力信号の周波数が確実に等し
くなるので、出力周波数Ｆｏを再構成して、Ｆｒ＊Ｌ／
（Ｍ＊Ｎ）に等しくする。なお、Ｌ／（Ｍ＊Ｎ）は、定
数Ｉであるので、Ｆｏ＝Ｉ＊Ｆｒとなる。
【０００７】ＤＤＳ１８の出力信号は、一定周波数なの
で、再構成フィルタ２２に、安価な狭帯域フィルタのみ
が必要となる。また、クロック発生器と、クロック信号
が駆動する総ての回路とは、同期している。これは、Ｐ
ＬＬ１０の出力信号をシステム・クロック及びＤＤＳ１
８用の入力クロックの両方として用いるためである。し
たがって、例えば、同じステート・マシンは、クロック
により駆動される他の回路と通信をするようにＤＤＳと
も通信できる。
で、再構成フィルタ２２に、安価な狭帯域フィルタのみ
が必要となる。また、クロック発生器と、クロック信号
が駆動する総ての回路とは、同期している。これは、Ｐ
ＬＬ１０の出力信号をシステム・クロック及びＤＤＳ１
８用の入力クロックの両方として用いるためである。し
たがって、例えば、同じステート・マシンは、クロック
により駆動される他の回路と通信をするようにＤＤＳと
も通信できる。
【０００８】
【発明の効果】本発明による改良されたデジタル・クロ
ック・シンセサイザでは、「インサイド・アウト」トポ
ロジにより位相拘束ループを直接デジタル信号シンセサ
イザと組み合わせ、基準信号を周波数逓倍位相拘束ルー
プの入力として用い、位相拘束ループの出力クロックを
用いて直接デジタル信号シンセサイザをクロックしてい
る。したがって、本発明によれば、ＤＤＳが発生する周
波数が一定であり、高価で広帯域の再構成フィルタを必
要としない改良されたデジタル・クロック・シンセサイ
ザが得られる。
ック・シンセサイザでは、「インサイド・アウト」トポ
ロジにより位相拘束ループを直接デジタル信号シンセサ
イザと組み合わせ、基準信号を周波数逓倍位相拘束ルー
プの入力として用い、位相拘束ループの出力クロックを
用いて直接デジタル信号シンセサイザをクロックしてい
る。したがって、本発明によれば、ＤＤＳが発生する周
波数が一定であり、高価で広帯域の再構成フィルタを必
要としない改良されたデジタル・クロック・シンセサイ
ザが得られる。
【図１】本発明による改良されたデジタル・クロック・
シンセサイザのブロック図である。
シンセサイザのブロック図である。
【図２】従来のデジタル・クロック・シンセサイザのブ
ロック図である。
ロック図である。
１０ 位相拘束ループ（ＰＬＬ） １２ 位相検出器／比較器 １３ アキュムレータ １４ ループ・フィルタ １５ ルックアップ・テーブル １６ 電圧制御発振器 １７ デジタル・アナログ変換器 １８ 直接デジタル信号シンセサイザ ２０ レジスタ ２２ 狭帯域再構成フィルタ ２４ 分周器
Claims (3)
- 【請求項１】 クロック信号を発生するデジタル・クロ
ック・シンセサイザであって、 基準周波数信号を第１入力として受け、上記クロック信
号を出力として発生する位相拘束ループと、 第１入力として上記クロック信号を受け、第２入力とし
て所定定数を受け、合成した周波数信号を出力として発
生する直接デジタル信号シンセサイザと、 上記合成周波数信号を入力として受け、出力信号を上記
位相拘束ループの第２入力として供給する狭帯域再構成
フィルタとを具えたデジタル・クロック・シンセサイ
ザ。 - 【請求項２】 第１及び第２周波数信号を入力として受
け、クロック信号を出力として発生する位相拘束ループ
と、 周波数が上記クロック信号の整数倍である基準周波数信
号から上記第１周波数信号を導出する手段と、 上記クロック信号及び所定定数に応じて上記第２周波数
信号をデジタル的に発生する手段とを具えたデジタル・
クロック・シンセサイザ。 - 【請求項３】 クロック信号及び所定定数から直接デジ
タル合成周波数信号を発生し、 周波数が上記クロック信号の整数倍である基準周波数信
号と、上記直接デジタル合成周波数信号とから上記クロ
ック信号を発生することを特徴とするデジタル・クロッ
ク合成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US82296497A | 1997-03-21 | 1997-03-21 | |
| US08/822,964 | 1997-03-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276087A true JPH10276087A (ja) | 1998-10-13 |
Family
ID=25237424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10069030A Pending JPH10276087A (ja) | 1997-03-21 | 1998-03-18 | デジタル・クロック・シンセサイザ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0866560A1 (ja) |
| JP (1) | JPH10276087A (ja) |
| KR (1) | KR19980080410A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE514516C2 (sv) * | 1999-06-11 | 2001-03-05 | Ericsson Telefon Ab L M | En anordning i ett elektroniskt system |
| DE10019487A1 (de) | 2000-04-19 | 2001-11-08 | Siemens Ag | Frequenzsynthesizer |
| RU2602990C1 (ru) * | 2015-07-14 | 2016-11-20 | Публичное акционерное общество "Радиофизика" | Синтезатор частот |
| RU2602991C1 (ru) * | 2015-10-14 | 2016-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный технический университет имени Н.Э. Баумана" (МГТУ им. Н.Э. Баумана) | Быстродействующий синтезатор частот |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965533A (en) * | 1989-08-31 | 1990-10-23 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer |
| US5028887A (en) * | 1989-08-31 | 1991-07-02 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer with hard limiter |
| JP2861542B2 (ja) * | 1991-10-25 | 1999-02-24 | 日本電気株式会社 | 位相ロックループシンセサイザ |
| JPH06164388A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | 周波数シンセサイザー |
-
1998
- 1998-03-18 KR KR1019980009211A patent/KR19980080410A/ko not_active Application Discontinuation
- 1998-03-18 JP JP10069030A patent/JPH10276087A/ja active Pending
- 1998-03-20 EP EP98302126A patent/EP0866560A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0866560A1 (en) | 1998-09-23 |
| KR19980080410A (ko) | 1998-11-25 |
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