JPH0548453A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH0548453A JPH0548453A JP3205957A JP20595791A JPH0548453A JP H0548453 A JPH0548453 A JP H0548453A JP 3205957 A JP3205957 A JP 3205957A JP 20595791 A JP20595791 A JP 20595791A JP H0548453 A JPH0548453 A JP H0548453A
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- Japan
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Links
- 238000010586 diagram Methods 0.000 description 12
- 238000001228 spectrum Methods 0.000 description 9
- 239000000284 extract Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 高速で目的の周波数に同期し、かつ小さな消
費電力で動作が可能な周波数シンセサイザを得る。 【構成】 この発明の周波数シンセサイザでは、基準周
波数発生手段１の構成を、データ入力回路２からの周波
数データＫを積算し、その計算結果をアドレスとしてＲ
ＯＭ４に与えるフェーズアキュムレータ３と、そのアド
レスに従って記憶している波形データをＤ／Ａコンバー
タ５に与えるＲＯＭ４と、その波形データをアナログ波
形に変換するＤ／Ａコンバータ５と、このＤ／Ａコンバ
ータ５が出力する高調波の一つを取り出すバンドパスフ
ィルタ７とを備えた構成としている。従って、周波数デ
ータＫを切り替えることにより基準周波数ｆref を切り
替え、それにより周波数シンセサイザが発生する出力周
波数ｆout を切り替えることができ、基準周波数ｆref
をチャネル間隔よりもはるかに高く設定することが可能
である。 【効果】 高速で動作し、かつ消費電力が小さい周波数
シンセサイザが得られる。
費電力で動作が可能な周波数シンセサイザを得る。 【構成】 この発明の周波数シンセサイザでは、基準周
波数発生手段１の構成を、データ入力回路２からの周波
数データＫを積算し、その計算結果をアドレスとしてＲ
ＯＭ４に与えるフェーズアキュムレータ３と、そのアド
レスに従って記憶している波形データをＤ／Ａコンバー
タ５に与えるＲＯＭ４と、その波形データをアナログ波
形に変換するＤ／Ａコンバータ５と、このＤ／Ａコンバ
ータ５が出力する高調波の一つを取り出すバンドパスフ
ィルタ７とを備えた構成としている。従って、周波数デ
ータＫを切り替えることにより基準周波数ｆref を切り
替え、それにより周波数シンセサイザが発生する出力周
波数ｆout を切り替えることができ、基準周波数ｆref
をチャネル間隔よりもはるかに高く設定することが可能
である。 【効果】 高速で動作し、かつ消費電力が小さい周波数
シンセサイザが得られる。
Description
【０００１】
【産業上の利用分野】この発明は、無線通信機の局部発
振器等に使用される周波数シンセサイザに関するもので
ある。
振器等に使用される周波数シンセサイザに関するもので
ある。
【０００２】
【従来の技術】従来の無線通信の分野において、例えば
ＴＤＭＡ（時分割多元接続）方式や間欠送受信方式を採
用する場合に、これらの方式に使用する周波数シンセサ
イザは、目的とする周波数に同期するまでの時間が短い
こと、また小さな電力で動作すること等が要望されてい
る。
ＴＤＭＡ（時分割多元接続）方式や間欠送受信方式を採
用する場合に、これらの方式に使用する周波数シンセサ
イザは、目的とする周波数に同期するまでの時間が短い
こと、また小さな電力で動作すること等が要望されてい
る。
【０００３】図５は、例えば特開昭６３−２９６５２２
号公報に開示された、従来のダイレクト・ディジタル・
シンセサイザ（ＤＤＳと略称する）を使用した位相同期
ループ（ＰＬＬと略称する）周波数シンセサイザ（ＤＤ
Ｓ−ＰＬＬ周波数シンセサイザと略称する）の構成を示
すブロック図である。図において、２はデータ入力回
路、３はフェーズアキュムレータ、４はＲＯＭ、５はＤ
／Ａコンバータ、６は基準発振器、８は位相比較器、９
はループフィルタ、１０は電圧制御発振器、１１は分周
器、１２はローパスフィルタ、１３はＤＤＳである。
号公報に開示された、従来のダイレクト・ディジタル・
シンセサイザ（ＤＤＳと略称する）を使用した位相同期
ループ（ＰＬＬと略称する）周波数シンセサイザ（ＤＤ
Ｓ−ＰＬＬ周波数シンセサイザと略称する）の構成を示
すブロック図である。図において、２はデータ入力回
路、３はフェーズアキュムレータ、４はＲＯＭ、５はＤ
／Ａコンバータ、６は基準発振器、８は位相比較器、９
はループフィルタ、１０は電圧制御発振器、１１は分周
器、１２はローパスフィルタ、１３はＤＤＳである。
【０００４】図６は図５のＤＤＳ−ＰＬＬ周波数シンセ
サイザにおけるＤＤＳが発生する基準周波数の周波数ス
ペクトルとローパスフィルタのローパスフィルタ特性と
の関係を示す図である。
サイザにおけるＤＤＳが発生する基準周波数の周波数ス
ペクトルとローパスフィルタのローパスフィルタ特性と
の関係を示す図である。
【０００５】次に、上記従来のＤＤＳ−ＰＬＬ周波数シ
ンセサイザの動作について説明する。基準発振器６はク
ロック周波数ｆc を発生している。フェーズアキュムレ
ータ３はビット長Ｌのカウンタであり、データ入力回路
２からの周波数データＫ（ワード長Ｌ）を基準発振器６
が発生するクロック周波数ｆcの１／ｆcごとに積算す
る。このフェーズアキュムレータ３により積算した値は
アドレスとしてＲＯＭ４に与えられ、このＲＯＭ４は正
弦波の波形データを出力する。この波形データをＤ／Ａ
コンバータ５により周波数ｆDAのアナログ波形に変換
し、ついでローパスフィルタ１２により高調波を除去し
て基準周波数ｆref とする。分周期１１は電圧制御発振
器１０の出力を整数Ｎで分周して周波数ｆD の分周器出
力を生成する。位相比較器８は分周器１１の分周器出力
の周波数ｆDと基準周波数ｆrefとの位相を比較し、それ
に比例する電圧を位相比較信号として出力する。ループ
フィルタ９は位相比較器８からの位相比較信号の低域成
分を取り出し、これを周波数制御電圧として電圧制御発
振器１０に与え、この電圧制御発振器１０の発振周波数
を変化させ、これにより分周器１１の分周器出力の周波
数ｆD の位相を変化させるようにしている。このように
してＰＬＬは構成されている。
ンセサイザの動作について説明する。基準発振器６はク
ロック周波数ｆc を発生している。フェーズアキュムレ
ータ３はビット長Ｌのカウンタであり、データ入力回路
２からの周波数データＫ（ワード長Ｌ）を基準発振器６
が発生するクロック周波数ｆcの１／ｆcごとに積算す
る。このフェーズアキュムレータ３により積算した値は
アドレスとしてＲＯＭ４に与えられ、このＲＯＭ４は正
弦波の波形データを出力する。この波形データをＤ／Ａ
コンバータ５により周波数ｆDAのアナログ波形に変換
し、ついでローパスフィルタ１２により高調波を除去し
て基準周波数ｆref とする。分周期１１は電圧制御発振
器１０の出力を整数Ｎで分周して周波数ｆD の分周器出
力を生成する。位相比較器８は分周器１１の分周器出力
の周波数ｆDと基準周波数ｆrefとの位相を比較し、それ
に比例する電圧を位相比較信号として出力する。ループ
フィルタ９は位相比較器８からの位相比較信号の低域成
分を取り出し、これを周波数制御電圧として電圧制御発
振器１０に与え、この電圧制御発振器１０の発振周波数
を変化させ、これにより分周器１１の分周器出力の周波
数ｆD の位相を変化させるようにしている。このように
してＰＬＬは構成されている。
【０００６】この時、従来のＤＤＳ−ＰＬＬ周波数シン
セサイザが発生する出力周波数ｆou tはＤＤＳ１３が発
生する周波数、すなわち基準周波数ｆrefのＮ倍とな
り、出力周波数ｆoutは フェーズアキュムレータ３のレ
ジスタ長Ｌと周波数データＫから次の式に示されるよう
に決めることができる。 ｆout＝ｆc・Ｎ・Ｋ／２L
セサイザが発生する出力周波数ｆou tはＤＤＳ１３が発
生する周波数、すなわち基準周波数ｆrefのＮ倍とな
り、出力周波数ｆoutは フェーズアキュムレータ３のレ
ジスタ長Ｌと周波数データＫから次の式に示されるよう
に決めることができる。 ｆout＝ｆc・Ｎ・Ｋ／２L
【０００７】通常のＰＬＬとは異なりチャネル間隔にと
らわれることなく、基準周波数ｆre fを高く設定するこ
とができる。そのために、ループの固有周波数ωnを高
くすることが可能となり、ループの動作を高速にするこ
とができるので、目的の周波数に高速で同期することが
可能となる。
らわれることなく、基準周波数ｆre fを高く設定するこ
とができる。そのために、ループの固有周波数ωnを高
くすることが可能となり、ループの動作を高速にするこ
とができるので、目的の周波数に高速で同期することが
可能となる。
【０００８】
【発明が解決しようとする課題】上記した従来のＤＤＳ
−ＰＬＬ周波数シンセサイザは以上のように構成されて
おり、ループを高速に動作させようとすると、ＤＤＳ１
３が発生する周波数である基準周波数ｆref を高くしな
ければならない。それゆえに、基準発振器６が発生する
クロック周波数ｆcをＤＤＳ１３が発生する基準周波数
ｆrefと同等以上に高くする必要があるが、そのために
は高速なＤ／Ａコンバータ５等を使用しなければなら
ず、その結果、ＤＤＳ１３が消費する電力は非常に大き
くなってしまうという問題点があった。
−ＰＬＬ周波数シンセサイザは以上のように構成されて
おり、ループを高速に動作させようとすると、ＤＤＳ１
３が発生する周波数である基準周波数ｆref を高くしな
ければならない。それゆえに、基準発振器６が発生する
クロック周波数ｆcをＤＤＳ１３が発生する基準周波数
ｆrefと同等以上に高くする必要があるが、そのために
は高速なＤ／Ａコンバータ５等を使用しなければなら
ず、その結果、ＤＤＳ１３が消費する電力は非常に大き
くなってしまうという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、基準周波数発生手段のＤ／Ａコ
ンバータが発生する出力の高調波の一つを取り出して基
準周波数として使用することによって、Ｄ／Ａコンバー
タの動作速度を抑えて消費する電力を小さくする周波数
シンセサイザを得ることを目的とする。
ためになされたもので、基準周波数発生手段のＤ／Ａコ
ンバータが発生する出力の高調波の一つを取り出して基
準周波数として使用することによって、Ｄ／Ａコンバー
タの動作速度を抑えて消費する電力を小さくする周波数
シンセサイザを得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る周波数シ
ンセサイザは、基準周波数を発生する基準周波数発生手
段の構成をデータ入力回路からの周波数データを積算
し、その値をアドレスとしてＲＯＭに与えるフェーズア
キュムレータと、そのアドレスに従って記憶している波
形データをＤ／Ａコンバータに与えるＲＯＭと、その波
形データをアナログ波形に変換するＤ／Ａコンバータ
と、このＤ／Ａコンバータが出力する高調波の中から基
準周波数として使用する周波数帯のみを取り出すバンド
パスフィルタとによって構成し、基準周波数発生手段が
発生する基準周波数を下げることなく、Ｄ／Ａコンバー
タが発生する出力の周波数を下げるようにしたものであ
る。
ンセサイザは、基準周波数を発生する基準周波数発生手
段の構成をデータ入力回路からの周波数データを積算
し、その値をアドレスとしてＲＯＭに与えるフェーズア
キュムレータと、そのアドレスに従って記憶している波
形データをＤ／Ａコンバータに与えるＲＯＭと、その波
形データをアナログ波形に変換するＤ／Ａコンバータ
と、このＤ／Ａコンバータが出力する高調波の中から基
準周波数として使用する周波数帯のみを取り出すバンド
パスフィルタとによって構成し、基準周波数発生手段が
発生する基準周波数を下げることなく、Ｄ／Ａコンバー
タが発生する出力の周波数を下げるようにしたものであ
る。
【００１１】この発明における周波数シンセサイザは、
基準周波数発生手段におけるＤ／Ａコンバータが発生す
る出力の高調波の一つをバンドパスフィルタによって取
り出し、その取り出した周波数を基準周波数として使用
することにより、Ｄ／Ａコンバータのクロック周波数を
低く抑えたまま高い周波数の基準周波数を得ることがで
き、これにより、周波数シンセサイザはその消費電力を
低く抑えたまま目的の周波数に高速で同期することがで
きる。
基準周波数発生手段におけるＤ／Ａコンバータが発生す
る出力の高調波の一つをバンドパスフィルタによって取
り出し、その取り出した周波数を基準周波数として使用
することにより、Ｄ／Ａコンバータのクロック周波数を
低く抑えたまま高い周波数の基準周波数を得ることがで
き、これにより、周波数シンセサイザはその消費電力を
低く抑えたまま目的の周波数に高速で同期することがで
きる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例である周波数シンセサイ
ザの構成を示すブロック図である。図において、１は基
準周波数発生手段、２はデータ入力回路、３はフェーズ
アキュムレータ、４はＲＯＭ、５はＤ／Ａコンバータ、
６は基準発振器、７はバンドパスフィルタ、８は位相比
較器、９はループフィルタ、１０は電圧制御発振器、１
１は分周期である。
する。図１はこの発明の実施例である周波数シンセサイ
ザの構成を示すブロック図である。図において、１は基
準周波数発生手段、２はデータ入力回路、３はフェーズ
アキュムレータ、４はＲＯＭ、５はＤ／Ａコンバータ、
６は基準発振器、７はバンドパスフィルタ、８は位相比
較器、９はループフィルタ、１０は電圧制御発振器、１
１は分周期である。
【００１３】図２は図１の周波数シンセサイザにおける
Ｄ／Ａコンバータの出力の周波数スペクトルを示す図、
図３は図１の周波数シンセサイザにおけるバンドパスフ
ィルタの周波数スペクトルを示す図、図４は図１の周波
数シンセサイザにおける基準周波数発生手段が発生する
基準周波数の周波数スペクトルを示す図である。
Ｄ／Ａコンバータの出力の周波数スペクトルを示す図、
図３は図１の周波数シンセサイザにおけるバンドパスフ
ィルタの周波数スペクトルを示す図、図４は図１の周波
数シンセサイザにおける基準周波数発生手段が発生する
基準周波数の周波数スペクトルを示す図である。
【００１４】次に、上記この発明の実施例である周波数
シンセサイザの動作について説明する。図１に示される
周波数シンセサイザにおいて、位相比較器８，ループフ
ィルタ９，電圧制御発振器１０，分周期１１は上記図５
に示される従来例のものと同等である。基準周波数発生
手段１は、データ入力回路２，基準発振器６，フェーズ
アキュムレータ３，ＲＯＭ４，Ｄ／Ａコンバータ５，バ
ンドパスフィルタ７とで構成されている。このうちで基
準発振器６，フェーズアキュムレータ３，ＲＯＭ４，Ｄ
／Ａコンバータ５は上記図５に示される従来例のものと
同等である。Ｄ／Ａコンバータ５が出力するアナログ波
形の周波数ｆDAの周波数特性は図２に示されるようにな
る。従って周波数ｆDAの高調波を、図３に示されるよう
な帯域幅Ｂの周波数特性を持つバンドパスフィルタ７に
よって、図４に示されるように基準周波数ｆrefとして
取り出し、この基準周波数ｆrefを位相比較器８に入力
し、この位相比較器８にて基準周波数ｆrefと分周器１
１の分周器出力の周波数ｆDとの位相を比較し、それに
比例する電圧を位相比較信号として位相比較器８より出
力しており、これにより上記ＰＬＬを構成するようにし
ている。
シンセサイザの動作について説明する。図１に示される
周波数シンセサイザにおいて、位相比較器８，ループフ
ィルタ９，電圧制御発振器１０，分周期１１は上記図５
に示される従来例のものと同等である。基準周波数発生
手段１は、データ入力回路２，基準発振器６，フェーズ
アキュムレータ３，ＲＯＭ４，Ｄ／Ａコンバータ５，バ
ンドパスフィルタ７とで構成されている。このうちで基
準発振器６，フェーズアキュムレータ３，ＲＯＭ４，Ｄ
／Ａコンバータ５は上記図５に示される従来例のものと
同等である。Ｄ／Ａコンバータ５が出力するアナログ波
形の周波数ｆDAの周波数特性は図２に示されるようにな
る。従って周波数ｆDAの高調波を、図３に示されるよう
な帯域幅Ｂの周波数特性を持つバンドパスフィルタ７に
よって、図４に示されるように基準周波数ｆrefとして
取り出し、この基準周波数ｆrefを位相比較器８に入力
し、この位相比較器８にて基準周波数ｆrefと分周器１
１の分周器出力の周波数ｆDとの位相を比較し、それに
比例する電圧を位相比較信号として位相比較器８より出
力しており、これにより上記ＰＬＬを構成するようにし
ている。
【００１５】ここで、周波数シンセサイザが発生する出
力周波数ｆoutは次に示される式で表わされ、データ入
力回路２が出力すべき周波数データＫが決まる。 ｆref＝ｆc−ｆc・Ｋ／２L ｆout＝（ｆc−ｆc・Ｋ／２L）・Ｎ
力周波数ｆoutは次に示される式で表わされ、データ入
力回路２が出力すべき周波数データＫが決まる。 ｆref＝ｆc−ｆc・Ｋ／２L ｆout＝（ｆc−ｆc・Ｋ／２L）・Ｎ
【００１６】出力周波数ｆoutの周波数の可変範囲幅を
△ｆoutとする時に、基準周波数ｆre fの周波数を変化し
なければならない可変範囲幅を△ｆrefとすると、 △ｆref＝△ｆout／Ｎ となり、バンドパスフィルタ７の帯域幅Ｂも、 Ｂ＝△ｆout／Ｎ となる。
△ｆoutとする時に、基準周波数ｆre fの周波数を変化し
なければならない可変範囲幅を△ｆrefとすると、 △ｆref＝△ｆout／Ｎ となり、バンドパスフィルタ７の帯域幅Ｂも、 Ｂ＝△ｆout／Ｎ となる。
【００１７】従って、上記図６に示されるように従来例
のＤＤＳ１３が発生する基準周波数ｆref の周波数スペ
クトルとローパスフィルタ１２のローパスフィルタ特性
との関係を考察した場合に、図６の図中から判断して、
この発明の周波数シンセサイザにおいて、上記従来例と
同じ基準周波数ｆref を発生するのにより低いクロック
周波数ｆcで良いことが分かる。
のＤＤＳ１３が発生する基準周波数ｆref の周波数スペ
クトルとローパスフィルタ１２のローパスフィルタ特性
との関係を考察した場合に、図６の図中から判断して、
この発明の周波数シンセサイザにおいて、上記従来例と
同じ基準周波数ｆref を発生するのにより低いクロック
周波数ｆcで良いことが分かる。
【００１８】上述したように、この発明の周波数シンセ
サイザの基準周波数発生手段１は、Ｄ／Ａコンバータ５
のクロック周波数ｆc よりも約２倍高い周波数の基準周
波数ｆrefを得ることが可能となる。
サイザの基準周波数発生手段１は、Ｄ／Ａコンバータ５
のクロック周波数ｆc よりも約２倍高い周波数の基準周
波数ｆrefを得ることが可能となる。
【００１９】
【発明の効果】以上のように、この発明の周波数シンセ
サイザによれば、基準周波数を発生する基準周波数発生
手段の構成を、データ入力回路からの周波数データを積
算し、その値をアドレスとしてＲＯＭに与えるフェーズ
アキュムレータと、そのアドレスに従って記憶している
波形データをＤ／Ａコンバータに与えるＲＯＭと、その
波形データをアナログ波形に変換するＤ／Ａコンバータ
と、このＤ／Ａコンバータが出力する高調波の中から基
準周波数として使用する周波数帯のみを取り出すバンド
パスフィルタとによって構成したので、バンドパスフィ
ルタを使用して基準周波数を発生させることにより、Ｄ
／Ａコンバータのクロック周波数は基準周波数よりも低
い周波数を使用できるために、この種の従来例のものと
同じ基準周波数のクロック周波数よりもこの発明による
クロック周波数を低くすることができ、これにより、よ
り小さな電力で動作させることが可能で、かつ高速で動
作する周波数シンセサイザが得られるという優れた効果
を奏する。
サイザによれば、基準周波数を発生する基準周波数発生
手段の構成を、データ入力回路からの周波数データを積
算し、その値をアドレスとしてＲＯＭに与えるフェーズ
アキュムレータと、そのアドレスに従って記憶している
波形データをＤ／Ａコンバータに与えるＲＯＭと、その
波形データをアナログ波形に変換するＤ／Ａコンバータ
と、このＤ／Ａコンバータが出力する高調波の中から基
準周波数として使用する周波数帯のみを取り出すバンド
パスフィルタとによって構成したので、バンドパスフィ
ルタを使用して基準周波数を発生させることにより、Ｄ
／Ａコンバータのクロック周波数は基準周波数よりも低
い周波数を使用できるために、この種の従来例のものと
同じ基準周波数のクロック周波数よりもこの発明による
クロック周波数を低くすることができ、これにより、よ
り小さな電力で動作させることが可能で、かつ高速で動
作する周波数シンセサイザが得られるという優れた効果
を奏する。
【図１】この発明の実施例である周波数シンセサイザの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の周波数シンセサイザにおけるＤ／Ａコン
バータの出力の周波数スペクトルを示す図である。
バータの出力の周波数スペクトルを示す図である。
【図３】図１の周波数シンセサイザにおけるバンドパス
フィルタの周波数スペクトルを示す図である。
フィルタの周波数スペクトルを示す図である。
【図４】図１の周波数シンセサイザにおける基準周波数
発生手段が発生する基準周波数の周波数スペクトルを示
す図である。
発生手段が発生する基準周波数の周波数スペクトルを示
す図である。
【図５】従来のＤＤＳ−ＰＬＬ周波数シンセサイザの構
成を示すブロック図である。
成を示すブロック図である。
【図６】図５のＤＤＳ−ＰＬＬ周波数シンセサイザにお
けるＤＤＳが発生する基準周波数の周波数スペクトルと
ローパスフィルタのローパスフィルタ特性との関係を示
す図である。
けるＤＤＳが発生する基準周波数の周波数スペクトルと
ローパスフィルタのローパスフィルタ特性との関係を示
す図である。
【符号の説明】 １ 基準周波数発生手段 ２ データ入力回路 ３ フェーズアキュムレータ ４ ＲＯＭ ５ Ｄ／Ａコンバータ ６ 基準発振器 ７ バンドパスフィルタ ８ 位相比較器 ９ ループフィルタ １０ 電圧制御発振器 １１ 分周器 １２ ローパスフィルタ １３ ＤＤＳ（ダイレクト・ディジタル・シンセサイ
ザ）
ザ）
Claims (1)
- 【請求項１】 基準周波数を発生する基準周波数発生手
段と、制御電圧に対応する周波数を出力する電圧制御発
振器と、この電圧制御発振器の出力を分周する分周器
と、この分周器の出力の位相と上記基準周波数発生手段
の出力の位相とを比較し、ループフィルタを通して上記
電圧制御発振器を制御する位相比較器とから構成された
周波数シンセサイザにおいて、 上記基準周波数発生手段は、データ入力回路と、基準発
振器と、この基準発振器の出力の周期に対応して上記デ
ータ入力回路からの周波数データを演算する演算回路
と、この演算回路による演算結果に基きあらかじめ記憶
している波形データを出力する記憶装置と、この記憶装
置の出力をアナログ波形に変換するＤ／Ａコンバータ
と、このＤ／Ａコンバータの出力のうちの高調波の出力
を取り出すバンドパスフィルタとによって構成したこと
を特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205957A JPH0548453A (ja) | 1991-08-16 | 1991-08-16 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205957A JPH0548453A (ja) | 1991-08-16 | 1991-08-16 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548453A true JPH0548453A (ja) | 1993-02-26 |
Family
ID=16515507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205957A Pending JPH0548453A (ja) | 1991-08-16 | 1991-08-16 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548453A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288844A (ja) * | 1995-04-10 | 1996-11-01 | Nec Corp | 周波数シンセサイザ |
| JP2006235129A (ja) * | 2005-02-23 | 2006-09-07 | Matsushita Electric Ind Co Ltd | 映像信号処理装置 |
| JP2007510340A (ja) * | 2003-11-05 | 2007-04-19 | ローデ ウント シュワルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディット ゲゼルシャフト | 直接デジタル合成方式による周波数合成器 |
| JP2009153009A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Ltd | クロック発生回路 |
| JP2012129643A (ja) * | 2010-12-13 | 2012-07-05 | Nippon Telegr & Teleph Corp <Ntt> | クロック周波数制御回路及びクロック周波数制御方法 |
-
1991
- 1991-08-16 JP JP3205957A patent/JPH0548453A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288844A (ja) * | 1995-04-10 | 1996-11-01 | Nec Corp | 周波数シンセサイザ |
| JP2007510340A (ja) * | 2003-11-05 | 2007-04-19 | ローデ ウント シュワルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディット ゲゼルシャフト | 直接デジタル合成方式による周波数合成器 |
| JP4740144B2 (ja) * | 2003-11-05 | 2011-08-03 | ローデ ウント シュワルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディット ゲゼルシャフト | 直接デジタル合成方式による周波数合成器 |
| JP2006235129A (ja) * | 2005-02-23 | 2006-09-07 | Matsushita Electric Ind Co Ltd | 映像信号処理装置 |
| JP2009153009A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Ltd | クロック発生回路 |
| JP2012129643A (ja) * | 2010-12-13 | 2012-07-05 | Nippon Telegr & Teleph Corp <Ntt> | クロック周波数制御回路及びクロック周波数制御方法 |
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