JPH08335875A - クロック発生器 - Google Patents
クロック発生器Info
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- JPH08335875A JPH08335875A JP7139785A JP13978595A JPH08335875A JP H08335875 A JPH08335875 A JP H08335875A JP 7139785 A JP7139785 A JP 7139785A JP 13978595 A JP13978595 A JP 13978595A JP H08335875 A JPH08335875 A JP H08335875A
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- 238000001514 detection method Methods 0.000 claims description 2
- 230000035945 sensitivity Effects 0.000 abstract description 6
- 230000010363 phase shift Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 電圧制御発振器の感度を低くし、周囲環境の
変化に対する回路の安定度を向上させる。 【構成】 ＰＬＬ回路２は周波数ｆ0 の入力クロック信
号が１／Ｎ0 分周器１にて分周された周波数ｆ1 のクロ
ック信号から周波数ｆ3 のクロック信号を発生してＰＬ
Ｌ回路２とフレームカウンタ５と１／Ｎ1 分周器２４と
外部とに夫々出力する。ＰＬＬ回路３はＰＬＬ回路２か
らの周波数ｆ3 のクロック信号から周波数ｆ2 のクロッ
ク信号を発生して外部に出力する。フレームカウンタ４
は周波数ｆ0 の入力クロック信号を基に動作し、フレー
ムカウンタ５はＰＬＬ回路２にて発生した周波数ｆ3 の
クロック信号を基に動作する。リンク・リセット回路６
はフレームカウンタ４，５各々からのフレームパルスの
位相ズレを検出すると、リセットパルスを１／Ｎ1 分周
器２４及びフレームカウンタ５に出力する。
変化に対する回路の安定度を向上させる。 【構成】 ＰＬＬ回路２は周波数ｆ0 の入力クロック信
号が１／Ｎ0 分周器１にて分周された周波数ｆ1 のクロ
ック信号から周波数ｆ3 のクロック信号を発生してＰＬ
Ｌ回路２とフレームカウンタ５と１／Ｎ1 分周器２４と
外部とに夫々出力する。ＰＬＬ回路３はＰＬＬ回路２か
らの周波数ｆ3 のクロック信号から周波数ｆ2 のクロッ
ク信号を発生して外部に出力する。フレームカウンタ４
は周波数ｆ0 の入力クロック信号を基に動作し、フレー
ムカウンタ５はＰＬＬ回路２にて発生した周波数ｆ3 の
クロック信号を基に動作する。リンク・リセット回路６
はフレームカウンタ４，５各々からのフレームパルスの
位相ズレを検出すると、リセットパルスを１／Ｎ1 分周
器２４及びフレームカウンタ５に出力する。
Description
【０００１】
【産業上の利用分野】本発明はクロック発生器に関し、
特に入力データのクロック周波数と異なりかつ互いのク
ロック周波数が整数比の関係にある複数のクロック信号
を用いるデータインタフェース回路のクロック発生器に
関する。
特に入力データのクロック周波数と異なりかつ互いのク
ロック周波数が整数比の関係にある複数のクロック信号
を用いるデータインタフェース回路のクロック発生器に
関する。
【０００２】
【従来の技術】従来、この種のデータインタフェース回
路においては、そのクロック発生器を１段のＰＬＬ（Ｐ
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路にて実現して
いる。すなわち、データインタフェース回路は、図２に
示すように、１／Ｎ3 分周器７と、ＰＬＬ回路８と、１
／Ｎ2 分周器９と、フレームカウンタ４，５と、リンク
・リセット回路６とから構成されている。
路においては、そのクロック発生器を１段のＰＬＬ（Ｐ
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路にて実現して
いる。すなわち、データインタフェース回路は、図２に
示すように、１／Ｎ3 分周器７と、ＰＬＬ回路８と、１
／Ｎ2 分周器９と、フレームカウンタ４，５と、リンク
・リセット回路６とから構成されている。
【０００３】上記のデータインタフェース回路では周波
数ｆ0 の入力クロック信号を１／Ｎ3 分周器７で分周し
て周波数ｆ4 のクロック信号を発生させてＰＬＬ回路８
に入力する。ＰＬＬ回路８では１／Ｎ3 分周器７の分周
出力（周波数ｆ4 ）から周波数ｆ2 （ｆ4 ＜ｆ2 ）のク
ロック信号を発生する。ＰＬＬ回路８にて発生した周波
数ｆ2 のクロック信号は１／Ｎ2 分周器９にて周波数ｆ
3 （ｆ3 ＜ｆ2 ）のクロック信号に分周される。ここ
で、ＰＬＬ回路８は位相比較器８１と、ループフィルタ
８２と、電圧制御発振器８３と、１／Ｎ4 分周器８４と
から構成されている。
数ｆ0 の入力クロック信号を１／Ｎ3 分周器７で分周し
て周波数ｆ4 のクロック信号を発生させてＰＬＬ回路８
に入力する。ＰＬＬ回路８では１／Ｎ3 分周器７の分周
出力（周波数ｆ4 ）から周波数ｆ2 （ｆ4 ＜ｆ2 ）のク
ロック信号を発生する。ＰＬＬ回路８にて発生した周波
数ｆ2 のクロック信号は１／Ｎ2 分周器９にて周波数ｆ
3 （ｆ3 ＜ｆ2 ）のクロック信号に分周される。ここ
で、ＰＬＬ回路８は位相比較器８１と、ループフィルタ
８２と、電圧制御発振器８３と、１／Ｎ4 分周器８４と
から構成されている。
【０００４】フレームカウンタ４は周波数ｆ0 の入力ク
ロック信号を基に動作し、フレームカウンタ５は１／Ｎ
2 分周器９にて分周された周波数ｆ3 のクロック信号を
基に動作する。また、ＰＬＬ回路８にて発生した周波数
ｆ2 のクロック信号及び１／Ｎ2 分周器９にて分周され
た周波数ｆ3 のクロック信号はともにパラレルデータと
シリアルデータとの変換、つまり並列直列変換に用いら
れる。
ロック信号を基に動作し、フレームカウンタ５は１／Ｎ
2 分周器９にて分周された周波数ｆ3 のクロック信号を
基に動作する。また、ＰＬＬ回路８にて発生した周波数
ｆ2 のクロック信号及び１／Ｎ2 分周器９にて分周され
た周波数ｆ3 のクロック信号はともにパラレルデータと
シリアルデータとの変換、つまり並列直列変換に用いら
れる。
【０００５】また、リンク・リセット回路６は入力デー
タのフレームの位相と出力データのフレームの位相とを
フレーム内のある時点で完全に一致させるために、入力
データ用のフレームカウンタ４からのフレームパルスと
出力データ用のフレームカウンタ５からのフレームパル
スとを比較してフレームの位相ズレを検出し、その位相
ズレが検出された時にリセットパルスを１／Ｎ2 分周器
９及び１／Ｎ4 分周器８４に出力するとともに、リセッ
トパルスをフレームカウンタ５に出力する。
タのフレームの位相と出力データのフレームの位相とを
フレーム内のある時点で完全に一致させるために、入力
データ用のフレームカウンタ４からのフレームパルスと
出力データ用のフレームカウンタ５からのフレームパル
スとを比較してフレームの位相ズレを検出し、その位相
ズレが検出された時にリセットパルスを１／Ｎ2 分周器
９及び１／Ｎ4 分周器８４に出力するとともに、リセッ
トパルスをフレームカウンタ５に出力する。
【０００６】１／Ｎ2 分周器９及び１／Ｎ4 分周器８４
は夫々リンク・リセット回路６からリセットパルスでリ
セットされるので、１／Ｎ2 分周器９からフレームカウ
ンタ５に入力される周波数ｆ3 のクロック信号とフレー
ムカウンタ４に入力される周波数ｆ0 の入力クロック信
号との同期がとられる。よって、入力データのフレーム
の位相と出力データのフレームの位相とがフレーム内の
ある時点で一致する。
は夫々リンク・リセット回路６からリセットパルスでリ
セットされるので、１／Ｎ2 分周器９からフレームカウ
ンタ５に入力される周波数ｆ3 のクロック信号とフレー
ムカウンタ４に入力される周波数ｆ0 の入力クロック信
号との同期がとられる。よって、入力データのフレーム
の位相と出力データのフレームの位相とがフレーム内の
ある時点で一致する。
【０００７】
【発明が解決しようとする課題】上述した従来のデータ
インタフェース回路では、入力クロック信号の周波数と
全く無関係に出力クロック信号の周波数が決定される。
そのため、入力クロック信号の周波数とＰＬＬ回路の出
力クロック信号の周波数との最大公約数の周波数が、入
力クロック信号の周波数及びＰＬＬ回路の出力クロック
信号の周波数に比べてかなり小さくなってしまう。
インタフェース回路では、入力クロック信号の周波数と
全く無関係に出力クロック信号の周波数が決定される。
そのため、入力クロック信号の周波数とＰＬＬ回路の出
力クロック信号の周波数との最大公約数の周波数が、入
力クロック信号の周波数及びＰＬＬ回路の出力クロック
信号の周波数に比べてかなり小さくなってしまう。
【０００８】位相比較器の入力周波数と電圧制御発振器
の発振周波数との比が大きな値となる高定数ＰＬＬ回路
では、高周波数のクロック信号を出力する電圧制御発振
器の感度が非常に高くなるので、周囲環境の変化（例え
ば、ノイズの大小）に対する回路の安定度が著しく低下
する。
の発振周波数との比が大きな値となる高定数ＰＬＬ回路
では、高周波数のクロック信号を出力する電圧制御発振
器の感度が非常に高くなるので、周囲環境の変化（例え
ば、ノイズの大小）に対する回路の安定度が著しく低下
する。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、電圧制御発振器の感度を低くすることができ、周
囲環境の変化に対する回路の安定度を向上させることが
できるクロック発生器を提供することにある。
消し、電圧制御発振器の感度を低くすることができ、周
囲環境の変化に対する回路の安定度を向上させることが
できるクロック発生器を提供することにある。
【００１０】
【課題を解決するための手段】本発明によるクロック発
生器は、入力データのクロック周波数を基に第１のクロ
ック信号を生成する第１の位相同期ループ回路と、前記
第１の位相同期ループ回路で生成された前記第１のクロ
ック信号を基に前記第１のクロック信号よりも高周波数
の第２のクロック信号を生成する第２の位相同期ループ
回路とを備えている。
生器は、入力データのクロック周波数を基に第１のクロ
ック信号を生成する第１の位相同期ループ回路と、前記
第１の位相同期ループ回路で生成された前記第１のクロ
ック信号を基に前記第１のクロック信号よりも高周波数
の第２のクロック信号を生成する第２の位相同期ループ
回路とを備えている。
【００１１】本発明による他のクロック発生器は、入力
データのクロック周波数と異なりかつ互いのクロック周
波数が整数比の関係にある第１及び第２のクロック信号
を用いてパラレルデータ及びシリアルデータの入出力処
理を行うデータインタフェース回路のクロック発生器で
あって、前記入力データのクロック周波数を基に低周波
数の前記パラレルデータ用の第１のクロック信号を生成
する第１の位相同期ループ回路と、前記第１の位相同期
ループ回路で生成された前記第１のクロック信号を基に
前記第１のクロック信号よりも高周波数の前記シリアル
データ用の第２のクロック信号を生成する第２の位相同
期ループ回路とを備えている。
データのクロック周波数と異なりかつ互いのクロック周
波数が整数比の関係にある第１及び第２のクロック信号
を用いてパラレルデータ及びシリアルデータの入出力処
理を行うデータインタフェース回路のクロック発生器で
あって、前記入力データのクロック周波数を基に低周波
数の前記パラレルデータ用の第１のクロック信号を生成
する第１の位相同期ループ回路と、前記第１の位相同期
ループ回路で生成された前記第１のクロック信号を基に
前記第１のクロック信号よりも高周波数の前記シリアル
データ用の第２のクロック信号を生成する第２の位相同
期ループ回路とを備えている。
【００１２】
【作用】一段目のＰＬＬ回路にてまず入力クロック信号
から低周波数のパラレルデータ用のクロック信号を発生
させ、二段目のＰＬＬ回路にて一段目のＰＬＬ回路の出
力から高周波数のシリアルデータ用のクロック信号を発
生させる。
から低周波数のパラレルデータ用のクロック信号を発生
させ、二段目のＰＬＬ回路にて一段目のＰＬＬ回路の出
力から高周波数のシリアルデータ用のクロック信号を発
生させる。
【００１３】これによって、ＰＬＬ回路のループ定数を
従来よりも小さくすることができるので、電圧制御発振
器の感度を低くすることができ、ＰＬＬ回路の安定度を
向上させることができる。これらＰＬＬ回路の安定度が
高くなると、外部からの妨害（ノイズ）等に対して強く
なり、出力クロック信号のＳ／Ｎ比が改善される。
従来よりも小さくすることができるので、電圧制御発振
器の感度を低くすることができ、ＰＬＬ回路の安定度を
向上させることができる。これらＰＬＬ回路の安定度が
高くなると、外部からの妨害（ノイズ）等に対して強く
なり、出力クロック信号のＳ／Ｎ比が改善される。
【００１４】また、上記の回路構成とすることで、フレ
ーム周期での位相同期はずれのリセット方法が、１つの
ＰＬＬ回路内の１／Ｎ1 分周器のみのリセットで可能と
なり、回路構成が簡略化される。
ーム周期での位相同期はずれのリセット方法が、１つの
ＰＬＬ回路内の１／Ｎ1 分周器のみのリセットで可能と
なり、回路構成が簡略化される。
【００１５】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１６】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるデ
ータインタフェース回路は１／Ｎ0 分周器１と、ＰＬＬ
回路２，３と、フレームカウンタ４，５と、リンク・リ
セット回路６とから構成されている。
ック図である。図において、本発明の一実施例によるデ
ータインタフェース回路は１／Ｎ0 分周器１と、ＰＬＬ
回路２，３と、フレームカウンタ４，５と、リンク・リ
セット回路６とから構成されている。
【００１７】ＰＬＬ回路２は位相比較器２１と、ループ
フィルタ２２と、電源制御発振器２３と、１／Ｎ1 分周
器２４とから構成されている。また、ＰＬＬ回路３もＰ
ＬＬ回路２と同様に、位相比較器３１と、ループフィル
タ３２と、電源制御発振器３３と、１／Ｎ1 分周器３４
とから構成されている。
フィルタ２２と、電源制御発振器２３と、１／Ｎ1 分周
器２４とから構成されている。また、ＰＬＬ回路３もＰ
ＬＬ回路２と同様に、位相比較器３１と、ループフィル
タ３２と、電源制御発振器３３と、１／Ｎ1 分周器３４
とから構成されている。
【００１８】ＰＬＬ回路２は周波数ｆ0 の入力クロック
信号が１／Ｎ0 分周器１にて分周された周波数ｆ1 のク
ロック信号から周波数ｆ3 のクロック信号を発生し、そ
のクロック信号をＰＬＬ回路２とフレームカウンタ５と
１／Ｎ1 分周器２４と外部とに夫々出力する。ＰＬＬ回
路３はＰＬＬ回路２からの周波数ｆ3 のクロック信号か
ら周波数ｆ2 （ｆ2 ＞ｆ3 ）のクロック信号を発生し、
そのクロック信号を外部に出力する。
信号が１／Ｎ0 分周器１にて分周された周波数ｆ1 のク
ロック信号から周波数ｆ3 のクロック信号を発生し、そ
のクロック信号をＰＬＬ回路２とフレームカウンタ５と
１／Ｎ1 分周器２４と外部とに夫々出力する。ＰＬＬ回
路３はＰＬＬ回路２からの周波数ｆ3 のクロック信号か
ら周波数ｆ2 （ｆ2 ＞ｆ3 ）のクロック信号を発生し、
そのクロック信号を外部に出力する。
【００１９】フレームカウンタ４は周波数ｆ0 の入力ク
ロック信号を基に動作し、フレームカウンタ５はＰＬＬ
回路２にて発生した周波数ｆ3 のクロック信号を基に動
作する。また、ＰＬＬ回路２，３にて発生した周波数ｆ
3 ，ｆ2 のクロック信号はともにパラレルデータとシリ
アルデータとの変換、つまり並列直列変換に用いられ
る。
ロック信号を基に動作し、フレームカウンタ５はＰＬＬ
回路２にて発生した周波数ｆ3 のクロック信号を基に動
作する。また、ＰＬＬ回路２，３にて発生した周波数ｆ
3 ，ｆ2 のクロック信号はともにパラレルデータとシリ
アルデータとの変換、つまり並列直列変換に用いられ
る。
【００２０】また、リンク・リセット回路６は入力デー
タのフレームの位相と出力データのフレームの位相とを
フレーム内のある時点で完全に一致させるために、入力
データ用のフレームカウンタ４からのフレームパルスと
出力データ用のフレームカウンタ５からのフレームパル
スとを比較してフレームの位相ズレを検出し、その位相
ズレが検出された時にリセットパルスを１／Ｎ1 分周器
２４に出力するとともに、リセットパルスをフレームカ
ウンタ５に出力する。
タのフレームの位相と出力データのフレームの位相とを
フレーム内のある時点で完全に一致させるために、入力
データ用のフレームカウンタ４からのフレームパルスと
出力データ用のフレームカウンタ５からのフレームパル
スとを比較してフレームの位相ズレを検出し、その位相
ズレが検出された時にリセットパルスを１／Ｎ1 分周器
２４に出力するとともに、リセットパルスをフレームカ
ウンタ５に出力する。
【００２１】１／Ｎ1 分周器２４はリンク・リセット回
路６からリセットパルスでリセットされるので、１／Ｎ
1 分周器２４の出力を基に電圧制御発振器２３で発生し
てフレームカウンタ５に入力される周波数ｆ3 のクロッ
ク信号とフレームカウンタ４に入力される周波数ｆ0 の
入力クロック信号との同期がとられる。よって、入力デ
ータのフレームの位相と出力データのフレームの位相と
がフレーム内のある時点で一致する。
路６からリセットパルスでリセットされるので、１／Ｎ
1 分周器２４の出力を基に電圧制御発振器２３で発生し
てフレームカウンタ５に入力される周波数ｆ3 のクロッ
ク信号とフレームカウンタ４に入力される周波数ｆ0 の
入力クロック信号との同期がとられる。よって、入力デ
ータのフレームの位相と出力データのフレームの位相と
がフレーム内のある時点で一致する。
【００２２】この図１を用いて本発明の一実施例の動作
について説明する。ＰＬＬ回路２は周波数ｆ0 の入力ク
ロック信号を１／Ｎ0 分周器１で分周したクロック信号
に対して位相がロックしたＮ1 倍の周波数ｆ3 の出力を
発生する。このＰＬＬ回路２の出力はパラレルデータク
ロックとして使用される。
について説明する。ＰＬＬ回路２は周波数ｆ0 の入力ク
ロック信号を１／Ｎ0 分周器１で分周したクロック信号
に対して位相がロックしたＮ1 倍の周波数ｆ3 の出力を
発生する。このＰＬＬ回路２の出力はパラレルデータク
ロックとして使用される。
【００２３】また、ＰＬＬ回路３は周波数ｆ0 のＰＬＬ
回路２の出力に対して位相がロックしたＮ2 倍の周波数
ｆ2 の出力を発生する。このＰＬＬ回路３の出力はシリ
アルデータクロックとして使用される。
回路２の出力に対して位相がロックしたＮ2 倍の周波数
ｆ2 の出力を発生する。このＰＬＬ回路３の出力はシリ
アルデータクロックとして使用される。
【００２４】これら１／Ｎ0 分周器１の分周比Ｎ0 やＰ
ＬＬ回路２の分周比Ｎ1 、及びＰＬＬ回路３の分周比Ｎ
2 と、従来の１／Ｎ3 分周器の分周比Ｎ3 やＰＬＬ回路
の分周比Ｎ4 との間には、 Ｎ0 ×Ｎ4 ＝Ｎ1 ×Ｎ2 ×Ｎ3 ……（１） という関係が成り立っている。
ＬＬ回路２の分周比Ｎ1 、及びＰＬＬ回路３の分周比Ｎ
2 と、従来の１／Ｎ3 分周器の分周比Ｎ3 やＰＬＬ回路
の分周比Ｎ4 との間には、 Ｎ0 ×Ｎ4 ＝Ｎ1 ×Ｎ2 ×Ｎ3 ……（１） という関係が成り立っている。
【００２５】本発明の一実施例によるクロック発生器が
従来のクロック発生器に比べてより安定となるために
は、 Ｎ1 ＜Ｎ4 ……（２） の条件が必要である。
従来のクロック発生器に比べてより安定となるために
は、 Ｎ1 ＜Ｎ4 ……（２） の条件が必要である。
【００２６】（２）式で示される条件は入力クロック信
号の周波数ｆ0 とＰＬＬ回路２の入力周波数ｆ1 との比
Ｎ0 と、ＰＬＬ回路２の分周比Ｎ1 との間に共通因数が
含まれないように周波数ｆ3 を選択することによって満
足させることができる。
号の周波数ｆ0 とＰＬＬ回路２の入力周波数ｆ1 との比
Ｎ0 と、ＰＬＬ回路２の分周比Ｎ1 との間に共通因数が
含まれないように周波数ｆ3 を選択することによって満
足させることができる。
【００２７】例えば、周波数ｆ0 を２５ＭＨｚ、周波数
ｆ2 を１３６．５ＭＨＺとし、周波数ｆ3 を１９．５Ｍ
Ｈｚとすると、周波数ｆ0 と周波数ｆ2 との最大公約数
となる周波数ｆ1 は５００ｋＨｚとなる。
ｆ2 を１３６．５ＭＨＺとし、周波数ｆ3 を１９．５Ｍ
Ｈｚとすると、周波数ｆ0 と周波数ｆ2 との最大公約数
となる周波数ｆ1 は５００ｋＨｚとなる。
【００２８】よって、１／Ｎ0 分周器１の分周比Ｎ0 は
５０、ＰＬＬ回路２の分周比Ｎ1 は３９、ＰＬＬ回路３
の分周比Ｎ2 は７、従来の１／Ｎ3 分周器の分周比Ｎ3
は５０、ＰＬＬ回路の分周比Ｎ4 は２７３となり、
（１）式及び（２）を夫々満足する。
５０、ＰＬＬ回路２の分周比Ｎ1 は３９、ＰＬＬ回路３
の分周比Ｎ2 は７、従来の１／Ｎ3 分周器の分周比Ｎ3
は５０、ＰＬＬ回路の分周比Ｎ4 は２７３となり、
（１）式及び（２）を夫々満足する。
【００２９】上記の如く、ＰＬＬ回路２の分周比Ｎ1
（＝３９）及びＰＬＬ回路３の分周比Ｎ2 （＝７）は従
来のＰＬＬ回路の分周比Ｎ4 （＝２７３）よりも大幅に
小さくすることができる。
（＝３９）及びＰＬＬ回路３の分周比Ｎ2 （＝７）は従
来のＰＬＬ回路の分周比Ｎ4 （＝２７３）よりも大幅に
小さくすることができる。
【００３０】また、起動時にはフレームカウンタ４から
のみフレームパルスが出力されるので、最初にフレーム
カウンタ４から出力されるフレームパルスに応答してリ
ンク・リセット回路６にてリセットパルスを発生させ、
ＰＬＬ回路２内の１／Ｎ1 分周器２４をリセットし、フ
レーム内のある時点においてフレームカウンタ４，５各
々のフレームの位相を完全に一致させる。
のみフレームパルスが出力されるので、最初にフレーム
カウンタ４から出力されるフレームパルスに応答してリ
ンク・リセット回路６にてリセットパルスを発生させ、
ＰＬＬ回路２内の１／Ｎ1 分周器２４をリセットし、フ
レーム内のある時点においてフレームカウンタ４，５各
々のフレームの位相を完全に一致させる。
【００３１】それ以降はリンク・リセット回路６にてフ
レームカウンタ４，５各々のフレームパルスの位相のズ
レを検出し、位相のズレが検出された時に再びリセット
パルスを出力してＰＬＬ回路２内の１／Ｎ1 分周器２４
をリセットする。
レームカウンタ４，５各々のフレームパルスの位相のズ
レを検出し、位相のズレが検出された時に再びリセット
パルスを出力してＰＬＬ回路２内の１／Ｎ1 分周器２４
をリセットする。
【００３２】このように、一段目のＰＬＬ回路２にてま
ず周波数ｆ0 の入力クロック信号から低周波数のパラレ
ルデータ用のクロック信号を発生させ、二段目のＰＬＬ
回路３にて一段目のＰＬＬ回路２の出力から高周波数の
シリアルデータ用のクロック信号を発生させることによ
って、ＰＬＬ回路２，３のループ定数を従来よりも小さ
くすることができる。
ず周波数ｆ0 の入力クロック信号から低周波数のパラレ
ルデータ用のクロック信号を発生させ、二段目のＰＬＬ
回路３にて一段目のＰＬＬ回路２の出力から高周波数の
シリアルデータ用のクロック信号を発生させることによ
って、ＰＬＬ回路２，３のループ定数を従来よりも小さ
くすることができる。
【００３３】これによって、電圧制御発振器２３，３３
の感度を低くすることができ、周囲環境の変化に対する
ＰＬＬ回路２，３の安定度を向上させることができる。
これらＰＬＬ回路２，３の安定度が高くなると、外部か
らの妨害（ノイズ）等に対して強くなり、出力クロック
信号のＳ／Ｎ比を改善することができる。
の感度を低くすることができ、周囲環境の変化に対する
ＰＬＬ回路２，３の安定度を向上させることができる。
これらＰＬＬ回路２，３の安定度が高くなると、外部か
らの妨害（ノイズ）等に対して強くなり、出力クロック
信号のＳ／Ｎ比を改善することができる。
【００３４】また、上述したような回路構成とすること
で、フレーム周期での位相同期はずれのリセット方法
が、ＰＬＬ回路２内の１／Ｎ1 分周器２４のみのリセッ
トで可能となり、回路構成を簡略化することができる。
で、フレーム周期での位相同期はずれのリセット方法
が、ＰＬＬ回路２内の１／Ｎ1 分周器２４のみのリセッ
トで可能となり、回路構成を簡略化することができる。
【００３５】
【発明の効果】以上説明したように本発明のクロック発
生器によれば、入力データのクロック周波数を基に第１
のクロック信号を生成する第１の位相同期ループ回路
と、第１の位相同期ループ回路で生成された第１のクロ
ック信号を基に第１のクロック信号よりも高周波数の第
２のクロック信号を生成する第２の位相同期ループ回路
とを備えることによって、電圧制御発振器の感度を低く
することができ、周囲環境の変化に対する回路の安定度
を向上させることができるという効果がある。
生器によれば、入力データのクロック周波数を基に第１
のクロック信号を生成する第１の位相同期ループ回路
と、第１の位相同期ループ回路で生成された第１のクロ
ック信号を基に第１のクロック信号よりも高周波数の第
２のクロック信号を生成する第２の位相同期ループ回路
とを備えることによって、電圧制御発振器の感度を低く
することができ、周囲環境の変化に対する回路の安定度
を向上させることができるという効果がある。
【００３６】また、本発明の他のクロック発生器によれ
ば、上記の構成のほかに、第１の位相同期ループ回路
に、第１のクロック信号を分周しかつ入力データのクロ
ック信号を基に動作する第１のフレームカウンタと第１
の位相同期ループ回路で生成された第１のクロック信号
を基に動作する第２のフレームカウンタとの位相ズレの
検出に応答してリセットされる分周手段を備えることに
よって、電圧制御発振器の感度を低くすることができ、
周囲環境の変化に対する回路の安定度を向上させること
ができるとともに、回路構成を簡略化することができる
という効果がある。
ば、上記の構成のほかに、第１の位相同期ループ回路
に、第１のクロック信号を分周しかつ入力データのクロ
ック信号を基に動作する第１のフレームカウンタと第１
の位相同期ループ回路で生成された第１のクロック信号
を基に動作する第２のフレームカウンタとの位相ズレの
検出に応答してリセットされる分周手段を備えることに
よって、電圧制御発振器の感度を低くすることができ、
周囲環境の変化に対する回路の安定度を向上させること
ができるとともに、回路構成を簡略化することができる
という効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来例の構成を示すブロック図である。
１ １／Ｎ0 分周器 ２，３ ＰＬＬ回路 ４，５ フレームカウンタ ６ リンク・リセット回路 ２１，３１ 位相比較器 ２２，３２ ループフィルタ ２３，３３ 電圧制御発振器 ２４ １／Ｎ1 分周器 ３４ １／Ｎ2 分周器
Claims (3)
- 【請求項１】 入力データのクロック周波数を基に第１
のクロック信号を生成する第１の位相同期ループ回路
と、前記第１の位相同期ループ回路で生成された前記第
１のクロック信号を基に前記第１のクロック信号よりも
高周波数の第２のクロック信号を生成する第２の位相同
期ループ回路とを有することを特徴とするクロック発生
器。 - 【請求項２】 入力データのクロック周波数と異なりか
つ互いのクロック周波数が整数比の関係にある第１及び
第２のクロック信号を用いてパラレルデータ及びシリア
ルデータの入出力処理を行うデータインタフェース回路
のクロック発生器であって、前記入力データのクロック
周波数を基に低周波数の前記パラレルデータ用の第１の
クロック信号を生成する第１の位相同期ループ回路と、
前記第１の位相同期ループ回路で生成された前記第１の
クロック信号を基に前記第１のクロック信号よりも高周
波数の前記シリアルデータ用の第２のクロック信号を生
成する第２の位相同期ループ回路とを有することを特徴
とするクロック発生器。 - 【請求項３】 前記データインタフェース回路は、前記
入力データのクロック信号を基に動作する第１のフレー
ムカウンタと、前記第１の位相同期ループ回路で生成さ
れた前記第１のクロック信号を基に動作する第２のフレ
ームカウンタとを含み、 前記第１の位相同期ループ回路は、前記第１のクロック
信号を分周しかつ前記第１のフレームカウンタと前記第
２のフレームカウンタとの位相ズレの検出に応答してリ
セットされる分周手段を含むことを特徴とする請求項２
記載のクロック発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139785A JP2877185B2 (ja) | 1995-06-07 | 1995-06-07 | クロック発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139785A JP2877185B2 (ja) | 1995-06-07 | 1995-06-07 | クロック発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335875A true JPH08335875A (ja) | 1996-12-17 |
| JP2877185B2 JP2877185B2 (ja) | 1999-03-31 |
Family
ID=15253377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139785A Expired - Fee Related JP2877185B2 (ja) | 1995-06-07 | 1995-06-07 | クロック発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877185B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431805B1 (ko) * | 2002-05-16 | 2004-05-17 | 뮤텔테크놀러지 주식회사 | 단일 칩 시스템의 클럭신호 발생회로 및 방법 |
| US6779125B1 (en) * | 2000-06-09 | 2004-08-17 | Cirrus Logic, Inc. | Clock generator circuitry |
| JP2009278596A (ja) * | 2008-05-19 | 2009-11-26 | Kawasaki Microelectronics Inc | Ｐｌｌ位相合わせ回路 |
| JP2011147058A (ja) * | 2010-01-18 | 2011-07-28 | Fujitsu Ltd | クロック装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245127A (ja) * | 1987-03-31 | 1988-10-12 | Nec Corp | 位相同期方式 |
-
1995
- 1995-06-07 JP JP7139785A patent/JP2877185B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245127A (ja) * | 1987-03-31 | 1988-10-12 | Nec Corp | 位相同期方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6779125B1 (en) * | 2000-06-09 | 2004-08-17 | Cirrus Logic, Inc. | Clock generator circuitry |
| KR100431805B1 (ko) * | 2002-05-16 | 2004-05-17 | 뮤텔테크놀러지 주식회사 | 단일 칩 시스템의 클럭신호 발생회로 및 방법 |
| JP2009278596A (ja) * | 2008-05-19 | 2009-11-26 | Kawasaki Microelectronics Inc | Ｐｌｌ位相合わせ回路 |
| JP2011147058A (ja) * | 2010-01-18 | 2011-07-28 | Fujitsu Ltd | クロック装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2877185B2 (ja) | 1999-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |