JPH10510123A

JPH10510123A - 周波数シンセサイザー

Info

Publication number: JPH10510123A
Application number: JP8520879A
Authority: JP
Inventors: ファン・デル・ファルク，ロベルトゥス・ローレンティウス; ドゥクヴェスノイ，ロベルトゥス・ヨアンネス; ドゥ・レイク，ヨハンネス・ヘルマヌス・アロイシウス; スペイカー，メノ・トイェールド
Original assignee: エックス・インテグレイテッド・サーキッツ・ベスローテン・フェンノートシャップ
Priority date: 1995-01-06
Filing date: 1996-01-08
Publication date: 1998-09-29
Also published as: CA2209290A1; WO1996021279A2; AU709066B2; EP0801848B1; DE69616022T2; US5905388A; AU4634496A; NL9500034A; EP0801848A2; WO1996021279A3; CA2209290C; DE69616022D1

Abstract

(57)【要約】本発明は、クロック発生器とクロック発生器からの信号が供給される累算回路とディジタル発振器に制御ディジットを表す信号を供給するための制御ディジット供給回路とを備えたディジタル制御発振器と、位相検波器、ローパスフィルタ、及びキャリー出力端子が上記位相検波器に接続された制御発振器を備え上記累算回路のキャリー出力端子に接続された位相同期ループとを含む、周波数合成のための回路に関する。そのディジタル制御発振器は、好ましくは、剰余を表す信号を発生するように構成され、訂正回路が剰余から訂正信号を得るように構成される。訂正回路は、位相検波器の入力端子の１つに接続された結合回路、又は位相同期ループに合体された結合回路に接続される。その回路はまた縦続接続することができる。

Description

【発明の詳細な説明】周波数シンセサイザー本発明は、周波数シンセサイザー回路に関する。そのような回路は、一般に広く知られている。そのように知られている周波数シンセサイザーは、フィルタが接続されたデジタル制御発振器を含んでいる。そのデジタル制御発振器を、１以上の周波数を発生するように構成する時は、トラッキングフィルタが使用されなければならない。そのようないわゆるトラッキングフィルタは、価格が高くて大きい。そのような従来の回路は、そのうえ大きな周波数間隔に対して適用できるだけで、変調器の中に集積して用いることもできない。本発明の目的は、上述の欠点のない、周波数合成のための回路を提供することにある。この目的は、クロック発生器と、クロック発生器からの信号が供給される加算回路と、制御ディジットを表す信号を加算回路に供給するための制御ディジット供給回路とを含むディジタル制御発振器と、位相検波器とローパスフィルタと制御された発振器を備え、その位相検波器が加算回路のキャリー（桁上げ）出力端子に接続された位相同期ループとによって特徴づけられる回路とによって達成される。文献中においては、そのようなディジタル発振器は、端数掛算器、ディジタル制御発振器、又は累算回路として知られていることを注記しておく。出力信号、キャリー信号の周波数は、次の式を満足する。ｆ_carry＝ｆ_sys・Ｎ_i／Ｎ_max ここで、Ｎ_maxは、加算回路で発生し得る最も大きい数であり、Ｎ_iは、制御ディジットであり、ｆ_sysは、システム周波数であり、ｆ_carryは、キャリー信号の周波数である。上述した請求の範囲による回路は、容易に集積化した形で実現することができ、ＰＬＬを使用しているのでトラッキングフィルタを用いる必要がないけれども、波形は完全には最適がされていない。これは、デイジタル制御発振器の動作の結果として出力信号の周波数が規則的でないためである。加算回路は、剰余表示信号を発生するように構成される。好ましくは、この剰余から訂正信号を引き出すための訂正回路が設けられる。第１の具体例によれば、訂正回路の出力端子は、位相検波器の入力端子に接続された結合回路に接続される。結果は、訂正回路が３つの制御された累算器とＤ／Ａコンバーターを含む時に、さらに改善される。しかしながら、最も良い結果は、訂正回路がＮ個のディジタル制御累算回路を含む時にのみ得られる。ここで、その各累算器は、すぐ前の累算器の剰余が入力されるように構成され、かつ各累算器は、その出力端子がＤ／Ａコンバーターに接続された加算回路に、順序番号−１に等しい数の差分決定回路を介して接続される。上述した周波数シンセサイザーは、正弦波形の信号、のこぎり波信号、球面波又は、例えば測定器や変調器及び／又は復調器に用いるための信号を発生する、周波数が極めて制御された他のタイプの信号を発生するのに適している。そのような応用機器において、これによって、回路の中の変調処理又は復調処理を集積化することは魅力的である。添付した請求の範囲において、いずれも結局のところ、搬送波信号と処理するための信号との非線形合成をすることを含んでいることから、“変調”という用語によって、復調としてもまた解されることが、ここに想定されている。本発明の回路は、周波数又は位相の変調に使用することができ、振幅変調にも使用することができる。後者の場合においては、合成は２又はそれ以上の変調器によって行われる。本発明の回路を振幅と連携した周波数又は位相の変調において用いることが勿論可能である。以下に、本発明を、添付された図面を参照してさらに明瞭にする。ここで、図１は、ディジタル制御発振器の動作を説明するためのダイヤグラムを示す。図２は、ディジタル制御発振器によって発生された信号の位相スペクトラムを示す。図３は、ディジタル制御発振器によって発生された信号の周波数スペクトラムを示す。図４は、本発明に係る第１の具体例のダイアグラムを示す。図５は、本発明に係る第２の具体例のダイアグラムを示す。図６は、本発明に係る、制御ディジット及び率の選択を通じてより良い品質を有する信号を発生する回路を示す。図７は、本発明に係る第３の具体例を示す。図８は、本発明に係る、位相又は周波数変調に適用される回路である。図９は、位相又は周波数変調に適した別の具体例のダイアグラムを示す。図１０は、位相変調に用いられる本発明に係る回路のダイヤグラムである。図１１は、図１２に示された振幅変調のための回路の原理を説明するための位相ダイヤグラムを示す。図１２は、振幅変調に適した本発明に係る回路のダイヤグラムを示し、そして、図１３は、本発明の別の具体例に係る、多重変調が可能な回路のダイヤグラムを示す。本発明を理解するために、ディジタル制御発振器の動作を理解することが重要である。その回路とディジタル制御発振器の動作とを、図１を参照して説明する。図１に示されたディジタル発振器１は、周波数ｆ_sysを有するクロック信号がクロック信号ライン３を介して供給されるレジスター２によって形成される。そのレジスターは、その入力側でディジタル加算回路４に接続され、そのレジスターの同様の並行出力端子が、加算回路４の２つの入力端子のうちの１つに接続される。加算回路４の他の入力端子は、制御ディジットレジスター回路５に接続される。レジスターの出力端子はまた、別れて表されている。制御ディジットレジスター５の内容を外部から変更することがまた可能なことは勿論である。請求の範囲の用語において、加算回路とレジスターとのコンビネーションを累算器と呼ぶ。次に、この制御ディジット回路の動作を示す。加算回路４において、制御ディジットレジスター５の内容は、直前のクロックサイクルに先立ってレジスターの内容に加えられる。この加算の結果は、レジスター２に供給される。この加算はここで、決められた番号のモジュロが実行される。この決められた番号は、レジスターの通常は２のべき乗で表される最大容量に対応するであろう。このように、この２のべき乗を越える各加算に対して、例えば８の場合、本質的にディジタル制御発振器の出力信号を形成するキャリー信号が結果として生じる。加算の結果において、最大容量にならない時のみ、キャリー信号は発生されない。このように、被除数が７の場合で、かつレジスターの最大容量が８の場合、クロックパルスが供給される８回のうち７回、キャリー信号が発生される。このようにして得られた出力信号は、重大な位相誤差を有している。やがて示されるように、これらの位相誤差は、０と１／ｆ_sysの間にある。ここのスターティングポイントは、それを越えると位相誤差が分布する範囲の境界にある基準線の位置である。同様にこの範囲の中心に基準点を置き、両側に延ばすことも可能である。最大の位相誤差は、勿論２因子小さく、正にも負にもなり得る。これはすべて図２に示されている。出力信号はそれゆえ、位相誤差によって悪影響を受けており、この位相誤差は周波数レンジで描くことができる。この結果は、図３に描かれている。図３において、長方形の特性はディジタル発振器の周波数分布を示す。これらの周波数は０から２倍の発生周波数の間に広がっていることがわかる。しかしながら、分布についてはここではほとんど言うことはない。それゆえ、図では均一分布に限っている。目的は勿論、ただ１つの目標周波数ｆ_gemを発生することである。これをするために、主として３つの方法がある。Ａ）望ましい周波数を除く総ての周波数を低くする。Ｂ）ｆ_gemのまわりの近くの周波数を抑圧し、後の処理がフィルタを用いて実行される。Ｃ）望ましい周波数をのみを優先して発生する。結果として生じる周波数スペクトラムは、図３において、それぞれＡとＢで示されている。本発明に係る第１の具体例について、これから図４を参照して説明する。この第１の具体例は、上述のＡで示された方法に従っている。その回路は、クロック信号ライン９を介してクロック信号が供給され、かつＮ並列ライン１０を介して制御ディジットがディジタル形式で入力されるディジタル制御発振器８によって形成されている。ディジタル制御発振器は、２つの出力端子を有する。第１の出力端子では、制御ディジットで示された周波数と等しい周波数のデジィタル信号が得られる。この信号は、結合回路１７を介して、位相同期ループ１３の一部分を形成する位相検波器１２に供給される。位相同期ループは、電圧制御発振器１４とローパスフィルタ１５とを含む。ここで、電圧制御発振器はまた電流制御発振器と解することができることを注記しておく。位相検波器の出力信号はローパスフィルタ１５に供給され、その出力信号は電圧制御発振器１４を制御する。電圧制御発振器１４の出力信号は、出力端子１６で利用できるようになり、また位相検波器１２の第２の入力端子に供給される。さらに、位相検波器とローパスフィルタの間に、アナログ加算回路１４ａが設けられる。ディジタル制御発振器はさらに、ディジタル制御発振器によって実行された加算の剰余を利用できる第２の出力端子１８を備えている。この剰余は、その出力端子が結合回路１７に接続された訂正回路１９に供給される。次に、その回路の動作を説明する。ディジタル制御発振器は、最初は加算器として働く。ダイヤグラムには図示していない水晶発振器から入力されるクロック信号９は、ディジタル制御発振器の中の加算回路８によって加算される。ここで、発振器に最適動作をさせるために、好ましくはｕｇｌｙ番号が得られるまで計数する。ｕｇｌｙ制御ディジットは、オーバーフロー番号によって分割されたときに、割り切れない端数を発生させる制御ディジットと解されている。言い換えれば、両方の番号において、ほとんど普通に発生することのないファクターである。基準はここでは、２ページの式に併せて他の方法で作られる。これは、結局、電圧制御発振器の出力信号の周波数とそこに供給されたクロック信号との割合であり、この出力信号中に可能な限りクロック信号の成分が含まれることがないようにされ、このことは、続く信号処理にとって極めて重要である。その出力信号は、残っている不必要な周波数成分を可能な限り取り除く位相同期ループに供給される。ディジタル制御発振器の出力信号は、ディジタル発振器の動作の結果として完全に規則的ではない球面波であるという事実に関係して、この球面波は、高いパーセンデージで好ましくないフィルタで除去されるべき高調波でない成分を含んでいる。このフィルタリングは、位相同期ループ法によって実行される。位相同期ループの出力信号はそれゆえ、実質的に正弦波形又は他の成分を含まない他の形状である。訂正スイッチ１９はそれゆえ、ディジタル制御発振器８上に存在する剰余を訂正項として用いて出力信号の位相を訂正するための、その最も重要な機能を有する。Ｄ／Ａコンバーター２１は、剰余がディジタル形式でありかつ位相同期ループがアナログ処理回路であるので、この目的のためにもちろん必要である。図面に示されていない具体例によれば、分周回路が電圧制御発振器と位相検波器との間に設けられる。上述の分周回路の使用は、時間誤差を減少させる可能性を創造する。分周回路が１つの分周器Ｍを有する時、時間分解能が因子Ｍによって改善される。実際に結合回路１７の構成要素となるシフトレジスターのような回路がここで使用される。シフトレジスターのような回路は、システム周波数の倍数、又は電圧制御発振器によって発生された周波数、又は分周器で上記周波数から得られた周波数でクロック動作をさせることができる。そのシステムクロックが分周回路から入力される発振器の使用を考えることができる。その時の分解能はＦ_sys／Ｍであり、Ｔ_sys＝１／ｆ_sysである。図５は、本発明に係る第２の具体例の周波数シンセサイザーを示し、ここでは、訂正回路が異なった形態を有する。図では、アナログの加算回路１４のみが示され、組み合わせるかどうかに拘わらず、結合回路１７（図示せず）もまた使用することができる。これは、図３におけるモデルＢに従う形態である。この第２の具体例の訂正回路２２は、第２ディジタル累算器２３が接続されたディジタル累算器２０と第３ディジタル累算器２４とを含む。電気回路構成の用語において、累算器はディジタル制御発振器に対応する。累算器は相互にそれらの剰余端子によって接続される。第２累算器のキャリー端子は、２つの遅延回路２５を介して差分決定回路２６に接続される。第３ディジタル累算器２３は、遅延回路２５と２つの差分決定回路２６とを介してディジタル加算回路２７に接続されたキャリー端子を有する。最後に、第４ディジタル累算器２４のキャリー端子は、３つの差分決定回路２６を介して加算回路２７に接続される。加算回路２７の出力端子は、Ｄ／Ａコンバーター２１に接続される。この回路はさらに図４に示された回路と、ディジタル制御発振器８と位相同期ループ１３の位相検波器１２との間に３つの遅延回路２５を備えている点で異なる。これらの回路は、勿論、同期化のためのクロック端子（図示せず）を備えている。この回路の動作は、位相同期ループに供給される訂正項の近似が３桁良好である点で、図１に示された回路に比較して異なる。位相領域において、これは累算器ごとに２０ｄＢ低くなることに等しい。これは、勿論周波数の安定性を向上させることになる。訂正回路において、ディジタル累算器の数の変更が可能であることは言うまでもなく、例えば、２つだけ用いることも可能である。この場合、ディジタル累算器２０に接続された遅延回路２５のうちの１つは、省略され、ディジタル累算器２３に接続された遅延回路２５とディジタル制御発振器８と位相検波器１２との間に接続された遅延回路のうちの１つが省略される。勿論、さらに精度を向上させるために、ディジタル累算器の数を増やすことも可能である。これらの総ての具体例は、図面には示していないけれども、本発明の範囲内である。要求される出力信号の正確さに応じて選択される。信号訂正が、第１の訂正信号をディジタル発振器からの信号に加えることと、第２訂正信号を位相同期ループに供給することの、それぞれ剰余の一部分を処理する２つの部分を含む形態を用いることも可能である（そのような形態は、モデルＡとモデルＢとの組合せである）。図６は、図３のＣに基づいた別の具体例である。ここには、それぞれディジタル制御発振器と位相同期ループからなる２つのコンビネーションが縦続に接続される。各ディジタル制御発振器は、制御ディジット入力端子を備える。そのようなコンビネーションを２以上さらに接続することも勿論可能である。周波数分周動作をするディジタル制御発振器の分周数の選択は勿論自由である。第１のディジタル制御発振器２８は、第１のＰＬＬにおいて、ｆ_sysを第１のディジタル制御発振器の分周数倍した周波数のごく近傍にある信号のみを通過させるところの２頁に示す式に従う因子によって、その入力端子に現れるｆ_sysを変更する。再びディジタル制御発振器と位相同期ループとのコンビネーションを使用することにより、得られた信号において位相の純度と周波数に関して改善される。これには多くの自由度があり、特に、互いにほとんど影響し合うことのない制御ディジットが使用される時に、極めてきれいな信号が得られることが注目される。この具体例によれば、周波数が自由に調節でき、出力信号の品質が高い発振器が得られる。図７は、ジッタの無いより良いものが得られる第３の具体例を示す。上述の具体例と同様に、この回路は、この具体例では３つのブロック８，４２，４３によって形成される制御発振器と、その中ではまとめて１３で示されている位相同期ループとを含む。ブロック８の出力端子は、また位相同期ループ１３に接続された結合回路１９に接続されている。しかしながら、上述の具体例に比較して、結合回路１９は、位相同期ループに合体され、周波数割り算器で形成できる遅延回路４１に接続されている。ディジタル制御発振器は、そのように３つの部分によって形成される。これは、例えば従来技術の１０００−カウンターに相当し、これは１００割り算器と縦続接続された１０−割り算器と定義できる。それはまた、例えば２つの１６進数と３つの１０進数とらなる数のような１６進数と１０進数とを結合することも可能である。３つの１０進数部分は、結合して処理“ＭＯＤ１０００”が得られる。２つの１６進数は合わせて処理“ＭＯＤ２５６”が得られる。われわれのディジタル発振器は、剰余を示すブロック８と、πの倍数を示すブロック４３と、π／Ａの倍数を示すブロック４２とに、この方法で分割される。良好な接続をするために、この後ろのブロックは、モジュロＡ処理を実行する。π／Ａの１つはπに等しく、例えばブロック４３は、モジュロ処理が十分な空き容量を有する場合は、１づつ増加する。要するに、８，４２及び４３合わせてディジタル制御発振器を構成する。ブロック４２は、常にＡより小さい値の内容を有する。もしブロック４３のπ −信号がクロック信号の側面で変化すれば、ブロック４２における剰余は、π／Ａ部分においてどんな誤差が発生しているかを示す。もし、いまＰＬＬがブロック４３からの基準信号よりＡ倍高い周波数を発生しているとすると、１サイクルの時間で示されるこの周波数は、π／Ａに等しくなる。それによって、１ＲＦサイクルの単位と剰余とは同一になる。これは、初期的には１システムサイクルの最大値であった時間における誤差を、１発振器サイクルまで減少させるために有効である。電圧制御発振器又はＶＣＯは、適当なシステムクロック信号よりより高い周波数を発生する。ＲＦクロック信号の使用はそれ自身極めてシンプルである。ブロック４２内の一部分の剰余（剰余の残りはブロック８の中にある。）は、１つの数字で表現され、分周されたＶＣＯクロック信号に比較して基準は遅すぎるようになるＶＣＯサイクルの数を示す。サイクル数に等しい数だけ、分周されたＶＣＯクロック信号を遅らせることによって、例えば、ＶＣＯクロック信号と同程度に、残っている誤差を十分小さくする。いま、ブロック８に残っている剰余は、ＲＦサイクルの端数の中に、残りの誤差がまだあることを示している。この誤差が原因で発生するジッタは、積分器又はジッタシェーパー４６で減少させることができ、それから同期化回路４６においてブロック４２からの信号と合成され、遅延回路４２に加えられる。ジッタシェーパー４６は、時間的に位相誤差を平均化することにより１ＶＣＯサイクルの最大位相誤差が抑圧する。これはＰＬＬの重要な抑圧機能である。モジュロ処理のための変数Ａの使用と分周処理は、結果として、ディジタル発振器に“ｕｇｌｙ”周波数を発生させることによって選択される付加的な自由度を生じる。１つの例として、ＶＣＯが３２０．１ＭＨｚの周波数を発生し、供給されるシステム周波数が２０ＭＨｚであると仮定する。Ａが６４に等しくなるようにかつディジタル発振器において約５ＭＨｚ（３２０／６４）を発生しなければならないように強く刺激する。５から２０ＭＨｚの割合は、全体の数の中で大き過ぎるので、むしろ多くのジッタが残る。その代わり、例えばＡとして５４を選択すると、３２０．１／５４に等しい５．９２ＭＨｚを発生しなければならない。これはさらに多くの除去がさらに容易なジッタを発生させる。発振器のディジタル部分におけると同様に、位相同期ループ１３においてＡによる分周を用いることにより、サンプリング処理が安定性とジッタがないという点に関して有利な効果がある他の周波数で行われる。本質的なものではないが好ましい具体例では、代表的な位相同期ループと同様に、ローパスフィルタ４５が位相検波器と電圧制御発振器の間に接続される。上述の具体例は、本質的に一定の周波数を有する信号の発生に適しているが、勿論変調された信号を発生する回路に用いることも可能である。このような具体例は、図８に示されている。搬送波周波数を表す信号は、ここでは結線２９を介してディジタル加算回路３２に供給され、変調周波数又は変調位相を表すディジタル信号は、結線３０を介して供給される。その２つの信号は一緒に加算回路３２に加えられ、ディジタル制御発振器８に制御ディジットとして供給される。この回路は、周波数変調信号又は位相変調信号を発生するために用いることができる。この回路で発生された信号の位相と周波数は、極めて正確で、ただ使用されている技術によって制限される。図９に示される具体例において、加算回路３５は、ディジタル制御発振器８と位相同期ループ１３との間に設けられる。この加算回路において、ディジタル制御発振器８は、ディジタル形式の搬送波信号を発生するために使用される。結線３５を介して供給される変調信号は、加算器３５において、搬送波信号に加えられ、続いて位相同期ループ１３に供給される。この回路はまた位相と周波数の両方の変調にも用いることができる。図１０は、変調信号３４がＤ／Ａコンバーター３６に供給され、その信号が続いて位相同期ループ１３を巡回している信号に付加するためのアナログ形式で使用される、具体例を示している。ここでは位相同期ループ１３に合体された加算回路３７の使用を考える。この具体例は、位相変調用のみに用いることができることは明らかである。しかしながら、例えば、電圧制御発振器１４と位相検波器１２との間の信号に加える等、その信号を位相同期ループの他の位置に加えることは可能である。上述の具体例は、搬送波の位相又は周波数変調に関する。位相変調信号と結合させることにより、振幅変調された信号を発生させることも可能である。これは、図１１を参照して説明できる。ここで、位相がそれぞれ位相変調された信号で表され、また、両方の信号の位相は対向し、両方を加えた時に、結果として振幅変調された信号として生じる。これを実行する時には、例えば図１２に示されるような回路となる。ここでは、図９に示された位相変調回路の使用を考える。ここでは、それぞれ変調された信号を互いに対向する位相で供給する２つのそのような回路が設けられている。２つの回路のディジタル制御発振器は、勿論接続され、２つの回路の出力信号を互いに加える必要がある。ここでは、アナログ加算回路３８の使用を考える。これは、例えばレジスターを備えた加算回路によって形成される。しかしながら、これは特別有効な選択肢ではない。レジスターは集積化して具体化することが難しくそれらは、電源電池機器において特に望ましくない高い損失を有するからである。さらに、それはまた集積化して実施することが困難であり、周波数範囲の制限を有する変成器を使用することが可能である。他の可能性として、特に高い周波数を使用する場合に、パッチ放射器を用いることが可能である。振幅変調された信号を発生するために、３つ又はそれ以上の位相変調器を用いることは、振幅０を発生できることを確保できる強みを有する。異なる振幅を有する２つの位相変調された信号が互いに加えられたとき、結果としての信号の振幅は、０になることはない。最後に、図１３は、位相又は周波数変調されかつ振幅変調された信号を発生するのに適した、変調された信号を発生する回路の具体例を示す。ここでは、端子３４を介してプリ変調フィルタ４０に供給された変調信号から、周波数変調及び位相変調に適した信号を得る、いわゆるプリ変調フィルタの使用を考える。ここで、位相変調信号は振幅変調に使用することができる。この回路は、帯域通過フィルタ４１を使用していることを除いて図１２に示された回路に対応する。この具体例において、このように変調された信号は周波数変換されているので、帯域通過フィルタ４１が使用される。この帯域通過フィルタは、変換の影響による変調を防止するために必要である。特定の応用に対して、Ａ，Ｂ及びＣの方法を単独でも組み合わせても用いることができる。方法が用いられる度合いは、利用できる技術及び指定された要求に依存する。正しい方法の組合せは、方法の寄与と同様に最適な手順によって見いだすことができる。本発明に係る回路は、この発明から逸脱しない範囲内で、種々の変形が可能なことは明らかであろう。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年３月２７日【補正内容】請求の範囲１．クロック発生器、上記クロック発生器からの信号が供給される累算回路、及びディジタル発振器に制御ディジットを表す信号を供給するための制御ディジット供給回路を備え、剰余を表す信号を発生するように構成されたディジタル制御発振器と、位相検波器、ローパスフィルタ、及びキャリー出力端子が上記位相検波器に接続された制御発振器を備え、上記累算回路のキャリー出力端子に接続された位相同期ループと、剰余から訂正信号を得るための訂正回路とを含み、上記訂正回路の出力端子が、上記位相検波器の入力端子に接続されたコンビネーション回路に接続されたことを特徴とする周波数シンセサイザー回路。２．上記Ｄ／Ａコンバーターの出力がまた、上記位相検波器の後のＰＬＬに合体された加算器（１４ａ）に接続されたことを特徴とする請求項１記載の回路。３．上記訂正回路がＮ累算回路を含み、各累算回路は先行する累算回路の剰余が入力されるように構成され、かつ各累算回路はその順序番号−１に等しい複数の差分決定回路を介して加算回路に接続されていることを特徴とする請求項２記載の回路。４．上記電圧制御発振器と上記位相検波器との間に分周回路を備えたことを特徴とする請求項３記載の回路。５．ディジタル発振器と位相同期ループのコンビネーションの縦続回路によって特徴づけられる請求項４記載の回路。６．上記訂正回路が、上記ＰＬＬに合体された少なくとも１つの遅延回路を制御するように構成されていることを特徴とする請求項１記載の回路。７．上記電圧制御発振器と上記遅延回路との間に少なくとも１つの分周器が設けられ、かつ上記分周器の出力端子が直接上記遅延回路のクロック端子に接続されていることを特徴とする請求項６記載の回路。８．少なくとも１つのモジュロ分周器が、上記累算回路の出力端子に設けられ、かつ上記モジュロ分周器のキャリー信号がまた訂正回路に供給されることを特徴とする請求項７記載の回路。９．上記モジュロ分周器の出力端子が、第２のモジュロ分周器に接続され、かつ上記モジュロ分周器のキャリー出力信号が上記ＰＬＬの位相検波器に供給されることを特徴とする請求項８記載の回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ドゥクヴェスノイ，ロベルトゥス・ヨアンネスオランダ、エヌエル−3208エヌベー・スペイケニッセ、パガニニホフ111番 (72)発明者ドゥ・レイク，ヨハンネス・ヘルマヌス・アロイシウスオランダ、エヌエル−5223アーイックス・スヘルトーヘンボス、スポルトラーン48番 (72)発明者スペイカー，メノ・トイェールドオランダ、エヌエル−3082エルデー・ロッテルダム、ドクラーン69セー番

Claims

【特許請求の範囲】１．クロック発生器、上記クロック発生器からの信号が供給される累算回路、及びディジタル発振器に制御ディジットを表す信号を供給するための制御ディジット供給回路を含むディジタル制御発振器と、位相検波器、ローパスフィルタ、及びキャリー出力端子が上記位相検波器に接続された制御発振器を備え、上記累算回路のキャリー出力端子に接続された位相同期ループとによって特徴づけられた周波数シンセサイザー回路。２．上記ディジタル制御発振器は、剰余を表す信号を発生するように構成され、訂正回路が上記剰余から訂正信号を得るように構成されていることを特徴とする請求項１に記載の回路。３．上記訂正回路の出力端子が、上記位相検波器の入力端子に接続された結合回路に接続されている請求項２に記載の回路。４．上記訂正回路の出力端子が、上記位相同期ループに組み込まれた結合回路に接続され、かつ累算回路がＤ／Ａコンバーターを含むことを特徴とする請求項２又は３記載の回路。５．上記訂正回路が、少なくとも１つの累算回路を含むことを特徴とする請求項４に記載の回路。６．上記訂正回路がＮ累算回路を含み、各累算回路は先行する累算回路の剰余が入力されるように構成され、かつ各累算回路はその順序番号に等しい複数の差分決定回路を介して加算回路に接続されていることを特徴とする請求項５記載の回路。７．上記電圧制御発振器と上記位相検波器との間に、分周回路が設けられている請求項５又は６記載の回路。８．ディジタル発振器と位相同期ループのコンビネーションの縦続回路によって特徴づけられる請求項７記載の回路。９．上記訂正回路が、上記ＰＬＬに合体された少なくとも１つの遅延回路を制御するように構成されていることを特徴とする請求項２記載の回路。１０．上記電圧制御発振器と上記遅延回路との間に少なくとも１つの分周器が設けられ、かつ上記分周器の出力端子が直接上記遅延回路のクロック端子に接続されていることを特徴とする請求項９記載の回路。１１．少なくとも１つのモジュロ分周器が、上記累算回路の出力端子に設けられ、かつ上記モジュロ分周器のキャリー信号がまた訂正回路に供給されることを特徴とする請求項１０記載の回路。１２．上記モジュロ分周器の出力端子が、第２のモジュロ分周器に接続され、かつ上記モジュロ分周器のキャリー出力信号が上記ＰＬＬの位相検波器に供給されることを特徴とする請求項１１記載の回路。１３．上記回路が、周波数変調信号を発生するように構成され、上記制御ディジット供給回路が周波数変調信号を表す制御ディジットを受信するように構成されていることを特徴とする上記請求項のうちのいずれかに記載の回路。１４．上記回路が周波数変調信号を発生するように構成され、上記位相同期ループの上記位相検波器と上記ローパスフィルタとの間に、周波数変調信号を受信するように構成された加算回路を備えたことを特徴とする請求項１〜１２のうちのいずれか１つに記載の回路。１５．上記回路が位相変調信号を発生するように構成され、上記制御ディジット供給回路が、位相変調信号を表す制御ディジットを受信するように構成されていることを特徴とする請求項１〜１２のうちのいずれか１つに記載の回路。１６．上記回路が位相変調信号を発生するように構成され、上記ＰＬＬの一部を形成するディジタル発振器と位相検波器との間に、上記位相変調信号が供給される加算回路が接続されたことを特徴とする請求項１〜１３のうちのいずれか１つに記載の回路。１７．上記位相同期ループの上記位相検波器と上記ローパスフィルタとの間に接続され、かつ位相変調信号を受信するように構成された加算回路によって、上記回路が、位相変調信号を発生することを特徴とする請求項１〜１２のうちのいずれか１つに記載の回路。１８．振幅変調信号から少なくとも２つの位相変調信号を発生するための回路、請求項１５，１６又は１７記載の少なくとも２つの回路のコンビネーション、請求項１５，１６又は１７記載の回路の出力信号を合成するためのコンビネーション回路によって特徴づけられる振幅変調信号を発生する回路。１９．例えば、ＱＡＭ又はＳＢＢの１つ以上の方法で変調された信号を発生するための回路であって、請求項１５，１６，１７又は１８のうちのいずれかに記載の回路を含み、上記変調信号から位相変調信号を発生するための、前もって変調するフィルタによって特徴づけられた回路。