JPH10214944A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10214944A JPH10214944A JP9018018A JP1801897A JPH10214944A JP H10214944 A JPH10214944 A JP H10214944A JP 9018018 A JP9018018 A JP 9018018A JP 1801897 A JP1801897 A JP 1801897A JP H10214944 A JPH10214944 A JP H10214944A
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Landscapes
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Abstract
(57)【要約】
【課題】 下部電極であるＰｔとバリア層であるＴｉＮ
との間で膜はがれが生じるので、強誘電体膜の特性を測
定することが困難になる。 【解決手段】 バリア層と下部電極とを順次形成した
後、窒素又は不活性ガス雰囲気中で熱処理を行い、上記
バリア層と下部電極とを合金化させ、その後、上記高誘
電体膜又は強誘電体膜を形成する。
との間で膜はがれが生じるので、強誘電体膜の特性を測
定することが困難になる。 【解決手段】 バリア層と下部電極とを順次形成した
後、窒素又は不活性ガス雰囲気中で熱処理を行い、上記
バリア層と下部電極とを合金化させ、その後、上記高誘
電体膜又は強誘電体膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜や高
誘電体薄膜を使用する半導体装置の製造方法に関するも
のである。
誘電体薄膜を使用する半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】近年、シリコン酸化膜に比べて大きな誘
電率を有する高誘電体薄膜や、自発分極を有する強誘電
体薄膜を利用したＤＲＡＭやＤＳＲＡＭ等の半導体素子
が盛んに研究されている。これらの誘電体薄膜はその多
くが酸化物であり、形成時に高温の熱処理を必要とする
ため耐熱性や耐酸化性等の点から下地電極材料としてＰ
ｔを主成分とする金属膜が下部電極として用いられてい
る。
電率を有する高誘電体薄膜や、自発分極を有する強誘電
体薄膜を利用したＤＲＡＭやＤＳＲＡＭ等の半導体素子
が盛んに研究されている。これらの誘電体薄膜はその多
くが酸化物であり、形成時に高温の熱処理を必要とする
ため耐熱性や耐酸化性等の点から下地電極材料としてＰ
ｔを主成分とする金属膜が下部電極として用いられてい
る。
【０００３】このＰｔ又はＰｔを含む金属膜、例えばＰ
ｔを主成分とする金属膜（ＰｔとＲｈとの合金等）を、
シリコン半導体領域と電気的に接続するには、Ｐｔや誘
電体膜に含まれるＰｂやＢｉの導電性材料中やシリコン
中への拡散、並びに誘電体膜形成時の熱処理によるシリ
コン半導体領域と接続されている導電材料の酸化を防止
するために、ＴｉＮ、Ｔａ等の高融点金属又は高融点金
属を含む金属膜、例えば、高融点金属を主成分とする金
属膜が必要であり、自然酸化膜による導通不良を避ける
ためのＴｉ膜と各高融点金属膜等との積層構造として使
用される。
ｔを主成分とする金属膜（ＰｔとＲｈとの合金等）を、
シリコン半導体領域と電気的に接続するには、Ｐｔや誘
電体膜に含まれるＰｂやＢｉの導電性材料中やシリコン
中への拡散、並びに誘電体膜形成時の熱処理によるシリ
コン半導体領域と接続されている導電材料の酸化を防止
するために、ＴｉＮ、Ｔａ等の高融点金属又は高融点金
属を含む金属膜、例えば、高融点金属を主成分とする金
属膜が必要であり、自然酸化膜による導通不良を避ける
ためのＴｉ膜と各高融点金属膜等との積層構造として使
用される。
【０００４】以下、図２を用いて従来の高誘電体薄膜又
は強誘電薄膜を有した半導体メモリ素子の製造工程を説
明する。
は強誘電薄膜を有した半導体メモリ素子の製造工程を説
明する。
【０００５】まず、図２（ａ）に示すようにスイッチ用
トランジスタ１１のＭＯＳＦＥＴ形成工程により形成し
層間絶縁膜２で覆った後、ビット線が基板の不純物拡散
領域１２と接触する部分のみ公知のフォトリソグラフィ
法とドライエッチング法を用いてコンタクトホール４を
形成し、不純物を拡散したポリシリコンを埋め込んだ
後、公知のＣＭＰ法により層間絶縁膜とポリシリコンプ
ラグ３表面の平坦化を行う。
トランジスタ１１のＭＯＳＦＥＴ形成工程により形成し
層間絶縁膜２で覆った後、ビット線が基板の不純物拡散
領域１２と接触する部分のみ公知のフォトリソグラフィ
法とドライエッチング法を用いてコンタクトホール４を
形成し、不純物を拡散したポリシリコンを埋め込んだ
後、公知のＣＭＰ法により層間絶縁膜とポリシリコンプ
ラグ３表面の平坦化を行う。
【０００６】次に、図２（ｂ）に示すように、ポリシリ
コンプラグ上にＤＣマグネトロンスパッタ法を用いて膜
厚が３００〜５００ÅのＴｉ膜を形成し、更にマグネト
ロン反応性スパッタ法により膜厚が２０００ÅのＴｉＮ
膜を成膜させることによりＴｉＮ／Ｔｉ膜５を形成す
る。続いてＤＣマグネトロンスパッタ法を用いて膜厚が
１０００ÅのＰｔ膜６を堆積し、下部電極を形成する。
コンプラグ上にＤＣマグネトロンスパッタ法を用いて膜
厚が３００〜５００ÅのＴｉ膜を形成し、更にマグネト
ロン反応性スパッタ法により膜厚が２０００ÅのＴｉＮ
膜を成膜させることによりＴｉＮ／Ｔｉ膜５を形成す
る。続いてＤＣマグネトロンスパッタ法を用いて膜厚が
１０００ÅのＰｔ膜６を堆積し、下部電極を形成する。
【０００７】更に、ゾルゲル法を用いて０．２０μｍの
ＰＺＴ膜７を形成する。このＰＺＴ膜７は、まず、２−
メトキシエタノールを溶媒として酢酸鉛、チタン（Ｉ
Ｖ）イソプロポキシド、ジルコニウムイソプロポキシド
をそれぞれＰｂ：Ｔｉ：Ｚｒ＝１００：５２：４８とな
るように溶解してゾルゲル原液溶液とし、この原液溶液
をスピナーを用いて回転数を３０００ｒｐｍとして塗布
する。
ＰＺＴ膜７を形成する。このＰＺＴ膜７は、まず、２−
メトキシエタノールを溶媒として酢酸鉛、チタン（Ｉ
Ｖ）イソプロポキシド、ジルコニウムイソプロポキシド
をそれぞれＰｂ：Ｔｉ：Ｚｒ＝１００：５２：４８とな
るように溶解してゾルゲル原液溶液とし、この原液溶液
をスピナーを用いて回転数を３０００ｒｐｍとして塗布
する。
【０００８】次に、大気中で１５０℃、１０分間の乾燥
を行った後、更に大気中で３０分間の乾燥を行った後、
大気中で４００℃で３０分間の仮焼結を行う。この後６
００〜６５０℃で３０分間窒素と酸素の混合雰囲気（流
量比Ｎ2：Ｏ2＝４：１）でＰＺＴ膜７の結晶化を行う。
次に、ＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ層を公知のフォトリ
ソグラフィ法とドライエッチング法とを用いて図２
（ｂ）に示すような形状とした。
を行った後、更に大気中で３０分間の乾燥を行った後、
大気中で４００℃で３０分間の仮焼結を行う。この後６
００〜６５０℃で３０分間窒素と酸素の混合雰囲気（流
量比Ｎ2：Ｏ2＝４：１）でＰＺＴ膜７の結晶化を行う。
次に、ＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ層を公知のフォトリ
ソグラフィ法とドライエッチング法とを用いて図２
（ｂ）に示すような形状とした。
【０００９】次に、図２（ｃ）に示すように、ＰＺＴ膜
７とシリコン酸化膜９との反応を防止するためのＴｉＯ
等の絶縁膜８を公知のスパッタ法により堆積し、続い
て、シリコン酸化膜９を公知のＣＶＤ法にて堆積し、強
誘電体膜上部に公知のフォトリソグラフィ法とドライエ
ッチング法とを用いてコンタクトホールを形成する。そ
の後、図２（ｄ）に示すようにＰｔ上部電極１３を形成
する。
７とシリコン酸化膜９との反応を防止するためのＴｉＯ
等の絶縁膜８を公知のスパッタ法により堆積し、続い
て、シリコン酸化膜９を公知のＣＶＤ法にて堆積し、強
誘電体膜上部に公知のフォトリソグラフィ法とドライエ
ッチング法とを用いてコンタクトホールを形成する。そ
の後、図２（ｄ）に示すようにＰｔ上部電極１３を形成
する。
【００１０】
【発明が解決しようとする課題】Ｔｉ等の密着層を有し
ない図２（ｄ）の半導体メモリ素子では、窒素と酸素と
の混合雰囲気中での強誘電体膜の結晶化工程で、ＴｉＮ
の表面が酸素によって酸化されたり、ＴｉＮ層に塑性変
形を生じさせるストレスがかかる。これにより、Ｐｔと
ＴｉＮとの間で膜はがれが生じるので、強誘電体膜の特
性を測定することが困難になる。
ない図２（ｄ）の半導体メモリ素子では、窒素と酸素と
の混合雰囲気中での強誘電体膜の結晶化工程で、ＴｉＮ
の表面が酸素によって酸化されたり、ＴｉＮ層に塑性変
形を生じさせるストレスがかかる。これにより、Ｐｔと
ＴｉＮとの間で膜はがれが生じるので、強誘電体膜の特
性を測定することが困難になる。
【００１１】このＰｔとＴｉＮとのはがれを防止するた
め、図３に示すように、下部電極のＰｔ層６とバリア層
７を構成するＴｉＮ層との間に密着層１４を形成する技
術がある。このようなＴｉ等の密着層１４を用いると、
上記結晶化工程で密着層が酸化するが膜はがれが防止可
能となる。
め、図３に示すように、下部電極のＰｔ層６とバリア層
７を構成するＴｉＮ層との間に密着層１４を形成する技
術がある。このようなＴｉ等の密着層１４を用いると、
上記結晶化工程で密着層が酸化するが膜はがれが防止可
能となる。
【００１２】しかし、密着層が酸化されることで抵抗が
高くなり、特性が測定できないという問題点を有する。
高くなり、特性が測定できないという問題点を有する。
【００１３】尚、図２は第１の従来の強誘電体膜や高誘
電体膜を有する半導体メモリ素子の形成工程を示す図で
あり、図３は第２の従来の強誘電体膜や高誘電体膜を有
する半導体メモリ素子の断面図である。また、図２及び
図３において、１は半導体基板、１０は素子分離部を示
す。
電体膜を有する半導体メモリ素子の形成工程を示す図で
あり、図３は第２の従来の強誘電体膜や高誘電体膜を有
する半導体メモリ素子の断面図である。また、図２及び
図３において、１は半導体基板、１０は素子分離部を示
す。
【００１４】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、トランジスタと高誘電体膜又
は強誘電体膜を有するキャパシタの、白金又は白金を主
成分とする合金から成る下部電極とを導電性材料からな
るプラグと高融点金属又は高融点金属化合物から成るバ
リア層とを介して電気的に接続した半導体装置の製造方
法において、上記バリア層と下部電極とを順次形成した
後、窒素又は不活性ガス雰囲気中で熱処理を行い、上記
バリア層と下部電極との界面を合金化し、その後、上記
下部電極上に上記高誘電体膜又は強誘電体膜を形成する
ことを特徴とするものである。
半導体装置の製造方法は、トランジスタと高誘電体膜又
は強誘電体膜を有するキャパシタの、白金又は白金を主
成分とする合金から成る下部電極とを導電性材料からな
るプラグと高融点金属又は高融点金属化合物から成るバ
リア層とを介して電気的に接続した半導体装置の製造方
法において、上記バリア層と下部電極とを順次形成した
後、窒素又は不活性ガス雰囲気中で熱処理を行い、上記
バリア層と下部電極との界面を合金化し、その後、上記
下部電極上に上記高誘電体膜又は強誘電体膜を形成する
ことを特徴とするものである。
【００１５】また、請求項２記載の本発明の半導体装置
の製造方法は、上記バリア層が窒化チタン膜から成り、
上記熱処理を窒素雰囲気中で行うことを特徴とする、請
求項１記載の半導体装置の製造方法である。
の製造方法は、上記バリア層が窒化チタン膜から成り、
上記熱処理を窒素雰囲気中で行うことを特徴とする、請
求項１記載の半導体装置の製造方法である。
【００１６】
【実施の形態】以下、一実施の形態に基づいて本発明に
ついて詳細に説明する。
ついて詳細に説明する。
【００１７】図１は本発明の一実施の形態の半導体装置
の製造工程を示す図である。尚、図１において、１０は
素子分離部を示す。
の製造工程を示す図である。尚、図１において、１０は
素子分離部を示す。
【００１８】以下、図１を用いて本発明の一実施の形態
の高誘電体薄膜又は強誘電薄膜を有した半導体メモリ素
子の製造工程を説明する。
の高誘電体薄膜又は強誘電薄膜を有した半導体メモリ素
子の製造工程を説明する。
【００１９】まず、図１（ａ）に示すようにスイッチ用
トランジスタ１１のＭＯＳＦＥＴ形成工程により形成し
層間絶縁膜２で覆った後、ビット線が半導体基板１の不
純物拡散領域１２と接触する部分のみ公知のフォトリソ
グラフィ法とドライエッチング法を用いてコンタクトホ
ール４を形成し、不純物を拡散したポリシリコンを埋め
込んだ後、公知のＣＭＰ法により層間絶縁膜２とポリシ
リコンプラグ３表面の平坦化を行う。
トランジスタ１１のＭＯＳＦＥＴ形成工程により形成し
層間絶縁膜２で覆った後、ビット線が半導体基板１の不
純物拡散領域１２と接触する部分のみ公知のフォトリソ
グラフィ法とドライエッチング法を用いてコンタクトホ
ール４を形成し、不純物を拡散したポリシリコンを埋め
込んだ後、公知のＣＭＰ法により層間絶縁膜２とポリシ
リコンプラグ３表面の平坦化を行う。
【００２０】次に、図１（ｂ）に示すように、ポリシリ
コンプラグ３上にＤＣマグネトロンスパッタ法を用いて
膜厚が３００〜５００ÅのＴｉ膜を形成し、更にマグネ
トロン反応性スパッタ法により膜厚が２０００Åのバリ
ア層となるＴｉＮ膜を成膜させることによりＴｉＮ／Ｔ
ｉ膜を形成する。ここで、バリア層を構成するＴｉＮ層
は熱処理時のガスである酸素、窒素、下部電極であるＰ
ｔ、誘電体膜中に含まれるＰｂ等のポリシリコンプラグ
３への拡散防止として働く。
コンプラグ３上にＤＣマグネトロンスパッタ法を用いて
膜厚が３００〜５００ÅのＴｉ膜を形成し、更にマグネ
トロン反応性スパッタ法により膜厚が２０００Åのバリ
ア層となるＴｉＮ膜を成膜させることによりＴｉＮ／Ｔ
ｉ膜を形成する。ここで、バリア層を構成するＴｉＮ層
は熱処理時のガスである酸素、窒素、下部電極であるＰ
ｔ、誘電体膜中に含まれるＰｂ等のポリシリコンプラグ
３への拡散防止として働く。
【００２１】続いてＤＣマグネトロンスパッタ法を用い
て膜厚が１０００ÅのＰｔ膜を堆積し、下部電極を形成
する。
て膜厚が１０００ÅのＰｔ膜を堆積し、下部電極を形成
する。
【００２２】次に、窒素やアルゴン等の不活性ガス雰囲
気注で５００〜６００℃の温度で熱処理することによ
り、Ｐｔ／ＴｉＮ／Ｔｉ積層膜を合金化させた（共晶と
塑性変化を起こさせた）積層膜５ａ、６ｂを形成する。
Ｐｔ膜の成膜はウエハ温度を４５０〜５００℃に上げマ
クネトロン反応性スパッタにより行っているので、Ｐｔ
膜形成後の熱処理を５００℃以下で行う必要はない。ま
た、熱処理温度が高くなり過ぎると（例えば、６５０
℃）、ＴｉＮ膜の成膜条件によっては、ＴｉＮ膜が割れ
るという問題を生じるため、強誘電体膜を有する半導体
装置が所望の特性を得るためには、５００〜６００℃で
熱処理を行う必要がある。また、バリア層にＴｉＮ膜を
用いた場合、窒素雰囲気中で熱処理すればＴｉＮ膜中の
未反応のＴｉと窒素とが反応し、ＴｉＮの窒化度が向上
するのでＴｉＮ膜の膜質を改善することができる。
気注で５００〜６００℃の温度で熱処理することによ
り、Ｐｔ／ＴｉＮ／Ｔｉ積層膜を合金化させた（共晶と
塑性変化を起こさせた）積層膜５ａ、６ｂを形成する。
Ｐｔ膜の成膜はウエハ温度を４５０〜５００℃に上げマ
クネトロン反応性スパッタにより行っているので、Ｐｔ
膜形成後の熱処理を５００℃以下で行う必要はない。ま
た、熱処理温度が高くなり過ぎると（例えば、６５０
℃）、ＴｉＮ膜の成膜条件によっては、ＴｉＮ膜が割れ
るという問題を生じるため、強誘電体膜を有する半導体
装置が所望の特性を得るためには、５００〜６００℃で
熱処理を行う必要がある。また、バリア層にＴｉＮ膜を
用いた場合、窒素雰囲気中で熱処理すればＴｉＮ膜中の
未反応のＴｉと窒素とが反応し、ＴｉＮの窒化度が向上
するのでＴｉＮ膜の膜質を改善することができる。
【００２３】更に、ゾルゲル法を用いて０．２０μｍの
ＰＺＴ膜７を形成する。このＰＺＴ膜７は、まず、２−
メトキシエタノールを溶媒として酢酸鉛、チタン（Ｉ
Ｖ）イソプロポキシド、ジルコニウムイソプロポキシド
をそれぞれＰｂ：Ｔｉ：Ｚｒ＝１００：５２：４８とな
るように溶解してゾルゲル原液溶液とし、この原液溶液
をスピナーを用いて回転数を３０００ｒｐｍとして塗布
する。
ＰＺＴ膜７を形成する。このＰＺＴ膜７は、まず、２−
メトキシエタノールを溶媒として酢酸鉛、チタン（Ｉ
Ｖ）イソプロポキシド、ジルコニウムイソプロポキシド
をそれぞれＰｂ：Ｔｉ：Ｚｒ＝１００：５２：４８とな
るように溶解してゾルゲル原液溶液とし、この原液溶液
をスピナーを用いて回転数を３０００ｒｐｍとして塗布
する。
【００２４】次に、大気中で１５０℃、１０分間の乾燥
を行った後、更に大気中で３０分間の乾燥を行った後、
大気中で４００℃で３０分間の仮焼結を行う。この後６
００〜６５０℃で３０分間窒素と酸素の混合雰囲気（流
量比Ｎ2：Ｏ2＝４：１）でＰＺＴ膜の結晶化を行う。次
に、ＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ層を公知のフォトリソ
グラフィ法とドライエッチング法とを用いて図１（ｂ）
に示すような形状とした。
を行った後、更に大気中で３０分間の乾燥を行った後、
大気中で４００℃で３０分間の仮焼結を行う。この後６
００〜６５０℃で３０分間窒素と酸素の混合雰囲気（流
量比Ｎ2：Ｏ2＝４：１）でＰＺＴ膜の結晶化を行う。次
に、ＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ層を公知のフォトリソ
グラフィ法とドライエッチング法とを用いて図１（ｂ）
に示すような形状とした。
【００２５】次に、図１（ｃ）に示すように、ＰＺＴ膜
７とシリコン酸化膜９との反応を防止するためのＴｉＯ
等の絶縁膜８を公知のスパッタ法により堆積し、続い
て、シリコン酸化膜９を公知のＣＶＤ法にて堆積し、強
誘電体膜上部に公知のフォトリソグラフィ法とドライエ
ッチング法とを用いてコンタクトホールを形成する。そ
の後、図１（ｄ）に示すようにＰｔ上部電極１３を形成
する。
７とシリコン酸化膜９との反応を防止するためのＴｉＯ
等の絶縁膜８を公知のスパッタ法により堆積し、続い
て、シリコン酸化膜９を公知のＣＶＤ法にて堆積し、強
誘電体膜上部に公知のフォトリソグラフィ法とドライエ
ッチング法とを用いてコンタクトホールを形成する。そ
の後、図１（ｄ）に示すようにＰｔ上部電極１３を形成
する。
【００２６】以上の工程により形成された半導体装置と
従来の半導体装置を比較すると、アニール無しの従来技
術では、膜はがれが生じたのに対し、窒素雰囲気で５０
０℃、３０分のアニール、同雰囲気での６００℃、３０
分のアニールを行う本発明では、膜はがれは生じなかっ
た。
従来の半導体装置を比較すると、アニール無しの従来技
術では、膜はがれが生じたのに対し、窒素雰囲気で５０
０℃、３０分のアニール、同雰囲気での６００℃、３０
分のアニールを行う本発明では、膜はがれは生じなかっ
た。
【００２７】また、バリア層にＴａ（タンタル）を用い
た場合、窒素と酸素の混合雰囲気の中のＰＺＴ膜の結晶
化のための熱処理工程で、Ｔａが塑性変形したり、Ｔａ
とＰｔとの界面での共晶によって、ＰｔとＴａとの膜は
がれが生じないように、下部電極となるＰｔ電極形成後
に窒素雰囲気中で５００〜６００℃の熱処理を行っても
よい。尚、Ｔａは酸化され易いのでＰＺＴ膜の結晶化時
に酸化されるが、該Ｔａは酸化されても導電性を有する
という特徴を有するので、強誘電体膜の特性を測定する
際の問題はない。
た場合、窒素と酸素の混合雰囲気の中のＰＺＴ膜の結晶
化のための熱処理工程で、Ｔａが塑性変形したり、Ｔａ
とＰｔとの界面での共晶によって、ＰｔとＴａとの膜は
がれが生じないように、下部電極となるＰｔ電極形成後
に窒素雰囲気中で５００〜６００℃の熱処理を行っても
よい。尚、Ｔａは酸化され易いのでＰＺＴ膜の結晶化時
に酸化されるが、該Ｔａは酸化されても導電性を有する
という特徴を有するので、強誘電体膜の特性を測定する
際の問題はない。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、半導体装置製造工程中で問題となる
ＰｔとＴｉＮ間での膜はがれを密着層を用いることなく
防止し、且つ強誘電体薄膜や高誘電体薄膜をクラックの
発生なしに形成することが可能となるので、強誘電体膜
や高誘電体膜の特性を測定することができる。
用いることにより、半導体装置製造工程中で問題となる
ＰｔとＴｉＮ間での膜はがれを密着層を用いることなく
防止し、且つ強誘電体薄膜や高誘電体薄膜をクラックの
発生なしに形成することが可能となるので、強誘電体膜
や高誘電体膜の特性を測定することができる。
【００２９】請求項２記載の本発明を用いることによ
り、共晶形成のためのアニールで、バリア層を構成する
ＴｉＮ膜の膜質改善ができる。
り、共晶形成のためのアニールで、バリア層を構成する
ＴｉＮ膜の膜質改善ができる。
【図１】本発明の一実施の形態の半導体装置の製造装置
の構成を示す図である。
の構成を示す図である。
【図２】第１の従来の強誘電体膜や高誘電体膜を有する
半導体メモリ素子の形成工程を示す図である。
半導体メモリ素子の形成工程を示す図である。
【図３】第２の従来の強誘電体膜や高誘電体膜を有する
半導体メモリ素子の断面図である。
半導体メモリ素子の断面図である。
１ 半導体基板 ２ 層間絶縁膜 ３ ポリシリコンプラグ ４ コンタクトホール ５ ＴｉＮ／Ｔｉ膜 ５ａ Ｐｔと合金化されたＴｉＮ／Ｔｉ膜 ６ Ｐｔ膜 ６ａ ＴｉＮと合金化されたＰｔ膜 ７ ＰＺＴ膜 ８ 絶縁膜 ９ シリコン酸化膜 １０ 素子分離部 １１ スイッチ用トランジスタ １２ 不純物拡散領域 １３ キャパシタの上部電極
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】 トランジスタと高誘電体膜又は強誘電体
膜を有するキャパシタの、白金又は白金を主成分とする
合金から成る下部電極とを導電性材料からなるプラグと
高融点金属又は高融点金属化合物から成るバリア層とを
介して電気的に接続した半導体装置の製造方法におい
て、 上記バリア層と下部電極とを順次形成した後、窒素又は
不活性ガス雰囲気中で熱処理を行い、上記バリア層と下
部電極との界面を合金化し、その後、上記下部電極上に
上記高誘電体膜又は強誘電体膜を形成することを特徴と
する、半導体装置の製造方法。 - 【請求項２】上記バリア層が窒化チタン膜から成り、上
記熱処理を窒素雰囲気中で行うことを特徴とする、請求
項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9018018A JPH10214944A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9018018A JPH10214944A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214944A true JPH10214944A (ja) | 1998-08-11 |
Family
ID=11959938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9018018A Pending JPH10214944A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214944A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362179B1 (ko) * | 1999-12-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법 |
| JP2007042871A (ja) * | 2005-08-03 | 2007-02-15 | Seiko Epson Corp | 強誘電体キャパシタおよびその製造方法、ならびに強誘電体メモリ装置 |
| JP2007053179A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7514272B2 (en) | 2006-03-14 | 2009-04-07 | Seiko Epson Corporation | Method of manufacturing ferroelectric memory device |
-
1997
- 1997-01-31 JP JP9018018A patent/JPH10214944A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362179B1 (ko) * | 1999-12-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법 |
| JP2007042871A (ja) * | 2005-08-03 | 2007-02-15 | Seiko Epson Corp | 強誘電体キャパシタおよびその製造方法、ならびに強誘電体メモリ装置 |
| US7547629B2 (en) | 2005-08-03 | 2009-06-16 | Seiko Epson Corporation | Ferroelectric capacitor and its manufacturing method and ferroelectric memory device |
| JP2007053179A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7514272B2 (en) | 2006-03-14 | 2009-04-07 | Seiko Epson Corporation | Method of manufacturing ferroelectric memory device |
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