JPH1011010A - 直流型気体放電パネルのメモリ駆動方法 - Google Patents
直流型気体放電パネルのメモリ駆動方法Info
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- JPH1011010A JPH1011010A JP8166362A JP16636296A JPH1011010A JP H1011010 A JPH1011010 A JP H1011010A JP 8166362 A JP8166362 A JP 8166362A JP 16636296 A JP16636296 A JP 16636296A JP H1011010 A JPH1011010 A JP H1011010A
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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Abstract
(57)【要約】
【課題】 直流型気体放電パネル（ＤＣ−ＰＤＰ）をメ
モリ駆動する際に用いる放電形成用パルスの幅の設定に
自由度を持たせる。 【解決手段】 ＤＣ−ＰＤＰに接続された複数の走査電
極に対しては、プライミング放電を発生させるプライミ
ング走査パルスＰPRと、書込み放電を発生させる書込み
走査パルスＰWRT と、維持放電を発生させる複数の維持
パルスＰSUS とを形成した走査信号Ｓ１２i ，Ｓ１２
i+1 ，Ｓi+2 ，…を与え、パルスＰWRT ，ＰPR，ＰSUS
の電位をシフトして印加する。気体放電パネルに接続さ
れた複数のデータ電極には、書込み放電を発生させない
ときのみ、非書込みパルスＰNWを形成したデータ信号Ｓ
１３１〜Ｓ１３J を与える。
モリ駆動する際に用いる放電形成用パルスの幅の設定に
自由度を持たせる。 【解決手段】 ＤＣ−ＰＤＰに接続された複数の走査電
極に対しては、プライミング放電を発生させるプライミ
ング走査パルスＰPRと、書込み放電を発生させる書込み
走査パルスＰWRT と、維持放電を発生させる複数の維持
パルスＰSUS とを形成した走査信号Ｓ１２i ，Ｓ１２
i+1 ，Ｓi+2 ，…を与え、パルスＰWRT ，ＰPR，ＰSUS
の電位をシフトして印加する。気体放電パネルに接続さ
れた複数のデータ電極には、書込み放電を発生させない
ときのみ、非書込みパルスＰNWを形成したデータ信号Ｓ
１３１〜Ｓ１３J を与える。
Description
【０００１】
【発明の属する技術分野】本発明は、直流型気体放電パ
ネル（以下、ＤＣ−ＰＤＰという）のメモリ駆動方法に
関するものである。
ネル（以下、ＤＣ−ＰＤＰという）のメモリ駆動方法に
関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。
例えば次のような文献に記載されるものがあった。
【０００３】文献；電子情報通信学会論文誌Ｃ−II、J-
173-C-II［11］（１９９０）、村上，加藤，堀山著“カ
ラー図形表示用パルスメモリ駆動方式放電パネルの検
討”P.794-802 図２は、上記文献に示された従来のＤＣ−ＰＤＰの構造
を示す斜視図である。ＤＣ−ＰＤＰは、背面基板１と前
面基板２の間に構成されている。背面基板１上には、ほ
ぼ平行に配列された複数の線状電極である陰極３1 〜３
I （Ｉは正の整数）が形成されている。前面基板２に
は、ほぼ平行に配列された複数の線状の陽極４1 〜４J
（Ｊは正の整数）が形成されている。これら線状陰極３
1 〜３Iと線状陽極４1 〜４J は、直交するように対向
している。背面基板１と前面基板２とは隔壁５によって
一定の距離が保たれ、該背面基板１と前面基板２の間に
は、例えばヘリウム（Ｈｅ）とキセノン（Ｘｅ）の混合
ガスが封入されている。
173-C-II［11］（１９９０）、村上，加藤，堀山著“カ
ラー図形表示用パルスメモリ駆動方式放電パネルの検
討”P.794-802 図２は、上記文献に示された従来のＤＣ−ＰＤＰの構造
を示す斜視図である。ＤＣ−ＰＤＰは、背面基板１と前
面基板２の間に構成されている。背面基板１上には、ほ
ぼ平行に配列された複数の線状電極である陰極３1 〜３
I （Ｉは正の整数）が形成されている。前面基板２に
は、ほぼ平行に配列された複数の線状の陽極４1 〜４J
（Ｊは正の整数）が形成されている。これら線状陰極３
1 〜３Iと線状陽極４1 〜４J は、直交するように対向
している。背面基板１と前面基板２とは隔壁５によって
一定の距離が保たれ、該背面基板１と前面基板２の間に
は、例えばヘリウム（Ｈｅ）とキセノン（Ｘｅ）の混合
ガスが封入されている。
【０００４】各線状陰極３1 〜３I と各線状陽極４1 〜
４J の交差部分に表示セル６がそれぞれ形成されてい
る。つまり、複数の表示セル６がマトリクス状に配置さ
れている。前面基板２の各線状陽極４1 〜４J に隣接す
る領域には、表示セル６ごとの蛍光体７が配置され、各
表示セル６は、隔壁５によって仕切られている。隣接す
る表示セル６を仕切る隔壁５において、各線状陽極の延
在する方向には、切欠き部が形成され、これが隣接する
表示セル６をつなぐ空間であるプライミングスリット８
になっている。
４J の交差部分に表示セル６がそれぞれ形成されてい
る。つまり、複数の表示セル６がマトリクス状に配置さ
れている。前面基板２の各線状陽極４1 〜４J に隣接す
る領域には、表示セル６ごとの蛍光体７が配置され、各
表示セル６は、隔壁５によって仕切られている。隣接す
る表示セル６を仕切る隔壁５において、各線状陽極の延
在する方向には、切欠き部が形成され、これが隣接する
表示セル６をつなぐ空間であるプライミングスリット８
になっている。
【０００５】図３は、図２のＤＣ−ＰＤＰの駆動波形を
示すタイムチャートである。
示すタイムチャートである。
【０００６】図３のＡj （１≦ｊ≦Ｊ）は、線状陽極４
j に印加される電圧波形を示し、Ｋi （１≦ｉ≦Ｉ）及
びＫi+1 は、線状陰極３i と３i+1 に印加される電圧波
形を示している。線状陽極４j にはバイアス電圧Ｖ
A （例えば６０Ｖ）と、周期Ｔの維持パルスＳＰ列の電
圧ＶSP（例えば１３５Ｖ）とが常に印加されている。他
の線状陽極４1 〜４j-1 ，４j+1 〜４J も、同様にして
バイアス電圧ＶA と維持パルスＳＰ列の電圧ＶSPが印加
されている。一方、線状陰極３i には、ピーク電圧がＶ
AK（例えば−２３０Ｖ）の補助パルスＡＫが与えられ
る。
j に印加される電圧波形を示し、Ｋi （１≦ｉ≦Ｉ）及
びＫi+1 は、線状陰極３i と３i+1 に印加される電圧波
形を示している。線状陽極４j にはバイアス電圧Ｖ
A （例えば６０Ｖ）と、周期Ｔの維持パルスＳＰ列の電
圧ＶSP（例えば１３５Ｖ）とが常に印加されている。他
の線状陽極４1 〜４j-1 ，４j+1 〜４J も、同様にして
バイアス電圧ＶA と維持パルスＳＰ列の電圧ＶSPが印加
されている。一方、線状陰極３i には、ピーク電圧がＶ
AK（例えば−２３０Ｖ）の補助パルスＡＫが与えられ
る。
【０００７】補助パルスＡＫによって、各線状陽極４j
と線状陰極３i の電位差が、放電電圧の２９０Ｖになる
と、まず１行分の表示セル６において、短時間のプライ
ミング放電が強制的に発生する。さらに、この補助パル
スＡＫを順次隣接する線状陰極３i+1 ，３i+2 ，…にシ
フトして印加することで、プライミング放電が順次シフ
トする。このとき、プライミングスリット８を通して、
荷電粒子が隣接する表示セル６に拡散し、隣接する該表
示セル６においても放電が起こりやすい状態になる。こ
れで、プライミング放電の安定なシフトが実現される。
補助パルスＡＫの印加後、線状陰極３i の電位を０Ｖに
上げて放電が発生しないようにすると、表示セル内の荷
電粒子は時間の経過と共に減少する。
と線状陰極３i の電位差が、放電電圧の２９０Ｖになる
と、まず１行分の表示セル６において、短時間のプライ
ミング放電が強制的に発生する。さらに、この補助パル
スＡＫを順次隣接する線状陰極３i+1 ，３i+2 ，…にシ
フトして印加することで、プライミング放電が順次シフ
トする。このとき、プライミングスリット８を通して、
荷電粒子が隣接する表示セル６に拡散し、隣接する該表
示セル６においても放電が起こりやすい状態になる。こ
れで、プライミング放電の安定なシフトが実現される。
補助パルスＡＫの印加後、線状陰極３i の電位を０Ｖに
上げて放電が発生しないようにすると、表示セル内の荷
電粒子は時間の経過と共に減少する。
【０００８】時間Ｔ0 の期間、消去状態を保った後、陽
極書込みパルスＷＡが線状陽極４jに印加され、これと
同時に線状陰極３i には、陰極書込みパルスＷＫが印加
される。陽極書込みパルスＷＡの電圧ＶWAは、例えば１
１０Ｖであり、陰極書込みパルスＷＫの電圧ＶWKは−２
３０Ｖである。各書込みパルスＷＡ，ＷＫの与えられた
表示セル６では、書込み放電が形成される。この書込み
放電は、時間Ｔ0 前のプライミング放電で生成された荷
電粒子が表示セル６中に残存しているので、素早く形成
される。書込み放電が終了すると、線状陰極３i には、
電圧ＶM （例えば−８０Ｖ）が印加される。
極書込みパルスＷＡが線状陽極４jに印加され、これと
同時に線状陰極３i には、陰極書込みパルスＷＫが印加
される。陽極書込みパルスＷＡの電圧ＶWAは、例えば１
１０Ｖであり、陰極書込みパルスＷＫの電圧ＶWKは−２
３０Ｖである。各書込みパルスＷＡ，ＷＫの与えられた
表示セル６では、書込み放電が形成される。この書込み
放電は、時間Ｔ0 前のプライミング放電で生成された荷
電粒子が表示セル６中に残存しているので、素早く形成
される。書込み放電が終了すると、線状陰極３i には、
電圧ＶM （例えば−８０Ｖ）が印加される。
【０００９】この書込み放電で生成された荷電粒子は時
間とともに漸次減少するが、書込み放電の直後には、表
示セル６内にはまだ多数存在している。そのため、書込
み放電よりも、低い電圧でも放電を形成することができ
る。即ち、この書込み放電後は、書込み放電電圧（ＶWA
−ＶWK＝３４０Ｖ）よりも低い維持放電電圧（ＶSP−Ｖ
M ＝２１５Ｖ）でも放電が形成され、線状陽極４j の維
持パルスＳＰと線状陰極３i の電位ＶM により、パルス
的な維持放電が継続される。
間とともに漸次減少するが、書込み放電の直後には、表
示セル６内にはまだ多数存在している。そのため、書込
み放電よりも、低い電圧でも放電を形成することができ
る。即ち、この書込み放電後は、書込み放電電圧（ＶWA
−ＶWK＝３４０Ｖ）よりも低い維持放電電圧（ＶSP−Ｖ
M ＝２１５Ｖ）でも放電が形成され、線状陽極４j の維
持パルスＳＰと線状陰極３i の電位ＶM により、パルス
的な維持放電が継続される。
【００１０】維持放電を停止するときには、線状陰極３
i の電圧を強制的に０Ｖに上げることで、維持放電が起
こらない。一方、書込みパルスを印加しない表示セル６
では、荷電粒子はほとんど消失しているので、書込み放
電電圧よりも低い電圧では、パルス的放電が形成されな
い。ここで、プライミング放電期間τT 、書込み放電期
間τW ，τK と維持パルスＳＰの期間τSPとは、重なら
ないように制御される。即ち、維持パルスＳＰの間を、
補助パルスＡＫと書込みパルスＷＡ，ＷＫとで分割して
いる。
i の電圧を強制的に０Ｖに上げることで、維持放電が起
こらない。一方、書込みパルスを印加しない表示セル６
では、荷電粒子はほとんど消失しているので、書込み放
電電圧よりも低い電圧では、パルス的放電が形成されな
い。ここで、プライミング放電期間τT 、書込み放電期
間τW ，τK と維持パルスＳＰの期間τSPとは、重なら
ないように制御される。即ち、維持パルスＳＰの間を、
補助パルスＡＫと書込みパルスＷＡ，ＷＫとで分割して
いる。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
ＤＣ−ＰＤＰのメモリ駆動方法では、次のような課題が
あった。
ＤＣ−ＰＤＰのメモリ駆動方法では、次のような課題が
あった。
【００１２】各線状陰極３i+1 ，３i+2 ，…に電圧波形
をシフトしても、プライミング放電と書込み放電と維持
放電のタイミングが重ならないようにするためには、１
周期Ｔを時分割しなければならないので、１行のアクセ
ス時間を短縮するのに限界があり、十分な階調レベルの
表示ができない。また、線状陽極４j への信号のレベル
が電圧ＶA と電圧ＶWAと電圧ＶSPの３値であり、線状陰
極３i への信号のレベルも０Ｖと電圧ＶM と電圧ＶAK及
びＶWKと３値である。これらの電圧を切替えて使用する
ため、各線状陰極３1 〜３I 、線状陽極４1 〜４J を駆
動する駆動回路が高価なものになっていた。例えば、各
線状陰極３1 〜３I 及び各線状陽極４1〜４J を３値で
駆動するためには、高耐圧のトランジスタが３個それぞ
れ必要になり、駆動回路が高価になっていた。
をシフトしても、プライミング放電と書込み放電と維持
放電のタイミングが重ならないようにするためには、１
周期Ｔを時分割しなければならないので、１行のアクセ
ス時間を短縮するのに限界があり、十分な階調レベルの
表示ができない。また、線状陽極４j への信号のレベル
が電圧ＶA と電圧ＶWAと電圧ＶSPの３値であり、線状陰
極３i への信号のレベルも０Ｖと電圧ＶM と電圧ＶAK及
びＶWKと３値である。これらの電圧を切替えて使用する
ため、各線状陰極３1 〜３I 、線状陽極４1 〜４J を駆
動する駆動回路が高価なものになっていた。例えば、各
線状陰極３1 〜３I 及び各線状陽極４1〜４J を３値で
駆動するためには、高耐圧のトランジスタが３個それぞ
れ必要になり、駆動回路が高価になっていた。
【００１３】本発明は、１行のアクセス時間を短縮でき
ない点と、駆動回路が高価になるという点を解決したＤ
Ｃ−ＰＤＰのメモリ駆動方法を提供するものである。
ない点と、駆動回路が高価になるという点を解決したＤ
Ｃ−ＰＤＰのメモリ駆動方法を提供するものである。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、第１の基板及びこれ
に対向配置された第２の基板と、前記第１の基板上に平
行に配列された複数の線状電極で構成されたデータ電極
群と、前記第２の基板上の前記データ電極群に対向する
面に平行に配列された複数の線状電極で構成された走査
電極群と、それら各データ電極と各走査電極の交差箇所
に設けられ、該各データ電極と各走査電極間の電位差に
基づきプライミング放電と書込み放電と該書込み放電に
続く複数回の維持放電をそれぞれ行う表示セルと、前記
各表示セル内を含み前記第１，第２の基板間に封入され
た放電ガスとを備えたＤＣ−ＰＤＰにおいて、次のよう
なメモリ駆動方法を講じている。
に、本発明のうちの第１の発明は、第１の基板及びこれ
に対向配置された第２の基板と、前記第１の基板上に平
行に配列された複数の線状電極で構成されたデータ電極
群と、前記第２の基板上の前記データ電極群に対向する
面に平行に配列された複数の線状電極で構成された走査
電極群と、それら各データ電極と各走査電極の交差箇所
に設けられ、該各データ電極と各走査電極間の電位差に
基づきプライミング放電と書込み放電と該書込み放電に
続く複数回の維持放電をそれぞれ行う表示セルと、前記
各表示セル内を含み前記第１，第２の基板間に封入され
た放電ガスとを備えたＤＣ−ＰＤＰにおいて、次のよう
なメモリ駆動方法を講じている。
【００１５】即ち、各走査電極に、プライミング放電を
発生させるプライミング走査パルスと、そのプライミン
グ走査パルスから一定期間遅延して書込み放電を発生さ
せる書込み走査パルスと、この書込み走査パルスから一
定期間遅延して維持放電を発生させる維持パルス列とを
形成した走査信号をそれぞれ印加し、これらプライミン
グ走査パルスと書込み走査パルスと維持パルス列とを、
各走査電極に順にシフトして与える。各データ電極に
は、書込み放電を発生させないときのみ書込み走査パル
スの印加期間にオフレベルとなる非書込みパルスが形成
され、書込み放電を発生させるとき及び書込み走査パル
スの印加期間以外ではオンレベルを維持するデータ信号
をそれぞれ与えるようにしている。
発生させるプライミング走査パルスと、そのプライミン
グ走査パルスから一定期間遅延して書込み放電を発生さ
せる書込み走査パルスと、この書込み走査パルスから一
定期間遅延して維持放電を発生させる維持パルス列とを
形成した走査信号をそれぞれ印加し、これらプライミン
グ走査パルスと書込み走査パルスと維持パルス列とを、
各走査電極に順にシフトして与える。各データ電極に
は、書込み放電を発生させないときのみ書込み走査パル
スの印加期間にオフレベルとなる非書込みパルスが形成
され、書込み放電を発生させるとき及び書込み走査パル
スの印加期間以外ではオンレベルを維持するデータ信号
をそれぞれ与えるようにしている。
【００１６】第２の発明は、第１の発明のＤＣ−ＰＤＰ
のメモリ駆動方法において、走査信号におけるプライミ
ング走査パルスの電位と書込み走査パルスの電位とは、
同じ電位にしている。
のメモリ駆動方法において、走査信号におけるプライミ
ング走査パルスの電位と書込み走査パルスの電位とは、
同じ電位にしている。
【００１７】第１及び第２の発明によれば、以上のよう
にＤＣ−ＰＤＰのメモリ駆動方法をを構成したので、各
走査電極に与えられる各走査信号に、プライミング放電
を発生させるプライミング走査パルスと、書込み放電を
させるための書込み走査パルスと、維持パルス列とが形
成される。走査電極これらの与えられ、走査電極の電位
とデータ電極の電位の電位差で、各放電が形成される。
データ電極に与えられるデータ信号は、書込み放電を発
生させないときのみその書込み走査パルスの印加期間に
オフレベルとなり、他はオンレベルの２値をとる信号で
ある。そのため、各走査電極にプライミング走査パルス
と書込み走査パルスと維持パルス列とをシフトした場合
でも、データ電極上の非書き込みパルスのタイミング
と、当該走査電極に印加されたプライミング走査パルス
及び維持パルス列のタイミングが一致しなければ、プラ
イミング放電と維持放電が形成される。従って、前記課
題を解決できるのである。
にＤＣ−ＰＤＰのメモリ駆動方法をを構成したので、各
走査電極に与えられる各走査信号に、プライミング放電
を発生させるプライミング走査パルスと、書込み放電を
させるための書込み走査パルスと、維持パルス列とが形
成される。走査電極これらの与えられ、走査電極の電位
とデータ電極の電位の電位差で、各放電が形成される。
データ電極に与えられるデータ信号は、書込み放電を発
生させないときのみその書込み走査パルスの印加期間に
オフレベルとなり、他はオンレベルの２値をとる信号で
ある。そのため、各走査電極にプライミング走査パルス
と書込み走査パルスと維持パルス列とをシフトした場合
でも、データ電極上の非書き込みパルスのタイミング
と、当該走査電極に印加されたプライミング走査パルス
及び維持パルス列のタイミングが一致しなければ、プラ
イミング放電と維持放電が形成される。従って、前記課
題を解決できるのである。
【００１８】
【発明の実施の形態】第１の実施形態 図４は、本発明の第１の実施形態を示すＤＣ―ＰＤＰと
駆動回路の回路図である。
駆動回路の回路図である。
【００１９】ＤＣ−ＰＤＰ１０は、複数の表示セル１１
を備えている。それら表示セル１１は、走査電極群であ
る複数の線状陰極１２1 〜１２I と、データ電極群であ
る複数の線状陽極１３1 〜１３J の各交点にマトリクス
状に配置されている。
を備えている。それら表示セル１１は、走査電極群であ
る複数の線状陰極１２1 〜１２I と、データ電極群であ
る複数の線状陽極１３1 〜１３J の各交点にマトリクス
状に配置されている。
【００２０】陽極１３1 〜１３J には、これら陽極１３
1 〜１３J を電圧駆動する陽極駆動回路２０に接続され
ている。陽極駆動回路２０は、シリアルな入力データを
パラレルに変換するシフトレジスタ部２１と、該シフト
レジスタ部２１に接続されたラッチ部２２とを備えてい
る。ラッチ部２２の出力側には、陽極１３1 〜１３Jに
対する駆動タイミングを制御するＡＮＤゲート部２３が
接続され、該ＡＮＤゲート部２３の出力側には、ＣＭＯ
Ｓで構成されて陽極１３1 〜１３J に電圧を印加するド
ライバ部２４が接続されている。そのため、各陽極１３
1 〜１３J は、入力データに対応してそれぞれ電圧駆動
され、該各陽極１３1 〜１３J にそれぞれ接続された一
列の表示セル１１には、該陽極１３1 〜１３J を介して
データ信号Ｓ１３1 〜Ｓ１３J がそれぞれ与えられるよ
うになっている。
1 〜１３J を電圧駆動する陽極駆動回路２０に接続され
ている。陽極駆動回路２０は、シリアルな入力データを
パラレルに変換するシフトレジスタ部２１と、該シフト
レジスタ部２１に接続されたラッチ部２２とを備えてい
る。ラッチ部２２の出力側には、陽極１３1 〜１３Jに
対する駆動タイミングを制御するＡＮＤゲート部２３が
接続され、該ＡＮＤゲート部２３の出力側には、ＣＭＯ
Ｓで構成されて陽極１３1 〜１３J に電圧を印加するド
ライバ部２４が接続されている。そのため、各陽極１３
1 〜１３J は、入力データに対応してそれぞれ電圧駆動
され、該各陽極１３1 〜１３J にそれぞれ接続された一
列の表示セル１１には、該陽極１３1 〜１３J を介して
データ信号Ｓ１３1 〜Ｓ１３J がそれぞれ与えられるよ
うになっている。
【００２１】複数の陰極１２1 〜１２I は、陰極駆動回
路３０に接続されている。陰極駆動回路３０は、これら
陰極１２1 〜１２I に走査信号Ｓ１２1 〜Ｓ１２I をそ
れぞれ与えて駆動する回路である。駆動回路３０は、各
走査信号Ｓ１２1 〜Ｓ１２Iに維持パルスＰSUS の形成
するための複数のタイミング信号Ａを生成するシフトレ
ジスタ部３１及びＡＮＤゲート部３２と、各走査信号Ｓ
１２1 〜Ｓ１２I にプライミング走査パルスＰPRを形成
するための複数のタイミング信号Ｂを生成するシフトレ
ジスタ部３３及びＡＮＤゲート部３４と、各走査信号Ｓ
１２1 〜Ｓ１２I に書込み走査パルスＰWRT を形成する
ための複数のタイミング信号Ｃを生成するシフトレジス
タ部３５及びＡＮＤゲート部３６と、各信号Ａと各信号
Ｂと各信号Ｃの論理和であり、後述するバイアス期間を
設定する複数のタイミング信号Ｄを生成するＯＲゲート
部３７とを備えている。
路３０に接続されている。陰極駆動回路３０は、これら
陰極１２1 〜１２I に走査信号Ｓ１２1 〜Ｓ１２I をそ
れぞれ与えて駆動する回路である。駆動回路３０は、各
走査信号Ｓ１２1 〜Ｓ１２Iに維持パルスＰSUS の形成
するための複数のタイミング信号Ａを生成するシフトレ
ジスタ部３１及びＡＮＤゲート部３２と、各走査信号Ｓ
１２1 〜Ｓ１２I にプライミング走査パルスＰPRを形成
するための複数のタイミング信号Ｂを生成するシフトレ
ジスタ部３３及びＡＮＤゲート部３４と、各走査信号Ｓ
１２1 〜Ｓ１２I に書込み走査パルスＰWRT を形成する
ための複数のタイミング信号Ｃを生成するシフトレジス
タ部３５及びＡＮＤゲート部３６と、各信号Ａと各信号
Ｂと各信号Ｃの論理和であり、後述するバイアス期間を
設定する複数のタイミング信号Ｄを生成するＯＲゲート
部３７とを備えている。
【００２２】ＡＮＤゲート部３２の出力側には、各陰極
１２1 〜１２I に対応して配置され、各信号Ａのレベル
をそれぞれ変換する複数のレベルシフト回路（ＬＳ）３
８が接続されている。ＡＮＤゲート部３４の出力側に
は、各陰極１２1 〜１２I に対応して配置され、各信号
Ｂのレベルをそれぞれ変換する複数のレベルシフト回路
３９が接続されている。ＡＮＤゲート部３６の出力側に
は、各陰極１２1 〜１２I に対応して配置され、各信号
Ｃのレベルをそれぞれ変換する複数のレベルシフト回路
４０が接続されている。ＯＲゲート部３７の出力側に
は、各陰極１２1 〜１２I に対応して配置され、各信号
Ｄのレベルをそれぞれ変換する複数のレベルシフト回路
４１が接続されている。
１２1 〜１２I に対応して配置され、各信号Ａのレベル
をそれぞれ変換する複数のレベルシフト回路（ＬＳ）３
８が接続されている。ＡＮＤゲート部３４の出力側に
は、各陰極１２1 〜１２I に対応して配置され、各信号
Ｂのレベルをそれぞれ変換する複数のレベルシフト回路
３９が接続されている。ＡＮＤゲート部３６の出力側に
は、各陰極１２1 〜１２I に対応して配置され、各信号
Ｃのレベルをそれぞれ変換する複数のレベルシフト回路
４０が接続されている。ＯＲゲート部３７の出力側に
は、各陰極１２1 〜１２I に対応して配置され、各信号
Ｄのレベルをそれぞれ変換する複数のレベルシフト回路
４１が接続されている。
【００２３】各レベルシフト回路３８の出力側には、レ
ベル変換された信号Ａに基き、各陰極１２1 〜１２I と
維持パルス用電位ＶSUS （例えば−１１５Ｖ）との間を
オン、オフ制御する高耐圧トランジスタ４２が、それぞ
れ接続されている。各レベルシフト回路３９の出力側に
は、レベル変換された信号Ｂに基き、各陰極１２1 〜１
２I とプライミング放電用電位ＶPR（例えば−１９０
Ｖ）との間をオン、オフ制御する高耐圧トランジスタ４
３が、それぞれ接続されている。各レベルシフト回路４
０の出力側には、レベル変換された信号Ｃに基き、各陰
極１２1 〜１２Iと書込み放電用電位ＶWRT （例えば−
２４０Ｖ）との間をオン、オフ制御する高耐圧トランジ
スタ４４が、それぞれ接続されている。各レベルシフト
回路４１の出力側には、レベル変換された信号Ｄに基
き、各陰極１２1 〜１２I とバイアス電位Ｖb （例えば
−１００Ｖ）との間をオン、オフ制御する高耐圧トラン
ジスタ４５が、それぞれ接続されている。
ベル変換された信号Ａに基き、各陰極１２1 〜１２I と
維持パルス用電位ＶSUS （例えば−１１５Ｖ）との間を
オン、オフ制御する高耐圧トランジスタ４２が、それぞ
れ接続されている。各レベルシフト回路３９の出力側に
は、レベル変換された信号Ｂに基き、各陰極１２1 〜１
２I とプライミング放電用電位ＶPR（例えば−１９０
Ｖ）との間をオン、オフ制御する高耐圧トランジスタ４
３が、それぞれ接続されている。各レベルシフト回路４
０の出力側には、レベル変換された信号Ｃに基き、各陰
極１２1 〜１２Iと書込み放電用電位ＶWRT （例えば−
２４０Ｖ）との間をオン、オフ制御する高耐圧トランジ
スタ４４が、それぞれ接続されている。各レベルシフト
回路４１の出力側には、レベル変換された信号Ｄに基
き、各陰極１２1 〜１２I とバイアス電位Ｖb （例えば
−１００Ｖ）との間をオン、オフ制御する高耐圧トラン
ジスタ４５が、それぞれ接続されている。
【００２４】図５は、図４中のＤＣ−ＰＤＰ１０の構造
を示す斜視図である。
を示す斜視図である。
【００２５】ＤＣ−ＰＤＰ１０は、従来の図２と同様
に、第２の基板である背面基板１４と第１の基板である
前面基板１５の間に構成され、線状の陰極１２1 〜１２
I は、該背面基板１４上にほぼ平行配置されている。陽
極１３1 〜１３J は前面基板１５にほぼ平行に配列され
ていいる。これら陰極１２1 〜１２I と線状陽極１３1
〜１３J は、対向すると共に直交するように配置さてい
る。背面基板１４と前面基板１５とは隔壁１６によって
一定の距離が保たれ、該背面基板１４と前面基板１５の
間には、例えばヘリウム（Ｈｅ）とキセノン（Ｘｅ）の
混合ガスが封入されている。
に、第２の基板である背面基板１４と第１の基板である
前面基板１５の間に構成され、線状の陰極１２1 〜１２
I は、該背面基板１４上にほぼ平行配置されている。陽
極１３1 〜１３J は前面基板１５にほぼ平行に配列され
ていいる。これら陰極１２1 〜１２I と線状陽極１３1
〜１３J は、対向すると共に直交するように配置さてい
る。背面基板１４と前面基板１５とは隔壁１６によって
一定の距離が保たれ、該背面基板１４と前面基板１５の
間には、例えばヘリウム（Ｈｅ）とキセノン（Ｘｅ）の
混合ガスが封入されている。
【００２６】各陰極１２1 〜１２I と各線状陽極１３1
〜１３J の交差部分に表示セル１１が形成されている。
前面基板１５の陽極１３1 〜１３J に隣接する領域に
は、表示セル１１ごとの蛍光体１７が配置され、各表示
セル１１は、隔壁１６によって仕切られている。隣接す
る表示セル１１を仕切る隔壁１６において、各陽極１３
1 〜１３J の延在する方向には、切欠き部が形成され、
これが隣接する表示セル１１をつなぐ空間であるプライ
ミングスリット１８になっている。
〜１３J の交差部分に表示セル１１が形成されている。
前面基板１５の陽極１３1 〜１３J に隣接する領域に
は、表示セル１１ごとの蛍光体１７が配置され、各表示
セル１１は、隔壁１６によって仕切られている。隣接す
る表示セル１１を仕切る隔壁１６において、各陽極１３
1 〜１３J の延在する方向には、切欠き部が形成され、
これが隣接する表示セル１１をつなぐ空間であるプライ
ミングスリット１８になっている。
【００２７】図６は、図４中の走査信号Ｓ１２1 〜Ｓ１
２I の波形図である。
２I の波形図である。
【００２８】タイミング信号Ａがハイレベルのとき、ト
ランジスタ４２がオン状態となり、走査信号Ｓ１２1 〜
Ｓ１２I は電位ＶSUS になる。タイミング信号Ｂがハイ
レベルのとき、トランジスタ４３がオン状態となり、走
査信号Ｓ１２1 〜Ｓ１２I は電位ＶPRになる。タイミン
グ信号Ｃがハイレベルのとき、トランジスタ４４がオン
状態となり、走査信号Ｓ１２1 〜Ｓ１２I は電位ＶWRT
になる。そして、タイミング信号Ｄがローレベルのと
き、トランジスタ４５がオン状態となり、走査信号Ｓ１
２1 〜Ｓ１２I は電位Ｖb になる。これら４種類のトラ
ンジスタ４２〜４５により、走査信号Ｓ１２1 〜Ｓ１２
I には、複数の維持パルスＰSUS とプライミング走査パ
ルスＰPRと書込み走査パルスＰWRT とが形成されるよう
になっている。
ランジスタ４２がオン状態となり、走査信号Ｓ１２1 〜
Ｓ１２I は電位ＶSUS になる。タイミング信号Ｂがハイ
レベルのとき、トランジスタ４３がオン状態となり、走
査信号Ｓ１２1 〜Ｓ１２I は電位ＶPRになる。タイミン
グ信号Ｃがハイレベルのとき、トランジスタ４４がオン
状態となり、走査信号Ｓ１２1 〜Ｓ１２I は電位ＶWRT
になる。そして、タイミング信号Ｄがローレベルのと
き、トランジスタ４５がオン状態となり、走査信号Ｓ１
２1 〜Ｓ１２I は電位Ｖb になる。これら４種類のトラ
ンジスタ４２〜４５により、走査信号Ｓ１２1 〜Ｓ１２
I には、複数の維持パルスＰSUS とプライミング走査パ
ルスＰPRと書込み走査パルスＰWRT とが形成されるよう
になっている。
【００２９】図１は、本発明の第１の実施形態を示すデ
ータ信号と走査信号のタイムチャートであり、この図１
と図５を参照しつつ、ＤＣ−ＰＤＰ１０の駆動方法を説
明する。
ータ信号と走査信号のタイムチャートであり、この図１
と図５を参照しつつ、ＤＣ−ＰＤＰ１０の駆動方法を説
明する。
【００３０】陰極駆動回路３０から出力される走査信号
Ｓ１２1 〜Ｓ１２I には、維持パルスＰSUS とプライミ
ング走査パルスＰPRと書込み走査パルスＰWRT とがそれ
ぞれ形成されている。例えば、走査信号Ｓ１２i （１≦
ｉ≦Ｉ）に着目すると、最初にプライミング走査パルス
ＰPRが形成され、該プライミング走査パルスＰPRの後、
期間Ｔｏ隔てて書込み走査パルスＰWRT が形成され、続
いて複数の維持パルスＰSUS が形成される。各走査信号
Ｓ１２i+1 ，Ｓ１２i+2 ，…には、信号Ｓ１２i と同じ
各パルスＰPR，ＰWRT ，ＰSUS が、信号Ｓ１２i に対し
て１走査期間ＴSCN ずつ遅れて順次シフトされて形成さ
れる。この１走査期間ＴSCN は、例えば４μｓである。
Ｓ１２1 〜Ｓ１２I には、維持パルスＰSUS とプライミ
ング走査パルスＰPRと書込み走査パルスＰWRT とがそれ
ぞれ形成されている。例えば、走査信号Ｓ１２i （１≦
ｉ≦Ｉ）に着目すると、最初にプライミング走査パルス
ＰPRが形成され、該プライミング走査パルスＰPRの後、
期間Ｔｏ隔てて書込み走査パルスＰWRT が形成され、続
いて複数の維持パルスＰSUS が形成される。各走査信号
Ｓ１２i+1 ，Ｓ１２i+2 ，…には、信号Ｓ１２i と同じ
各パルスＰPR，ＰWRT ，ＰSUS が、信号Ｓ１２i に対し
て１走査期間ＴSCN ずつ遅れて順次シフトされて形成さ
れる。この１走査期間ＴSCN は、例えば４μｓである。
【００３１】一方、陽極駆動回路２０から出力されるデ
ータ信号Ｓ１３1 〜Ｓ１３J は、書込み走査パルスＰ
WRT の期間に放電を形成しないときのみ、オフレベルの
非書込パルスＰNWが印加される信号である。即ち、書込
み走査パルスＰWRT の印力期間に放電を形成しないと
き、オフレベルである電位ＶL （例えば０Ｖ）、書込み
放電を形成するときとその他の期間はオンレベルで電位
ＶH （例えば１００Ｖ）になる信号である。このような
走査信号Ｓ１２1 〜Ｓ１２I とデータ信号Ｓ１３1〜Ｓ
１３J とを用いて、ＤＣ−ＰＤＰ１０をメモリ駆動す
る。
ータ信号Ｓ１３1 〜Ｓ１３J は、書込み走査パルスＰ
WRT の期間に放電を形成しないときのみ、オフレベルの
非書込パルスＰNWが印加される信号である。即ち、書込
み走査パルスＰWRT の印力期間に放電を形成しないと
き、オフレベルである電位ＶL （例えば０Ｖ）、書込み
放電を形成するときとその他の期間はオンレベルで電位
ＶH （例えば１００Ｖ）になる信号である。このような
走査信号Ｓ１２1 〜Ｓ１２I とデータ信号Ｓ１３1〜Ｓ
１３J とを用いて、ＤＣ−ＰＤＰ１０をメモリ駆動す
る。
【００３２】まず、陽極１３1 〜１３J 上のデータ信号
Ｓ１３1 〜Ｓ１３J の電位ＶH と、陰極１２i に印加さ
れたプライミング走査パルスＰPRの電位ＶPRとの電位差
（２９０Ｖ）により、一行全部の表示セル１１に短時間
のプライミング放電を強制的に起こす。さらに、信号Ｓ
１２i+1 ，Ｓ１２i+2 ，…を用い、このプライミング走
査パルスＰPRを陰極１２i+1 ，１２i+2 ，…に順次印加
することにより、プライミング放電を順次シフトする。
このとき、プライミングスリツト１８を通して、プライ
ミング放電で発生した荷電粒子が隣接表示セル１１に拡
散される。そのため、隣接表示セル１１も、プライミン
グ放電が起こりやすい状態となる。よって、プライミン
グ放電の安定なシフトが得られる。
Ｓ１３1 〜Ｓ１３J の電位ＶH と、陰極１２i に印加さ
れたプライミング走査パルスＰPRの電位ＶPRとの電位差
（２９０Ｖ）により、一行全部の表示セル１１に短時間
のプライミング放電を強制的に起こす。さらに、信号Ｓ
１２i+1 ，Ｓ１２i+2 ，…を用い、このプライミング走
査パルスＰPRを陰極１２i+1 ，１２i+2 ，…に順次印加
することにより、プライミング放電を順次シフトする。
このとき、プライミングスリツト１８を通して、プライ
ミング放電で発生した荷電粒子が隣接表示セル１１に拡
散される。そのため、隣接表示セル１１も、プライミン
グ放電が起こりやすい状態となる。よって、プライミン
グ放電の安定なシフトが得られる。
【００３３】走査信号Ｓ１２i に電位ＶPRのプライミン
グ走査パルスＰPRを形成した後、該信号Ｓ１２i の電位
Ｖb になる。よって、陰極１２i には電位Ｖb が印加さ
れ、プライミング放電を一旦停止する。この状態では表
示セル１１内の荷電粒子は時間とともに減少していく。
時間Ｔ0 の期間消去状態を保った後、陰極１２i には、
書込み走査パルスＰWRT として電位ＶWRT が印加され
る。このとき、陰極１２i に接続された表示セルのう
ち、書込みを行う表示セルに対するデータ信号は電位Ｖ
H を保っておく。よって、その書込みを行う表示セルに
は、書込み放電を開始する電位差( ＶH −ＶWRT ＝３４
０Ｖ）が印加され、書込み放電が形成される。この書込
み放電は、期間Ｔ0 前のプライミング放電で生成された
荷電粒子などが残存しているので、素早く形式される。
グ走査パルスＰPRを形成した後、該信号Ｓ１２i の電位
Ｖb になる。よって、陰極１２i には電位Ｖb が印加さ
れ、プライミング放電を一旦停止する。この状態では表
示セル１１内の荷電粒子は時間とともに減少していく。
時間Ｔ0 の期間消去状態を保った後、陰極１２i には、
書込み走査パルスＰWRT として電位ＶWRT が印加され
る。このとき、陰極１２i に接続された表示セルのう
ち、書込みを行う表示セルに対するデータ信号は電位Ｖ
H を保っておく。よって、その書込みを行う表示セルに
は、書込み放電を開始する電位差( ＶH −ＶWRT ＝３４
０Ｖ）が印加され、書込み放電が形成される。この書込
み放電は、期間Ｔ0 前のプライミング放電で生成された
荷電粒子などが残存しているので、素早く形式される。
【００３４】ところで、書込み放電でも荷電粒子などが
生成される。この荷電粒子などは時間とともに漸減する
が、書込み放電直後には表示セル内に多く存在してい
る。即ち、書込み放電よりも低い電圧でも放電を形成す
ることができる。したがって、書込み放電後は、書込み
放電電圧（ＶH −ＶWRT ＝３４０Ｖ）よりも低い維持放
電電圧（ＶH −ＶSUS ＝２１５Ｖ）でも放電が可能であ
り、維持パルスＰSUS によって断続するパルス的な維持
放電が行われる。
生成される。この荷電粒子などは時間とともに漸減する
が、書込み放電直後には表示セル内に多く存在してい
る。即ち、書込み放電よりも低い電圧でも放電を形成す
ることができる。したがって、書込み放電後は、書込み
放電電圧（ＶH −ＶWRT ＝３４０Ｖ）よりも低い維持放
電電圧（ＶH −ＶSUS ＝２１５Ｖ）でも放電が可能であ
り、維持パルスＰSUS によって断続するパルス的な維持
放電が行われる。
【００３５】維持放電を停止するには、陰極１２i への
維持パルスＰSUS の印加を停止すれば、維持放電が止ま
る。一方、書込放電を形成しないときは、書込み走査パ
ルスＰWRT のタイミングと合わせて、陽極１３j に非書
込パルスＰNWの電位ＶL を印加する。よって、データ信
号に非書込パルスＰNWが形成され、書込みを行わない表
示セル１１は放電を開始しない電圧（ＶL −ＶWRT ＝１
４０Ｖ）になる。このようにすると、書込み放電が形成
されないので、陰極１２i に維持パルスＰSUS用の電位
が印加されても、そこの表示セル内の荷電粒子などはほ
とんど消失しているので、書込み放電電圧より低い維持
放電電圧では断続的なパルス的放電は形成されない。こ
こで一走査期間ＴSCN は、維持放電及びプライミング放
電に割り当てる期間ｔpsと、書込み放電に割り当てる期
間ｔw とが重ならないようにして、確実な放電が形成で
きるようにしている。
維持パルスＰSUS の印加を停止すれば、維持放電が止ま
る。一方、書込放電を形成しないときは、書込み走査パ
ルスＰWRT のタイミングと合わせて、陽極１３j に非書
込パルスＰNWの電位ＶL を印加する。よって、データ信
号に非書込パルスＰNWが形成され、書込みを行わない表
示セル１１は放電を開始しない電圧（ＶL −ＶWRT ＝１
４０Ｖ）になる。このようにすると、書込み放電が形成
されないので、陰極１２i に維持パルスＰSUS用の電位
が印加されても、そこの表示セル内の荷電粒子などはほ
とんど消失しているので、書込み放電電圧より低い維持
放電電圧では断続的なパルス的放電は形成されない。こ
こで一走査期間ＴSCN は、維持放電及びプライミング放
電に割り当てる期間ｔpsと、書込み放電に割り当てる期
間ｔw とが重ならないようにして、確実な放電が形成で
きるようにしている。
【００３６】以上のように、この第１の実施形態によれ
ば、各陰極１２i に印加する走査信号Ｓ１２i を、プラ
イミング放電を順次シフト形成するプライミング走査パ
ルスＰSUS と、その後―定期間おいて印加する書込み走
査パルスＰWRT と、該書込み走査パルスＰWRT に引き続
いて印加する維持パルスＰSUS 列とからなる信号とし、
陽極１３1 〜１３J に印加するデータ信号Ｓ１３1 〜Ｓ
１３J を、書込放電を形成しないときのみ前記書込走査
パルスＰWRT のタイミングに合わせて非書込パルスＰNW
が形成されてオフレベルの電位ＶL になり、書込み放電
を形成するとき及びその他の期間にはオンレベルの電位
ＶH になる２電位信号としているので、次の（１），
（２）の効果が得られる。
ば、各陰極１２i に印加する走査信号Ｓ１２i を、プラ
イミング放電を順次シフト形成するプライミング走査パ
ルスＰSUS と、その後―定期間おいて印加する書込み走
査パルスＰWRT と、該書込み走査パルスＰWRT に引き続
いて印加する維持パルスＰSUS 列とからなる信号とし、
陽極１３1 〜１３J に印加するデータ信号Ｓ１３1 〜Ｓ
１３J を、書込放電を形成しないときのみ前記書込走査
パルスＰWRT のタイミングに合わせて非書込パルスＰNW
が形成されてオフレベルの電位ＶL になり、書込み放電
を形成するとき及びその他の期間にはオンレベルの電位
ＶH になる２電位信号としているので、次の（１），
（２）の効果が得られる。
【００３７】（１） 非書込みパルスＰNWのタイミング
に、各陰極１２1 〜１２I に印加されるプライミング走
査パルスＰPRと維持パルスＰSUS が一致しなければよい
ので、一走査期間ＴSCN は、書込放電に割り当てる期間
ｔw と維持放電・プライミング放電に割り当てる期間ｔ
psの２つの期間に分割するだけでよく。維持放電とプラ
イミング放電とを同じ期間に割り当てることも可能であ
り、各パルス幅の設定における自由度が大きくなる。よ
って、１行のアクセス時間を短縮することで、十分な階
調レベル表示をすることが可能になる。また、例えば、
従来では、パルス幅の設定に制限があるので、プライミ
ング放電を発生させる電位差を高めにする必要があった
が、これに伴って誤放電する可能性もあった。この第１
の実施形態では、パルス幅の設定における自由度が大き
いので、このような問題も発生しない安定な放電動作を
実現できる条件を選択でき、ひいては誤放電のない優れ
た表示品質を実現できる。
に、各陰極１２1 〜１２I に印加されるプライミング走
査パルスＰPRと維持パルスＰSUS が一致しなければよい
ので、一走査期間ＴSCN は、書込放電に割り当てる期間
ｔw と維持放電・プライミング放電に割り当てる期間ｔ
psの２つの期間に分割するだけでよく。維持放電とプラ
イミング放電とを同じ期間に割り当てることも可能であ
り、各パルス幅の設定における自由度が大きくなる。よ
って、１行のアクセス時間を短縮することで、十分な階
調レベル表示をすることが可能になる。また、例えば、
従来では、パルス幅の設定に制限があるので、プライミ
ング放電を発生させる電位差を高めにする必要があった
が、これに伴って誤放電する可能性もあった。この第１
の実施形態では、パルス幅の設定における自由度が大き
いので、このような問題も発生しない安定な放電動作を
実現できる条件を選択でき、ひいては誤放電のない優れ
た表示品質を実現できる。
【００３８】（２） 陽極１３1 〜１３J に印加するデ
ータ信号Ｓ１３1 〜Ｓ１３J の波形が従来に比べ非常に
簡単になり、陽極駆動回路２０の低コスト化が期待でき
る。第２の実施形態 図７は、本発明の第２の実施形態を示すＤＣ−ＰＤＰと
駆動回路の回路図であり、図４中の要素と共通する要素
には、共通の符号が付されている。
ータ信号Ｓ１３1 〜Ｓ１３J の波形が従来に比べ非常に
簡単になり、陽極駆動回路２０の低コスト化が期待でき
る。第２の実施形態 図７は、本発明の第２の実施形態を示すＤＣ−ＰＤＰと
駆動回路の回路図であり、図４中の要素と共通する要素
には、共通の符号が付されている。
【００３９】この第２の実施形態のＤＣ−ＰＤＰ１０
は、第１の実施形態と同様の構成であり、複数の表示セ
ル１１を備えている。それら表示セル１１は、複数の線
状陰極１２1 〜１２I と、複数の線状陽極１３1 〜１３
J の各交点にマトリクス状に配置されている。
は、第１の実施形態と同様の構成であり、複数の表示セ
ル１１を備えている。それら表示セル１１は、複数の線
状陰極１２1 〜１２I と、複数の線状陽極１３1 〜１３
J の各交点にマトリクス状に配置されている。
【００４０】陽極１３1 〜１３J には、これら陽極１３
1 〜１３J を電圧駆動する第１の実施形態と同様の陽極
駆動回路２０に接続されている。陽極駆動回路２０は、
シリアルな入力データをパラレルに変換するシフトレジ
スタ部２１と、該シフトレジスタ部２１に接続されたラ
ッチ部２２とを備えている。ラッチ部２２の出力側に
は、陽極１３1 〜１３J に対する駆動タイミングを制御
するＡＮＤゲート部２３が接続され、該ＡＮＤゲート部
２３の出力側には、ＣＭＯＳで構成されて陽極１３1 〜
１３J に電圧を印加するドライバ部２４が接続されてい
る。そのため、各陽極１３1 〜１３J は、データに対応
してそれぞれ電圧駆動され、該各陽極１３1 〜１３J に
接続された一列の表示セル１１には、陽極１３1 〜１３
J を介してデータ信号Ｓ１３1 〜Ｓ１３J がそれぞれ与
えるようになっている。
1 〜１３J を電圧駆動する第１の実施形態と同様の陽極
駆動回路２０に接続されている。陽極駆動回路２０は、
シリアルな入力データをパラレルに変換するシフトレジ
スタ部２１と、該シフトレジスタ部２１に接続されたラ
ッチ部２２とを備えている。ラッチ部２２の出力側に
は、陽極１３1 〜１３J に対する駆動タイミングを制御
するＡＮＤゲート部２３が接続され、該ＡＮＤゲート部
２３の出力側には、ＣＭＯＳで構成されて陽極１３1 〜
１３J に電圧を印加するドライバ部２４が接続されてい
る。そのため、各陽極１３1 〜１３J は、データに対応
してそれぞれ電圧駆動され、該各陽極１３1 〜１３J に
接続された一列の表示セル１１には、陽極１３1 〜１３
J を介してデータ信号Ｓ１３1 〜Ｓ１３J がそれぞれ与
えるようになっている。
【００４１】複数の陰極１２1 〜１２I は、陰極駆動回
路５０に接続されている。陰極駆動回路５０は、これら
陰極１２1 〜１２I に第１の実施形態とは異なる走査信
号Ｓ２２1 〜Ｓ２２I をそれぞれ与えて駆動する回路で
ある。駆動回路５０は、各走査信号Ｓ２２1 〜Ｓ２２I
に維持パルスＰSUS を形成するための複数のタイミング
信号Ａを生成するシフトレジスタ部５１及びＡＮＤゲー
ト部５２と、各走査信号Ｓ２２1 〜Ｓ２２I にプライミ
ング走査パルスＰPRを形成するための複数のタイミング
信号Ｂを生成するシフトレジスタ部５３及びＡＮＤゲー
ト部５４と、各走査信号Ｓ２２1 〜Ｓ２２I に書込み走
査パルスＰWTを形成するための複数のタイミング信号Ｃ
を生成するシフトレジスタ部５５及びＡＮＤゲート部５
６とを、備えている。
路５０に接続されている。陰極駆動回路５０は、これら
陰極１２1 〜１２I に第１の実施形態とは異なる走査信
号Ｓ２２1 〜Ｓ２２I をそれぞれ与えて駆動する回路で
ある。駆動回路５０は、各走査信号Ｓ２２1 〜Ｓ２２I
に維持パルスＰSUS を形成するための複数のタイミング
信号Ａを生成するシフトレジスタ部５１及びＡＮＤゲー
ト部５２と、各走査信号Ｓ２２1 〜Ｓ２２I にプライミ
ング走査パルスＰPRを形成するための複数のタイミング
信号Ｂを生成するシフトレジスタ部５３及びＡＮＤゲー
ト部５４と、各走査信号Ｓ２２1 〜Ｓ２２I に書込み走
査パルスＰWTを形成するための複数のタイミング信号Ｃ
を生成するシフトレジスタ部５５及びＡＮＤゲート部５
６とを、備えている。
【００４２】さらに、この陰極駆動回路５０には、各信
号Ｂと各信号Ｃの論理和の複数のタイミング信号Ｅを生
成するＯＲゲート５７と、各信号Ｅと各信号Ａとの論理
和の複数の信号Ｆを生成するＯＲゲート部５８とが設け
られている。各信号Ａ〜Ｃ，Ｅ，Ｆの数は、それぞれ陰
極１２1 〜１２I の本数と同じである。ＯＲゲート部５
７の出力する各信号Ｅは、陰極１２1 〜１２I に対して
後述する電位ＶSCN を印加する期間をそれぞれ制御する
ものである。ＯＲゲート部５８の出力する各信号Ｆは、
陰極１２1 〜１２I に対して後述する電位Ｖb を印加す
る期間を制御するものである。
号Ｂと各信号Ｃの論理和の複数のタイミング信号Ｅを生
成するＯＲゲート５７と、各信号Ｅと各信号Ａとの論理
和の複数の信号Ｆを生成するＯＲゲート部５８とが設け
られている。各信号Ａ〜Ｃ，Ｅ，Ｆの数は、それぞれ陰
極１２1 〜１２I の本数と同じである。ＯＲゲート部５
７の出力する各信号Ｅは、陰極１２1 〜１２I に対して
後述する電位ＶSCN を印加する期間をそれぞれ制御する
ものである。ＯＲゲート部５８の出力する各信号Ｆは、
陰極１２1 〜１２I に対して後述する電位Ｖb を印加す
る期間を制御するものである。
【００４３】ＡＮＤゲート部５２の出力側には、各陰極
１２1 〜１２I に対応して配置され、各信号Ａのレベル
をそれぞれ変換する複数のレベルシフト回路（ＬＳ）５
９が接続されている。ＯＲゲート部５７の出力側には、
各陰極１２1 〜１２I に対応して配置され、各信号Ｅの
レベルをそれぞれ変換する複数のレベルシフト回路６０
が接続されている。ＯＲゲート部５８の出力側には、各
陰極１２1 〜１２I に対応して配置され、各信号Ｅのレ
ベルをそれぞれ変換する複数のレベルシフト回路６１が
接続されている。
１２1 〜１２I に対応して配置され、各信号Ａのレベル
をそれぞれ変換する複数のレベルシフト回路（ＬＳ）５
９が接続されている。ＯＲゲート部５７の出力側には、
各陰極１２1 〜１２I に対応して配置され、各信号Ｅの
レベルをそれぞれ変換する複数のレベルシフト回路６０
が接続されている。ＯＲゲート部５８の出力側には、各
陰極１２1 〜１２I に対応して配置され、各信号Ｅのレ
ベルをそれぞれ変換する複数のレベルシフト回路６１が
接続されている。
【００４４】各レベルシフト回路５９の出力側には、レ
ベル変換された信号Ａに基き、各陰極１２1 〜１２I と
維持パルス用電位ＶSUS （例えば−１１５Ｖ）との間を
オン、オフ制御する高耐圧トランジスタ６２が、それぞ
れ接続されている。各レベルシフト回路６０の出力側に
は、レベル変換された信号Ｅに基き、各陰極１２1 〜１
２I とプライミング放電及び書込み放電用電位Ｖ
SCN （例えば−２４０Ｖ）との間をオン、オフ制御する
高耐圧トランジスタ６３が、それぞれ接続されている。
各レベルシフト回路６１の出力側には、レベル変換され
た信号Ｆに基き、各陰極１２1 〜１２I とバイアス電位
Ｖb （例えば−１００Ｖ）との間をそれぞれオン、オフ
制御する高耐圧トランジスタ６４が、それぞれ接続され
ている。
ベル変換された信号Ａに基き、各陰極１２1 〜１２I と
維持パルス用電位ＶSUS （例えば−１１５Ｖ）との間を
オン、オフ制御する高耐圧トランジスタ６２が、それぞ
れ接続されている。各レベルシフト回路６０の出力側に
は、レベル変換された信号Ｅに基き、各陰極１２1 〜１
２I とプライミング放電及び書込み放電用電位Ｖ
SCN （例えば−２４０Ｖ）との間をオン、オフ制御する
高耐圧トランジスタ６３が、それぞれ接続されている。
各レベルシフト回路６１の出力側には、レベル変換され
た信号Ｆに基き、各陰極１２1 〜１２I とバイアス電位
Ｖb （例えば−１００Ｖ）との間をそれぞれオン、オフ
制御する高耐圧トランジスタ６４が、それぞれ接続され
ている。
【００４５】図８は、図７中の走査信号Ｓ２２1 〜Ｓ２
２I の波形図である。
２I の波形図である。
【００４６】タイミング信号Ａがハイレベルのとき、ト
ランジスタ６２がオン状態となり、走査信号Ｓ２２1 〜
Ｓ２２I は電位ＶSUS になる。タイミング信号Ｅがハイ
レベルのとき、トランジスタ６３がオン状態となり、走
査信号Ｓ２２1 〜Ｓ２２I は電位ＶSCN になる。タイミ
ング信号Ｆがローレベルのとき、トランジスタ６４がオ
ン状態となり、走査信号Ｓ２２1 〜Ｓ２２I は電位Ｖb
になる。即ち、３種類のトランジスタ６２〜６４によ
り、走査信号Ｓ２２1 〜Ｓ２２I には、複数の維持パル
スＰSUS と、同電位のプライミング走査パルスＰPR及び
書込み走査パルスＰWRT とが形成されるようになってい
る。
ランジスタ６２がオン状態となり、走査信号Ｓ２２1 〜
Ｓ２２I は電位ＶSUS になる。タイミング信号Ｅがハイ
レベルのとき、トランジスタ６３がオン状態となり、走
査信号Ｓ２２1 〜Ｓ２２I は電位ＶSCN になる。タイミ
ング信号Ｆがローレベルのとき、トランジスタ６４がオ
ン状態となり、走査信号Ｓ２２1 〜Ｓ２２I は電位Ｖb
になる。即ち、３種類のトランジスタ６２〜６４によ
り、走査信号Ｓ２２1 〜Ｓ２２I には、複数の維持パル
スＰSUS と、同電位のプライミング走査パルスＰPR及び
書込み走査パルスＰWRT とが形成されるようになってい
る。
【００４７】図９は、本発明の第２の実施形態を示すデ
ータ信号と走査信号のタイムチャートであり、この図９
と第１の実施形態の図５を参照しつつ、ＤＣ−ＰＤＰ１
０の駆動方法を説明する。
ータ信号と走査信号のタイムチャートであり、この図９
と第１の実施形態の図５を参照しつつ、ＤＣ−ＰＤＰ１
０の駆動方法を説明する。
【００４８】陰極駆動回路５０から出力される走査信号
Ｓ２２1 〜Ｓ２２I には、維持パルスＰSUS とプライミ
ング走査パルスＰPRと書込み走査パルスＰWRT とがそれ
ぞれ形成されている。例えば、走査信号Ｓ２２i （１≦
ｉ≦Ｉ）に着目すると、最初にプライミング走査パルス
ＰPRが形成され、該プライミング走査パルスＰPRの後、
期間Ｔｏ隔てて書込み走査パルスＰWRT が形成され、続
いて複数の維持パルスＰSUS が形成される。各走査信号
Ｓ２２i+1 ，Ｓ２２i+2 ，…には、信号Ｓ２２i と同じ
各パルスＰPR，ＰWRT ，ＰSUS が、信号Ｓ２２i に対し
て１走査期間ＴSCN ずつ遅れて順次シフトされて形成さ
れる。この１走査期間ＴSCN は、例えば４μｓである。
Ｓ２２1 〜Ｓ２２I には、維持パルスＰSUS とプライミ
ング走査パルスＰPRと書込み走査パルスＰWRT とがそれ
ぞれ形成されている。例えば、走査信号Ｓ２２i （１≦
ｉ≦Ｉ）に着目すると、最初にプライミング走査パルス
ＰPRが形成され、該プライミング走査パルスＰPRの後、
期間Ｔｏ隔てて書込み走査パルスＰWRT が形成され、続
いて複数の維持パルスＰSUS が形成される。各走査信号
Ｓ２２i+1 ，Ｓ２２i+2 ，…には、信号Ｓ２２i と同じ
各パルスＰPR，ＰWRT ，ＰSUS が、信号Ｓ２２i に対し
て１走査期間ＴSCN ずつ遅れて順次シフトされて形成さ
れる。この１走査期間ＴSCN は、例えば４μｓである。
【００４９】一方、陽極駆動回路２０から出力されるデ
ータ信号Ｓ１３1 〜Ｓ１３J は、書込み走査パルスＰ
WRT の期間に放電を形成しないときのみ、オフレベルの
非書込パルスＰNWが印加される信号である。即ち、書込
み走査パルスＰWRT の印力期間に放電を形成しないと
き、オフレベルである電位ＶL （例えば０Ｖ）、書込み
放電を形成するときとその他の期間はオンレベルで電位
ＶH （例えば１００Ｖ）になる信号である。このような
走査信号Ｓ２２1 〜Ｓ２２I とデータ信号Ｓ１３1〜Ｓ
１３J とを用いて、ＤＣ−ＰＤＰをメモリ駆動する。
ータ信号Ｓ１３1 〜Ｓ１３J は、書込み走査パルスＰ
WRT の期間に放電を形成しないときのみ、オフレベルの
非書込パルスＰNWが印加される信号である。即ち、書込
み走査パルスＰWRT の印力期間に放電を形成しないと
き、オフレベルである電位ＶL （例えば０Ｖ）、書込み
放電を形成するときとその他の期間はオンレベルで電位
ＶH （例えば１００Ｖ）になる信号である。このような
走査信号Ｓ２２1 〜Ｓ２２I とデータ信号Ｓ１３1〜Ｓ
１３J とを用いて、ＤＣ−ＰＤＰをメモリ駆動する。
【００５０】まず、陽極１３1 〜１３J 上のデータ信号
Ｓ１３1 〜Ｓ１３J の電位ＶH と、陰極１２i 上の走査
信号Ｓ２２i に印加されたプライミング走査パルスＰPR
の電位ＶSCN との電位差（ＶL −ＶSCN ＝３４０Ｖ）に
より、一行全部の表示セル１１に、短時間のプライミン
グ放電が強制的に発生する。このプライミング放電の電
圧は、従来や第１の実施形態におけるプライミング放電
電圧の２９０Ｖよりも高い。そのため、陰極１２1 〜１
２I 上の走査信号Ｓ２２1 〜Ｓ２２I の最大振幅は１４
０Ｖと第１の実施形態と同じであるにもかかわらず、よ
り高速に放電を形成できる。
Ｓ１３1 〜Ｓ１３J の電位ＶH と、陰極１２i 上の走査
信号Ｓ２２i に印加されたプライミング走査パルスＰPR
の電位ＶSCN との電位差（ＶL −ＶSCN ＝３４０Ｖ）に
より、一行全部の表示セル１１に、短時間のプライミン
グ放電が強制的に発生する。このプライミング放電の電
圧は、従来や第１の実施形態におけるプライミング放電
電圧の２９０Ｖよりも高い。そのため、陰極１２1 〜１
２I 上の走査信号Ｓ２２1 〜Ｓ２２I の最大振幅は１４
０Ｖと第１の実施形態と同じであるにもかかわらず、よ
り高速に放電を形成できる。
【００５１】このプライミング走査パルスＰPRを隣接す
る陰極１２i+1 ，１２i+2 …に順次印加することによ
り、プライミング放電を順次シフトする。このとき、プ
ライミングスリット１８を通して、プライミング放電で
発生した荷電粒子などが隣接表示セルに拡散される。そ
のため、隣接表示セル１１も、プライミング放電が起こ
りやすい状態となる。よって、プライミング放電の安定
なシフトが得られる。
る陰極１２i+1 ，１２i+2 …に順次印加することによ
り、プライミング放電を順次シフトする。このとき、プ
ライミングスリット１８を通して、プライミング放電で
発生した荷電粒子などが隣接表示セルに拡散される。そ
のため、隣接表示セル１１も、プライミング放電が起こ
りやすい状態となる。よって、プライミング放電の安定
なシフトが得られる。
【００５２】信号Ｓ２２i で陰極１２i に電位ＶSCN を
印加した後、陰極１２i に電位Ｖbを印加してプライミ
ング放電を一旦停止する。この状態では表示セル１１内
の荷電粒子などは時間とともに減少していく。時間Ｔ0
の期間消去状態を保った後、陰極１２i には、書込み走
査パルスＰWRT として電位ＶSCN が印加される。このと
き、陰極１２i に接続された表示セルのうち、書込みを
行う表示セルに対するデータ信号は電位ＶH を保たれて
いる。よって、その書込みを行う表示セルには、書込み
放電を開始する電位差( ＶH −ＶSCN ＝３４０Ｖ）が再
び印加され、書込み放電が形成される。この書込みの放
電は、期間Ｔ0 前のプライミング放電で生成された荷電
粒子などが残存しているので、素早く形式される。
印加した後、陰極１２i に電位Ｖbを印加してプライミ
ング放電を一旦停止する。この状態では表示セル１１内
の荷電粒子などは時間とともに減少していく。時間Ｔ0
の期間消去状態を保った後、陰極１２i には、書込み走
査パルスＰWRT として電位ＶSCN が印加される。このと
き、陰極１２i に接続された表示セルのうち、書込みを
行う表示セルに対するデータ信号は電位ＶH を保たれて
いる。よって、その書込みを行う表示セルには、書込み
放電を開始する電位差( ＶH −ＶSCN ＝３４０Ｖ）が再
び印加され、書込み放電が形成される。この書込みの放
電は、期間Ｔ0 前のプライミング放電で生成された荷電
粒子などが残存しているので、素早く形式される。
【００５３】ところで、書込み放電でも荷電粒子などが
生成される。この荷電粒子は時間とともに漸減するが、
書込み放電直後は表示セル内に多く存在している。即
ち、書込み放電よりも低い電圧でも放電を形成すること
ができる。したがって、書込み放電後は、書込み放電電
圧（ＶH −ＶSCN ＝３４０Ｖ）よりも低い維持放電電圧
（ＶH −ＶSUS ＝２１５Ｖ）でも、放電が可能であり、
維持パルスＰSUS によって断続するパルス的な維持放電
が行われる。
生成される。この荷電粒子は時間とともに漸減するが、
書込み放電直後は表示セル内に多く存在している。即
ち、書込み放電よりも低い電圧でも放電を形成すること
ができる。したがって、書込み放電後は、書込み放電電
圧（ＶH −ＶSCN ＝３４０Ｖ）よりも低い維持放電電圧
（ＶH −ＶSUS ＝２１５Ｖ）でも、放電が可能であり、
維持パルスＰSUS によって断続するパルス的な維持放電
が行われる。
【００５４】維持放電を停止するには、陰極１２i への
維持パルスＰSUS の印加を停止すれば、維持放電が止ま
る。一方、書込放電を形成しないときは、書込み走査パ
ルスＰWRT のタイミングと合わせて、陽極に非書込パル
スＰNWの電位ＶL を印加する。よって、データ信号に非
書込パルスＰNWが形成され、書込みを行わない表示セル
１１には放電を開始しない電圧（ＶL −ＶSCN ＝１４０
Ｖ）が印加される。このようにすると、書込み放電が形
成されないので、陰極１２i に維持パルスＰSU S 用の電
位ＶSUS が印加されても、そこの表示セル内の荷電粒子
などはほとんど消失しているので、書込み放電電圧より
低い維持放電電圧では断続的なパルス的放電は形成され
ない。
維持パルスＰSUS の印加を停止すれば、維持放電が止ま
る。一方、書込放電を形成しないときは、書込み走査パ
ルスＰWRT のタイミングと合わせて、陽極に非書込パル
スＰNWの電位ＶL を印加する。よって、データ信号に非
書込パルスＰNWが形成され、書込みを行わない表示セル
１１には放電を開始しない電圧（ＶL −ＶSCN ＝１４０
Ｖ）が印加される。このようにすると、書込み放電が形
成されないので、陰極１２i に維持パルスＰSU S 用の電
位ＶSUS が印加されても、そこの表示セル内の荷電粒子
などはほとんど消失しているので、書込み放電電圧より
低い維持放電電圧では断続的なパルス的放電は形成され
ない。
【００５５】ここで一走査期間ＴSCN は、維持放電及び
プライミング放電に割り当てる期間ｔpsと、書込み放電
に割り当てる期間ｔw とが重ならないようにして、確実
な放電が形成できるようにしている。
プライミング放電に割り当てる期間ｔpsと、書込み放電
に割り当てる期間ｔw とが重ならないようにして、確実
な放電が形成できるようにしている。
【００５６】以上のように、この第２の実施形態によれ
ば、第１の実施形態と同様に、走査信号Ｓ２２1 〜Ｓ２
２I をプライミング走査パルスＰPRと、書込み走査パル
スＰWRT と、維持パルスＰSUS 列とからなる信号とし、
陽極１３1 〜１３J に印加するデータ信号Ｓ１３1 〜Ｓ
１３J を、書込放電を形成しないときのみ前記書込走査
パルスＰWRT のタイミングに合わせて非書込パルスＰNW
が形成されてオフレベルの電位ＶL になり、書込み放電
を形成するとき及びその他の期間にはオンレベルの電位
ＶH になる２電位の信号としている。そのうえ、陰極１
２1 〜１２I に印加する走査信号Ｓ２２1 〜Ｓ２２I に
おけるプライミング走査パルスＰPRと書込み走査パルス
ＰWRT の電位を同じ電位ＶSCN にしている。そのため、
第１の実施形態の効果（１），（２）に加えて、さら
に、次の（３），（４）のような効果が得られる。
ば、第１の実施形態と同様に、走査信号Ｓ２２1 〜Ｓ２
２I をプライミング走査パルスＰPRと、書込み走査パル
スＰWRT と、維持パルスＰSUS 列とからなる信号とし、
陽極１３1 〜１３J に印加するデータ信号Ｓ１３1 〜Ｓ
１３J を、書込放電を形成しないときのみ前記書込走査
パルスＰWRT のタイミングに合わせて非書込パルスＰNW
が形成されてオフレベルの電位ＶL になり、書込み放電
を形成するとき及びその他の期間にはオンレベルの電位
ＶH になる２電位の信号としている。そのうえ、陰極１
２1 〜１２I に印加する走査信号Ｓ２２1 〜Ｓ２２I に
おけるプライミング走査パルスＰPRと書込み走査パルス
ＰWRT の電位を同じ電位ＶSCN にしている。そのため、
第１の実施形態の効果（１），（２）に加えて、さら
に、次の（３），（４）のような効果が得られる。
【００５７】（３） 陰極１２1 〜１２I 上の走査信号
Ｓ２２1 〜Ｓ２２I の信号波形が簡単になり、陰極駆動
回路５０の出力段のトランジスタが少なくなり、陰極駆
動回路５０の低コスト化を可能になる。
Ｓ２２1 〜Ｓ２２I の信号波形が簡単になり、陰極駆動
回路５０の出力段のトランジスタが少なくなり、陰極駆
動回路５０の低コスト化を可能になる。
【００５８】（４） 陰極１２1 〜１２I 上の走査信号
Ｓ２２1 〜Ｓ２２I の最大電圧振幅を大きくすることな
く、プライミング放電電圧と書込み放電電圧とを電圧に
できるので、低コストで陰極駆動回路でも、十分高速の
放電を形成できる。
Ｓ２２1 〜Ｓ２２I の最大電圧振幅を大きくすることな
く、プライミング放電電圧と書込み放電電圧とを電圧に
できるので、低コストで陰極駆動回路でも、十分高速の
放電を形成できる。
【００５９】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。例えば、各電位ＶH ，Ｖ
SUS ，ＶSCN ，ＶPR，Ｖb 等は、それぞれ書込み放電、
維持放電、プライミング放電が可能であれば、他の電位
でもよい。上記実施形態の陰極駆動回路３０，５０及び
陽極駆動回路２０の内部の構造は、図４或いは図７に限
定されず、例えば、ＤＣ−ＰＤＰ１０を分割してそれぞ
れ駆動する構成にしてもよい。
ず、種々の変形が可能である。例えば、各電位ＶH ，Ｖ
SUS ，ＶSCN ，ＶPR，Ｖb 等は、それぞれ書込み放電、
維持放電、プライミング放電が可能であれば、他の電位
でもよい。上記実施形態の陰極駆動回路３０，５０及び
陽極駆動回路２０の内部の構造は、図４或いは図７に限
定されず、例えば、ＤＣ−ＰＤＰ１０を分割してそれぞ
れ駆動する構成にしてもよい。
【００６０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、ＤＣ−ＰＤＰの複数の走査電極に、プライミ
ング放電を発生させるプライミング走査パルスと、書込
み放電を発生させる書込み走査パルスと、維持放電を発
生させる維持パルス列とを形成した走査信号をそれぞれ
印加し、これらプライミング走査パルスと書込み走査パ
ルスと維持パルス列とを、該各走査電極に順にシフトし
て与え、複数のデータ電極には、書込み放電を発生させ
ないときのみ書込み走査パルスの印加期間にオフレベル
となるデータ信号をそれぞれ与える。そのため、各走査
電極において、非書込みパルスのタイミングに、プライ
ミング走査パルスと維持パルスが一致しなければよくな
り、各パルス幅の設定の自由度が大きくなる。よって、
１行のアクセス時間を短縮することで、十分な階調レベ
ル表示をすることが可能になるとともに、安定な放電動
作を実現できる条件を選択できるようになり、誤放電の
ない優れた表示品質を実現できる。さらに、データ信号
の波形が従来に比べ非常に簡単になり、データ電極駆動
回路の低コスト化が可能になる。
によれば、ＤＣ−ＰＤＰの複数の走査電極に、プライミ
ング放電を発生させるプライミング走査パルスと、書込
み放電を発生させる書込み走査パルスと、維持放電を発
生させる維持パルス列とを形成した走査信号をそれぞれ
印加し、これらプライミング走査パルスと書込み走査パ
ルスと維持パルス列とを、該各走査電極に順にシフトし
て与え、複数のデータ電極には、書込み放電を発生させ
ないときのみ書込み走査パルスの印加期間にオフレベル
となるデータ信号をそれぞれ与える。そのため、各走査
電極において、非書込みパルスのタイミングに、プライ
ミング走査パルスと維持パルスが一致しなければよくな
り、各パルス幅の設定の自由度が大きくなる。よって、
１行のアクセス時間を短縮することで、十分な階調レベ
ル表示をすることが可能になるとともに、安定な放電動
作を実現できる条件を選択できるようになり、誤放電の
ない優れた表示品質を実現できる。さらに、データ信号
の波形が従来に比べ非常に簡単になり、データ電極駆動
回路の低コスト化が可能になる。
【００６１】第２の発明によれば、第１の発明における
プライミング走査パルスの電位と書込み走査パルスの電
位を同じにしたので、第１の発明よりも走査電極駆動回
路を低コスト化できる。
プライミング走査パルスの電位と書込み走査パルスの電
位を同じにしたので、第１の発明よりも走査電極駆動回
路を低コスト化できる。
【図１】本発明の第１の実施形態を示すデータ信号と走
査信号のタイムチャートである。
査信号のタイムチャートである。
【図２】従来のＤＣ−ＰＤＰの構造を示す斜視図であ
る。
る。
【図３】図２のＤＣ−ＰＤＰの駆動波形を示すタイムチ
ャートである。
ャートである。
【図４】本発明の第１の実施形態を示すＤＣ―ＰＤＰと
駆動回路の回路図である。
駆動回路の回路図である。
【図５】図４中のＤＣ−ＰＤＰ１０の構造を示す斜視図
である。
である。
【図６】図４中の走査信号Ｓ１２1 〜Ｓ１２I の波形図
である。
である。
【図７】本発明の第２の実施形態を示すＤＣ−ＰＤＰと
駆動回路の回路図である。
駆動回路の回路図である。
【図８】図７中の走査信号Ｓ２２1 〜Ｓ２２I の波形図
である。
である。
【図９】本発明の第２の実施形態を示すデータ信号と走
査信号のタイムチャートである。
査信号のタイムチャートである。
１０ ＤＣ−ＰＤＰ １１ 表示セル １２1 〜１２I 陰極（走査電
極） １３1 〜１３J 陽極（データ
電極） ２０ 陽極駆動回路 ３０，５０ 陰極駆動回路 Ｓ１２1 〜Ｓ１２I ，Ｓ２２1 〜Ｓ２２I 走査信号 Ｓ１３1 〜Ｓ１３J データ信号 ＰPR プライミング
走査パルス ＰWRT 書込みパルス ＰSUS 維持パルス ＰNW 非書込みパル
ス
極） １３1 〜１３J 陽極（データ
電極） ２０ 陽極駆動回路 ３０，５０ 陰極駆動回路 Ｓ１２1 〜Ｓ１２I ，Ｓ２２1 〜Ｓ２２I 走査信号 Ｓ１３1 〜Ｓ１３J データ信号 ＰPR プライミング
走査パルス ＰWRT 書込みパルス ＰSUS 維持パルス ＰNW 非書込みパル
ス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 手呂内 雄二 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (2)
- 【請求項１】 第１の基板及びこれに対向配置された第
２の基板と、前記第１の基板上に平行に配列された複数
の線状電極で構成されたデータ電極群と、前記第２の基
板上の前記データ電極群に対向する面に平行に配列され
た複数の線状電極で構成された走査電極群と、前記各デ
ータ電極と前記各走査電極の交差箇所に設けられ、該各
データ電極と各走査電極間の電位差に基づきプライミン
グ放電と書込み放電と該書込み放電に続く複数回の維持
放電をそれぞれ行う表示セルと、前記各表示セル内を含
み前記第１，第２の基板間に封入された放電ガスとを備
えた直流型気体放電パネルにおいて、 前記各走査電極に、前記プライミング放電を発生させる
プライミング走査パルスと、該プライミング走査パルス
から一定期間遅延して前記書込み放電を発生させる書込
み走査パルスと、該書込み走査パルスから一定期間遅延
して前記維持放電を発生させる維持パルス列とを形成し
た走査信号をそれぞれ印加し、これらプライミング走査
パルスと書込み走査パルスと維持パルス列とを、該各走
査電極に順にシフトして与え、 前記各データ電極には、前記書込み放電を発生させない
ときのみ前記書込み走査パルスの印加期間にオフレベル
となる非書込みパルスが形成され、前記書込み放電を発
生させるとき及び前記書込み走査パルスの印加期間以外
ではオンレベルを維持するデータ信号をそれぞれ与える
ことを特徴とする直流型気体放電パネルの駆動方法。 - 【請求項２】 前記走査信号における前記プライミング
走査パルスの電位と前記書込み走査パルスの電位とは、
同じ電位にしたことを特徴とする請求項１記載の直流型
気体放電パネルの駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8166362A JPH1011010A (ja) | 1996-06-26 | 1996-06-26 | 直流型気体放電パネルのメモリ駆動方法 |
| EP97105217A EP0817161A1 (en) | 1996-06-26 | 1997-03-27 | Memory drive system of a DC type of plasma display panel |
| US08/825,101 US5920295A (en) | 1996-06-26 | 1997-03-27 | Memory drive system of a DC type of plasma display panel |
| TW086104648A TW349215B (en) | 1996-06-26 | 1997-04-11 | Memory drive system of a DC type of plasma display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8166362A JPH1011010A (ja) | 1996-06-26 | 1996-06-26 | 直流型気体放電パネルのメモリ駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011010A true JPH1011010A (ja) | 1998-01-16 |
Family
ID=15829996
Family Applications (1)
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| JP8166362A Withdrawn JPH1011010A (ja) | 1996-06-26 | 1996-06-26 | 直流型気体放電パネルのメモリ駆動方法 |
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|---|---|---|---|---|
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- 1997-04-11 TW TW086104648A patent/TW349215B/zh active
Cited By (1)
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|---|---|---|---|---|
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| TW349215B (en) | 1999-01-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |