JPH0983588A

JPH0983588A - 復調器及び変復調システム及び復調方法

Info

Publication number: JPH0983588A
Application number: JP7238145A
Authority: JP
Inventors: Fumio Ishizu; 文雄石津
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-18
Filing date: 1995-09-18
Publication date: 1997-03-28
Also published as: US5757862A; CA2181843C; AU681061B2; AU6060596A; CA2181843A1

Abstract

(57)【要約】【課題】従来方式では、振幅誤差、直交ずれ、直流オ
フセットが生じるという課題があり、これらをなくした
復調器を得る。【解決手段】受信信号の搬送波周波数の４ｎ（ｎ＝整
数）倍の発振周波数を持つクロック発振手段と、このク
ロックのタイミングで受信搬送信号をＡ／Ｄ変換するＡ
／Ｄ変換器と、Ａ／Ｄ変換後の出力を必要時間遅らせ、
受信信号及び受信信号とπ／２ずれた同振幅信号を生成
する複素位相信号生成手段と、この生成された複素位相
信号に搬送波周波数で位相回転させて高速サンプルされ
た準同期検波出力を得る位相回転手段と、この準同期検
波出力をクロックを乗せ換えて間引き処理し、必要なＩ
チャネル、Ｑチャネルの出力信号を得るリタイミング手
段を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高周波の搬送波
に乗った受信信号を直交検波して必要信号を得る復調器
に関するものである。

【０００２】

【従来の技術】図１７は、従来の準同期直交検波回路と
して、例えば“ＰＳＫ信号の計算的復調法に関する検
討”電子情報通信学会ＣＳ８７−１０９に示されたもの
である。図において、１は受信ＩＦ信号と固定発振器３
出力とを乗算する第１のミキサー、２は前記受信ＩＦ信
号と前記固定発振器３出力の位相をπ／２進めた信号と
を乗算する第２のミキサー、３は発振周波数が受信ＩＦ
信号の中心周波数とほぼ等しい固定発振器、４は前記固
定発振器３出力信号の位相をπ／２進める移相器、５は
前記第１のミキサー１出力の高調波成分を除去する第１
の低域通過フィルタ（以降ＬＰＦと称す）、６は前記第
２のミキサー２出力の高調波成分を除去する第２のＬＰ
Ｆ、７は前記第１のＬＰＦ５出力をＡ／Ｄ変換する第１
のＡ／Ｄ変換器、８は前記第２のＬＰＦ６出力をＡ／Ｄ
変換する第２のＡ／Ｄ変換器、９は前記第１、第２のＡ
／Ｄ変換器７，８を動作するクロックの入力端子であ
る。

【０００３】以下に、図１７の動作について説明する。
いま、受信ＩＦ信号は位相変調されており、次式で示さ
れるとする。

【０００４】

【数１】

【０００５】ここで、

【０００６】

【数２】

【０００７】ここで、Ｉ（ｔ），Ｑ（ｔ）は、それぞれ
同相ベースバンド成分、直交ベースバンド成分、ω_cは
搬送波角周波数、θ_c（ｔ）は搬送波位相、Ａ（ｔ）は
搬送波振幅成分、θ_m（ｔ）は変調位相成分を表わす。
説明の簡単化のため、固定発振器３出力周波数は受信Ｉ
Ｆ信号周波数ω_cと等しいものとする。

【０００８】

【数３】

【０００９】上式において、Ｌ_o（ｔ）は固定発振器３
の出力信号、Ｌ_p（ｔ）は移相器４の出力信号を表わ
す。また、θ_LOは固定発振器３出力信号の初期位相を示
す。この時、第１のミキサー１出力信号Ｍ₁（ｔ）、第
２のミキサー２出力信号Ｍ₂（ｔ）は、それぞれ次式で
表わされる。

【００１０】

【数４】

【００１１】上式において、Δθ_Nはθ_c−θ_LO、Δθ
_Pはθ_c＋θ_LOを示す。

【００１２】そして、上記第１のミキサー１出力信号Ｍ
₁（ｔ）、第２のミキサー２出力信号Ｍ₂（ｔ）はそれ
ぞれ第１、第２のＬＰＦで高調波成分が除去され、準同
期検波信号Ｉ_QC（ｔ），Ｑ_QC（ｔ）が得られる。

【００１３】

【数５】

【００１４】また、式（７）を複素数表示すると、次式
のようになる。

【００１５】

【数６】

【００１６】このように、準同期検波した結果、送信し
たベースバンド信号を、受信ＩＦ信号と固定発振器３出
力信号との位相差Δθ_Nだけ位相回転したものが得られ
る。

【００１７】そして、第１、第２のＬＰＦ出力の準同期
検波信号Ｉ_QC（ｔ），Ｑ_QC（ｔ）は、それぞれ第１、第
２のＡ／Ｄ変換器７，８でディジタル信号に変換され
る。

【００１８】この後、Ａ／Ｄ変換された準同期検波信号
は、後段で同期検波や遅延検波などの復調処理される。
なお、受信ＩＦ信号と固定発振器３出力信号との周波数
に偏差がある場合も、前記位相回転項Δθ_Nが（ω_c−
ω_LO）ｔ＋Δθ_Nに変わるだけで同様に処理できる。以
上が、準同期検波部の動作原理である。

【００１９】

【発明が解決しようとする課題】従来の準同期検波回路
は、以上のようにＡ／Ｄ変換部前の直交検波部がアナロ
グ回路で構成されているため、１）Ｉ_QC（ｔ）とＱ_QC（ｔ）とで振幅誤差が生じる。２）Ａ／Ｄ変換部において、直流オフセットが生じる。３）直交精度が十分とれない。などの課題があった。この発明は上記課題を解決し、振
幅誤差、直流オフセット、直交誤差のない直交検波部を
持つ復調器を簡易な構成及び処理で実現しようとする。

【００２０】

【課題を解決するための手段】この発明に係る復調器
は、受信信号の搬送波周波数のｎを自然数とする４ｎ倍
の発振周波数を持つクロック発振手段と、このクロック
のタイミングで受信搬送信号をＡ／Ｄ変換するＡ／Ｄ変
換器と、このＡ／Ｄ変換後の出力を必要時間遅らせ、受
信信号及び受信信号とπ／２ずれた同振幅信号を生成す
る複素位相信号生成手段と、この生成された複素位相信
号に搬送波周波数で位相回転させて高速サンプルされた
準同期検波出力を得る位相回転手段と、この準同期検波
出力をクロックを乗せ換えて間引き処理し、必要なＩチ
ャネル、Ｑチャネルの出力信号を得るリタイミング手段
を備えた。

【００２１】クロック発振周波数は受信信号の搬送波の
４倍とし、また複素位相信号生成手段は、Ａ／Ｄ変換後
の信号と、このＡ／Ｄ変換後の信号をクロック分遅延さ
せる遅延回路の出力を、このクロックで動作するセレク
タで選択する構成とした。または複素位相信号生成手段
は、Ａ／Ｄ変換後の信号をクロック分遅延させる遅延回
路を複数段縦続接続し、Ａ／Ｄ変換後信号と各遅延回路
出力とを加減算して得られる複素ＩＦ信号を生成する複
素バンド・パス・フィルタ（ＢＰＦ）とした。また位相
回転手段は、クロックを入力とするモジュロ４カウンタ
と、このモジュロ４カウンタ出力の組み合わせと複素位
相信号生成手段出力とを乗算する乗算器とで構成した。
また更に、クロック発振周波数を受信信号の搬送波の８
倍とし、またＡ／Ｄ変換器の後に信号増幅手段を付加し
て後段に出力し、その信号増幅手段の構成として、Ａ／
Ｄ変換器出力を上記クロック分遅延させる遅延回路と、
上記遅延回路と上記Ａ／Ｄ変換器出力とを加算する加算
器と、上記加算器出力を入力として上記クロックの倍周
期のクロックで動作するフリップフロップとを設けた。
また更に上記構成で、Ａ／Ｄ変換器のサンプリング周波
数をｆ_S 、受信搬送波の周波数をｆ_IFとして、２Ｎｆ_IF
＝（ＭＮ＋２）ｆ_S の関係（Ｍ、Ｎは任意の自然数）を
持たせた。

【００２２】この発明に係る変復調システムは、受信信
号の搬送波周波数のｎを自然数とする４ｎ倍の発振周波
数を持つクロック発振手段と、このクロックのタイミン
グで受信搬送信号をＡ／Ｄ変換するＡ／Ｄ変換器と、こ
のＡ／Ｄ変換された出力を必要時間遅らせ、更に符号も
選択して、受信信号及び受信信号とπ／２ずれた同振幅
信号を生成する複素位相信号生成手段と、この生成され
た複素位相信号に搬送波周波数で位相回転させて高速サ
ンプルされた準同期検波出力を得る位相回転手段と、こ
の準同期検波出力をクロックを乗せ換えて間引き処理
し、必要なＩチャネル、Ｑチャネルの出力信号を得るリ
タイミング手段を備えた復調器と、対向する送信側の変
調器とで構成される。また本発明に係る復調波方法は、
受信信号の搬送波周波数の４ｎ（ｎ＝自然数）倍の発振
周波数を持つクロック発振手段と、このクロックのタイ
ミングで受信搬送信号をＡ／Ｄ変換するＡ／Ｄ変換器を
持ち、上記Ａ／Ｄ変換された受信搬送波信号を１クロッ
ク分遅延させるステップと、上記Ａ／Ｄ変換出力と上記
遅延出力とを符号反転も含めて組み合わせ選択して複素
ＩＦ信号を選択する複素位相信号選択ステップと、上記
選択された複素ＩＦ信号に搬送波周波数で位相回転させ
て準同期検波出力を得る準同期検波ステップとを備え
た。

【００２３】

【発明の実施の形態】

実施の形態１．従来方式では、Ａ／Ｄ変換部前の直交検
波部がアナログ回路で構成されているため、第１に、Ｉ
_QC（ｔ）とＱ_QC（ｔ）とで振幅誤差が生じる。第２に、
Ａ／Ｄ変換部において直流オフセットが生じる。第３
に、直交精度が十分とれない。などの問題点があった。
本発明は、受信ＩＦ信号を直接Ａ／Ｄ変換し、ディジタ
ル処理で直交検波することで前記問題点のなかで振幅誤
差と直交精度の問題を解決しようとするものである。図
１は、実施の形態１における復調器の直交検波部の構成
を示すものであり、図中において、従来例と同等要素
は、同一記号で示されている。図１において、１０は高
い周波数で動作し、受信ＩＦ信号を直接Ａ／Ｄ変換する
Ａ／Ｄ変換器である。１１は受信ＩＦ信号のほぼ４倍の
周波数をもち、Ａ／Ｄ変換器１０や後段のディジタル回
路を動作させる固定クロック発振器、１２はＡ／Ｄ変換
器１０出力を１クロック時間遅延させる遅延回路であ
る。１３はＡ／Ｄ変換器１０出力信号と遅延回路１２出
力信号とを入力し、複素乗算することでＩＦ周波数によ
る位相回転成分を除去し、準同期検波信号を出力する複
素位相回転回路で、１４は固定クロック発振器１１周波
数で位相回転回路１３から出力される準同期検波信号
を、必要な分を間引いて後段の回路の動作クロックに乗
せ換えるリタイミング回路である。

【００２４】また、図２は、図１中の位相回転回路１３
の一構成例を示すものである。図において、２０はＡ／
Ｄ変換器１０出力信号の入力端子、２１は遅延回路１２
出力信号の入力端子、２２は固定クロック発振器１１出
力クロックの入力端子である。２３は前記入力端子２２
入力クロックで動作し、（０，１，２，３）をくり返し
出力するｍｏｄ４カウンタ、２４は前記ｍｏｄ４カウン
タ２３のＬＳＢ出力を選択信号として、前記入力端子２
０、２１入力信号から２出力信号の組み合わせを選択す
るセレクタ、２５は前記ｍｏｄ４カウンタ２３出力信号
（２ビット）の排他的論理和をとる排他的論理和回路
で、２６は前記セレクタ２４出力信号の片方と前記排他
的論理和回路２５出力との排他的論理和を取り、準同期
検波同相信号Ｉ_QCを出力する第１の乗算器、２７は前記
セレクタ２４出力信号のもう片方と前記ｍｏｄ４カウン
タ２３のＭＳＢ出力信号との排他的論理和を取り、準同
期検波直交信号Ｑ_QCを出力する第２の乗算器である。本
構成は、本発明の基本構成要素である複素位相信号
Ｉ_c，Ｑ_c生成手段と、準同期検波同相信号Ｉ_QC、直交
信号Ｑ_QCを得る位相回転手段とが一部分複合された構成
となっている。

【００２５】次に、実施の形態１に関する動作を説明す
る。今、受信信号が式（１）で示されるとする。Ａ／Ｄ
変換器１０は、上記信号を固定クロック発振器１１出力
クロックＴのタイミングでＡ／Ｄ変換する。ここで、固
定クロック発振器１１出力クロックは、受信ＩＦ信号の
ほぼ４倍であり、いま説明を簡単にするために、正確に
４倍であるとすると、Ａ／Ｄ変換器１０出力は、以下の
ように示される。

【００２６】

【数７】

【００２７】ここで、ｆ_cは受信ＩＦ信号周波数、Ｔは
Ａ／Ｄ変換クロック周期でＴ＝１／（４ｆ_c）、また、
ｎは整数である。

【００２８】上記Ａ／Ｄ変換器１０出力信号は、２分岐
され、１方は遅延回路１２に入力される。その出力を式
（１０）に示す。

【００２９】

【数８】

【００３０】いま、変調速度に比べて、ＩＦ周波数が十
分高いと仮定すると（本仮定は一般的には成立する）、
変調速度及び帯域制限された雑音成分など、それに相当
する速度、或いは、フェージングなど、それ以下の速度
で変動する成分は、以下のように近似できる。

【００３１】

【数９】

【００３２】よって、遅延回路１２出力信号は、式（１
２）のように近似される。

【００３３】

【数１０】

【００３４】この結果、遅延回路１２出力信号Ｄ（ｎ
Ｔ）は、Ａ／Ｄ変換器１０出力信号Ｒ（ｎＴ）の位相を
π／２遅らせたｓｉｎ信号に近似されることがわかる。

【００３５】そして、Ａ／Ｄ変換器１０出力信号Ｒ（ｎ
Ｔ）を実軸信号、遅延回路１２出力信号Ｄ（ｎＴ）を虚
軸信号とすると、受信信号は、以下のようにＩＦ周波数
ｆ_ｃで位相回転する複素信号Ｓ（ｎＴ）で表わされる。

【００３６】

【数１１】

【００３７】よって、上記式（１３）の信号を得る複素
位相信号生成手段の出力を、後段でＩＦ周波数で位相を
逆に回転させれば、準同期検波出力が得られることにな
る。

【００３８】式（１３）で表わされる複素受信ＩＦ信号
Ｓ（ｎＴ）を位相回転回路１３に入力し、複素乗算によ
りＩＦ周波数で位相を逆回転させる。いま、受信ＩＦ周
波数をｆ_ｃとすると、位相逆回転用復素信号Ｃ（ｎ
Ｔ）は、ＩＦ周波数の４倍の周波数でサンプルしたこと
を考慮して、以下の式で示される。

【００３９】

【数１２】

【００４０】但し、ｎはＩＦ周波数の丁度４倍値の時０
となり、以降１，２，３，０の繰り返しとなる。そし
て、Ｓ（ｎＴ）にＣ（ｎＴ）を複素乗算することで、準
同期検波出力が得られる。即ち、

【００４１】

【数１３】

【００４２】ところで、式（１４）をみると、復素信号
Ｃ（ｎＴ）の取りうる値は、以下の４通りに限定される
ことがわかる。ここで、ｎは０，１，２，３のどれかで
あり、ｍｏｄ４カウンタの出力をこの繰り返しになるよ
う設定する。

【００４３】

【数１４】

【００４４】よって、位相回転回路１３の出力も、以下
のように４通りに限定される。

【００４５】

【数１５】

【００４６】即ち、準同期検波出力ＢＢ（ｎＴ）は、式
（１５）に替って簡単に式（１７）を求めればよい。次
に、式（１７）と図２を用いて位相回転回路１３の動作
を説明する。固定クロック発振器１１出力クロックは、
入力端子２２からｍｏｄ４カウンタ２３に入力され、ｍ
ｏｄ４カウンタ２３は、クロック毎に（０，１，２，
３）を周期的に出力する。これを２ビットの２進数表示
すると、（００），（０１），（１０），（１１）とな
る。なお、上記周期は、固定クロック発振器１１出力ク
ロック周波数が受信ＩＦ信号周波数の４倍に設定されて
いるため、受信ＩＦ信号周期と等しくなる。セレクタ２
４は、Ａ／Ｄ変換器１０出力信号Ｒ（ｎＴ）と遅延回路
１２出力信号Ｄ（ｎＴ）を入力とし、前記ｍｏｄ４カウ
ンタ２３のＬＳＢ出力を選択信号として、図２（ｂ）の
規則性に従って、２系統の信号Ｉ_c（ｎＴ），Ｑ_c（ｎ
Ｔ）を出力する。また、排他的論理和回路２５は、前記
ｍｏｄ４カウンタ２３出力（２ビット）の排他的論理和
を取り、値が等しい場合には“０”、異なる場合には
“１”を出力する。そして、第１の乗算器２６は、前記
セレクタ２４出力信号の一方であるＩ_c（ｎＴ）と前記
排他的論理和２５出力を入力とし、前記排他的論理和２
５出力値が“０”の場合は、Ｉ_c（ｎＴ）をそのまま出
力し、“１”の場合は、符号を反転して出力する（Ｉ_QC
（ｎＴ））。第２の乗算器２７は、前記セレクタ２４出
力信号のもう一方であるＱ_c（ｎＴ）と前記ｍｏｄ４カ
ウンタ２３のＭＳＢ出力を入力し、前記ＭＳＢ出力が
“０”の場合には、Ｑ_c（ｎＴ）をそのまま出力し、
“１”の場合は、符号を反転して出力する（Ｑ_QC（ｎ
Ｔ））。この結果、図１及び図２（ａ）位相回転回路１
３の入出力関係は、式（１７）と同一であることがわか
る。

【００４７】次に、前記位相回転回路１３出力信号Ｉ_QC
（ｎＴ），Ｑ_QC（ｎＴ）は、受信ＩＦ信号の４倍の周波
数で出力するため、後段でのベースバンド処理には使用
できない。よって、入力端子９から入力される低速クロ
ック（通常シンボル周波数の１／４倍程度が選択され
る）にリタイミング部１４で乗せ換えられ、つまり、間
引かれてベースバンド復調処理部に送られる。

【００４８】以上のように、本実施の形態１は、受信Ｉ
Ｆ信号を１つのＡ／Ｄ変換器で直接サンプルし、ディジ
タル信号処理を用いて直交検波するので、直交が高精度
でとれるＩ_QC（ｎＴ），Ｑ_QC（ｎＴ）との振幅が、容易
に一致できるなどの利点を有する。なお、式（１３）の
出力を得る複素位相信号生成手段は、最終的には式（１
５）の準同期検波出力が得られれば良い。更に、これは
式（１７）の簡易な値に限定されるので、複素位相信号
生成手段と位相回転手段を組み合わせて上記出力が得ら
れる具体的な回路構成は、他に幾つも考えられる。例え
ば、理論通り先にＲ（ｎＴ），Ｄ（ｎＴ）の正負の符号
乗算をし、セレクタで式（１７）に基づいてＩ_QC，Ｑ_QC
を選択するようにしても良い。また、受信側は本復調器
により、送信側は通常の又は任意の変調器を用いて送受
信の変復調システムが構成できる。また更に、本形態で
はハードウェア構成の例を示したが、Ａ／Ｄ変換後の受
信搬送波信号をソフトウェア処理で１クロック分遅延さ
せるステップと、更に、上記Ａ／Ｄ出力と１クロック遅
延とを組み合わせて式（１３）相当を得るステップと、
また、これらの信号に式（１６）の演算を施し、式（１
７）の準同期検波出力を得るステップを備えても良い。

【００４９】実施の形態２．本実施の形態２では、更に
加えてＡ／Ｄ変換器出力に直流オフセットが存在する場
合でも、良好な準同期検波出力を得ると同時に、Ａ／Ｄ
変換時に発生する量子化雑音の影響を低減する構成を説
明する。図３は、その検波部の構成図であり、図中、従
来例及び実施の形態１と同等構成要素は、同一符号で示
されている。図３（ａ）において、３０はＡ／Ｄ変換器
１０出力の受信ＩＦ信号の直流オフセット成分を除去
し、更に、直交した２信号を出力する複素帯域通過フィ
ルタ（以降複素ＢＰＦと称す）である。また、図３
（ｂ）は、前記複素ＢＰＦ３０の構成例を示すものであ
る。図において、３１は前記Ａ／Ｄ変換器１０出力信号
の入力端子、３２は固定クロック発振器１１出力クロッ
クの入力端子である。３３は前記入力端子３２入力クロ
ックで動作し、前記入力端子３１入力のＡ／Ｄ変換器１
０出力信号を１クロック時間遅延する第２の遅延回路、
３４は第２の遅延回路３３出力を更に１クロック時間遅
延する第３の遅延回路、３５は第３の遅延回路３４出力
をさらに１クロック時間遅延する第４の遅延回路であ
る。３６は前記入力端子３１入力のＡ／Ｄ変換器１０出
力信号から第３の遅延回路３４出力信号を減算する第１
の減算器、３７は前記減算器３６出力を外部に出力する
出力端子、３８は前記第２の遅延回路３３出力から第４
の遅延回路３５出力を減算する第２の減算器、３９は前
記第２の減算器３８出力を外部に出力する出力端子であ
る。

【００５０】次に、図３の構成の直交検波部の動作を説
明する。いま、Ａ／Ｄ変換器１０出力信号が次式で表わ
されるとする。

【００５１】

【数１６】

【００５２】上式において、Ａ_DC（ｎＴ）は、Ａ／Ｄ変
換器１０出力信号が含む直流オフセット成分であり、他
の記号は式（９）と同一である。本信号は、複素ＢＰＦ
３０に入力端子３１より入力され、第２，第３，第４の
遅延回路３３，３４，３５で１クロック時間ずつ遅延さ
れる。前記第２，第３，第４の遅延回路３３，３４，３
５出力信号を、それぞれＲ₂（ｎＴ），Ｒ₃（ｎＴ），
Ｒ₄（ｎＴ）とすると、次式で示される。

【００５３】

【数１７】

【００５４】ここで、変調速度に比べてＩＦ周波数が十
分高いと仮定すると、実施の形態１同様、以下のような
近似式が成立する。

【００５５】

【数１８】

【００５６】よって、Ｒ₂（ｎＴ），Ｒ₃（ｎＴ），Ｒ
₄（ｎＴ）は、以下のように近似できる。

【００５７】

【数１９】

【００５８】次に、第１の減算器３６は、入力端子３１
入力信号Ｒ_D（ｎＴ）から第３の遅延回路３４出力信号
Ｒ₃（ｎＴ）を減算し、Ｂ_I（ｎＴ）を出力する。ま
た、第２の減算器３８は、第２の遅延回路３３出力信号
Ｒ₂（ｎＴ）から第４の遅延回路３５出力信号Ｒ₂（ｎ
Ｔ）を減算し、Ｂ_Q（ｎＴ）を出力する。

【００５９】

【数２０】

【００６０】式（２２）のように、複素ＢＰＦ３０出力
は、Ａ／Ｄ変換出力時に含まれる直流オフセット成分Ａ
_DC（ｎＴ）が除去された、直交する２つの信号となって
おり、次式のような複素数表示ができる。

【００６１】

【数２１】

【００６２】よって、実施の形態１と同様に、位相逆回
転用復素信号Ｃ（ｎＴ）を複素乗算して、ＩＦ周波数成
分を除去してやれば、準同期検波結果が得られる。な
お、複素ＢＰＦ３０出力の係数２は、後段で１／２乗算
するか、それに相当する処理を行うことで処理される。

【００６３】更に、式（２２），式（２３）よりわかる
ように、信号成分は２倍され電力としては４倍になる
が、これに対してＡ／Ｄ変換出力に含まれる量子化雑音
は、一様分布するため電力的に２倍しかならず、等価的
に量子化雑音の影響が軽減できる。

【００６４】以上のように、本実施の形態２は、複素Ｂ
ＰＦを用いて２つの直交する信号を生成しているため、
Ａ／Ｄ変換出力に直流オフセットが存在しても除去で
き、更に、量子化雑音の影響を軽減することができる。

【００６５】前記複素ＢＰＦ３０の伝達関数を検証す
る。複素ＢＰＦ３０のＢ_I（ｎＴ）を出力する側は、入
力信号から２クロック時間遅延させた信号を減算し、Ｂ
_Q（ｎＴ）を出力する側は、入力信号を１クロック時間
遅延させた信号から更に２クロック時間遅延させた信号
を減算するので、その伝達関数Ｈ_I（ｚ），Ｈ_Q（ｚ）
は、それぞれ次式で表わされる。

【００６６】

【数２２】

【００６７】よって、その周波数特性Ｈ_I［ｅｘｐ（ｊ
ωＴ）］、Ｈ_Q［ｅｘｐ（ｊωＴ）］は、

【００６８】

【数２３】

【００６９】となり、その振幅項ｓｉｎωＴより直流オ
フセット成分を除去できる複素帯域通過フィルタ（Ｂ．
Ｐ．Ｆ）特性を示していることがわかる。図４に、その
振幅特性を示す。

【００７０】実施の形態３．複素ＢＰＦの他の構成を具
体的に説明する。以下に、図５を用いて実施の形態３の
構成を示す。図中、従来例及び前述した実施の形態と同
等構成要素は、同一符号で示されている。図５（ａ）に
おいて、４０は第２の複素ＢＰＦである。また、図５
（ｂ）は、前記第２の複素ＢＰＦ４０の構成例を示すも
のである。図において、４１は前記Ａ／Ｄ変換器１０出
力信号の入力端子、４２は固定クロック発振器１１出力
クロックの入力端子、４３，４４，４５はそれぞれ入力
端子４２入力クロックで動作し、前記入力端子４１入力
信号を１クロック時間ずつ遅延する第５，第６，第７の
遅延回路、４６は前記入力端子４１入力信号から前記第
６の遅延回路４４出力信号を減算する第３の減算器、４
７は前記第５の遅延回路４３出力信号から前記第７の遅
延回路４５出力信号を減算する第４の減算器、４８は前
記第３の減算器４６出力から前記第４の減算器４７出力
信号を減算する第５の減算器、４９は前記第５の減算器
４８出力を外部に出力する出力端子、５０は前記第３の
減算器４６出力と前記第４の減算器４７出力信号を加算
する加算器、５１は前記加算器出力を外部に出力する出
力端子である。

【００７１】次に、本実施の形態に関する動作を説明す
る。いま、Ａ／Ｄ変換器１０出力信号が式（１８）で表
わされるとすると、前記第５，第６，第７の遅延回路４
３，４４，４５出力信号Ｒ₅（ｎＴ），Ｒ₆（ｎＴ），
Ｒ₇（ｎＴ）は、式（２１）で示されるＲ₂（ｎＴ），
Ｒ₃（ｎＴ），Ｒ₄（ｎＴ）と等しくなる。よって、第
３，第４の減算器４６，４７出力信号Ｂ_1I（ｎＴ），Ｂ
_1Q（ｎＴ）は、式（２２）で示されるＢ_I（ｎＴ），Ｂ
_Q（ｎＴ）と等しくなる。

【００７２】その結果、前記第５の減算器４８出力信号
Ｂ_2I（ｎＴ）と前記加算器５０出力信号Ｂ_2Q（ｎＴ）
は、次式で示される。

【００７３】

【数２４】

【００７４】そして、上記出力は、それぞれ出力端子４
９，５１から外部に出力される。式（２６）で示される
ように、第２の複素ＢＰＦ４０出力は、直流オフセット
成分が除去された直交する２つの信号となっている。よ
って、複素表示ができるため、実施の形態１と同様に、
位相逆回転用複素信号Ｃ（ｎＴ）を用いて準同期検波結
果が得られる。

【００７５】実施の形態４．本実施の形態４は、実施の
形態１に加えてＡ／Ｄ変換時の量子化雑音の影響をより
低減するものである。以下に、図６，図７を用いて本実
施の形態の構成例を示す。図中、従来例及び前述した実
施の形態と同等構成要素は、同一符号で示されている。
図６において、６０は受信ＩＦ信号周波数のほぼ８倍の
周波数で発振する固定クロック発振器、６１は前記固定
クロック発振器６０出力クロックで受信ＩＦ信号をＡ／
Ｄ変換するＡ／Ｄ変換器、６２は前記固定クロック発振
器６０出力を２分周する２分周回路、６３は前記固定ク
ロック発振器６０と前記２分周回路６２出力クロックと
で動作し、前記Ａ／Ｄ変換器６１出力を入力して信号増
幅を行うＩＦ信号増幅部である。また、図７は、前記Ｉ
Ｆ信号増幅部６３の構成例を示すもので、６５は前記Ａ
／Ｄ変換器６１出力を入力する入力端子、６６は前記固
定クロック発振器６０出力クロックの入力端子、６７は
前記２分周回路６２出力信号の入力端子、６８は前記入
力端子６７入力信号を１クロック時間分遅延する遅延回
路、６９は前記入力端子６７入力信号と前記遅延回路６
８出力信号とを加算する加算器、７０は前記加算器６９
出力信号を前記入力端子６７入力信号をクロックとして
ラッチするフリップフロップ、７１は前記フリップフロ
ップ７０出力を外部に出力する出力端子である。

【００７６】次に、本実施の形態に関する動作を説明す
る。いま、Ａ／Ｄ変換器６１出力信号が、次式で表わさ
れるとする。

【００７７】

【数２５】

【００７８】上式において、Ｔ_sは、前記クロック発振
器６０出力クロック周期で、Ｔ_s＝１／（８ｆ_IF）であ
る。上記受信信号は、ＩＦ演算処理部６３に入力され
る。ＩＦ演算処理部６３内で、上記信号は遅延回路６８
で１クロック時間分遅延され、遅延前の信号と加算され
る。

【００７９】

【数２６】

【００８０】ここでは、前述した実施の形態と同様の近
似を仮定している。そして、前記加算器６９出力信号
は、前記フリップフロップ７０で８倍サンプルから４倍
サンプルに間引かれ、出力端子７１から外部に出力され
る。そして、実施の形態１同様、準同期検波処理が行わ
れる。式（２８）より明らかなように、加算器６９出力
において信号振幅は、約１．８５倍、電力で約３．４２
倍になっており、電力で２倍になるＡ／Ｄ変換時の量子
化雑音の影響が軽減できる。

【００８１】なお、本発明は、受信ＩＦ周波数の８倍サ
ンプルでなくてもよく、１６倍，３２倍など、２ｎ倍な
らば同様な処理で量子化雑音の影響を軽減できる。な
お、その場合は、２分周回路６２の代わりに、４分周回
路など出力が受信ＩＦ周波数の４倍の周波数になるよう
に変更する。更に、ＩＦ信号演算部６３の構成も、本実
施の形態のような２タップの移動平均に限定する必要は
なく、４タップ移動平均のような他の構成でも実現でき
る。

【００８２】実施の形態５．本実施の形態５は、実施の
形態２と４を組み合わせたものであり、実施の形態４に
加えてＡ／Ｄ変換時の量子化雑音の影響をより低減する
と同時に、直流オフセット成分も除去するものである。
以下に、図８を用いて本実施の形態の構成を示す。図
中、従来例及び前述した実施の形態と同等構成要素は、
同一符号で示されている。

【００８３】次に、本実施の形態に関する動作を説明す
る。いま、Ａ／Ｄ変換器６１出力信号が、次式で示され
るとする。

【００８４】

【数２７】

【００８５】上記出力を、ＩＦ信号演算部６３で実施の
形態４と同様の処理を行うと、フリップフロップ７０入
力信号は、以下のようになる。

【００８６】

【数２８】

【００８７】なお、上式において実施の形態４と同様の
近似を行っている。そして、フリップフロップ７０で、
８倍サンプル信号が４倍サンプル信号に間引かれる。

【００８８】

【数２９】

【００８９】そして、式（３１）は、２Ｔ_s＝Ｔと書き
直すと式（３２）のようになり、信号成分の振幅が１．
８５倍になっていること、位相がπ／８遅れているこ
と、直流オフセット成分が２倍になっていることを除い
て、式（１８）と同じ形式になっている。

【００９０】

【数３０】

【００９１】よって、実施の形態２と同様、複素ＢＰＦ
３０で処理を行うことによって、以下のような２出力が
得られる。

【００９２】

【数３１】

【００９３】よって、実施の形態２と同様に、本出力を
用いて準同期検波が可能になる。また、式（３３）より
明らかなように、信号成分の振幅は（２×１．８５）に
なっており、Ａ／Ｄ変換時の量子化誤差の影響が軽減さ
れると同時に、直流オフセット成分が除去されている。
以上のように、本実施の形態では、８倍サンプルされた
受信ＩＦ信号をＩＦ信号演算部６３と複素ＢＰＦ３０で
加減算処理することで、Ａ／Ｄ変換時の量子化誤差の影
響を軽減すると同時に、直流オフセット成分を除去でき
る。なお、実施の形態４と同様、サンプル数は８倍に限
定する必要はなく、２ｎならば任意の数字でよい。

【００９４】実施の形態６．高速動作にならないで、Ｓ
／Ｎを向上する例を説明する。実施の形態４，５におい
ては、受信ＩＦ信号を８倍、１６倍サンプルなどオーバ
ーサンプル数を大きくした場合、サンプル周波数を高く
しなくてはならず、高速動作が要求される。本実施の形
態は、これを抑えたもので、サンプリングにおける折り
返し周波数を積極的に利用することで、サンプリング周
波数を低く抑えて、等価的にオーバーサンプル数を増加
させるものである。本構成は、図６，図８と同様であ
る。但し、サンプリング周波数が、以下の式（３５）の
関係になるよう設定してある。図９は、この関係を説明
する図である。

【００９５】いま、Ａ／Ｄ変換時に、サンプリング周波
数ｆ_sと受信ＩＦ周波数ｆ_IFとに、以下の式（３４）の
ような関係が成立するとする。

【００９６】

【数３２】

【００９７】上式において、ｎは負でない整数である。
すると、Ａ／Ｄ変換出力の周波数は、標本化定理より折
り返されてしまい、ｆ_aとなる。ここで、ｆ_s＝Ｎ×ｆ
_a（Ｎは２以上の正の整数）となるように設定すると、
Ａ／Ｄ変換器出力は、Ｍ・ｆ_s／２とｆ_IFとの差である
ｆ_aに周波数変換された受信ＩＦ信号を、オーバーサン
プルＮでサンプルしたものと等価になる。この関係を式
（３４）に代入すると、以下のようになる。

【００９８】

【数３３】

【００９９】この結果、ｆ_aでサンプリングした場合の
Ａ／Ｄ変換器出力は、その信号の周波数ｆ_aは、折り返
しによって、ｆ_s／Ｎとなる。よって、Ａ／Ｄ変換出力
以降は、高い周波数でサンプルしたのと等価な状態とな
り、前述した実施の形態４，５と同様な処理を行うこと
によって量子化雑音の影響を低減できる。

【０１００】以上のように、本実施の形態によれば、サ
ンプル周波数を実際高くしなくても等価的にオーバーサ
ンプル数を大きくできるため、低い処理速度で量子化雑
音の影響を低減できる。

【０１０１】実施の形態７．本実施の形態は、変調速度
の如何に関らず、信号処理時のゆがみをなくし、かつ、
直流オフセット成分を除去する例を示すものである。例
えば、実施の形態２では、受信信号を複素ＢＰＦ３０に
入力することによって直流オフセット成分を除去するた
め、図５で示される程度の歪みを信号も受けてしまう。
これを除去することをねらいとする。図１０，図１１
は、本実施の形態での復調器の構成を示す図である。図
１０において、８０はＡ／Ｄ変換器１０出力信号に含ま
れる直流オフセット成分を除去する直流オフセット除去
部である。従来例及び前述した実施の形態と同等構成要
素は、同一符号で示されている。また、図１１は、前記
直流オフセット除去部８０の具体的な構成例を示すもの
である。図において、８１は前記Ａ／Ｄ変換器１０出力
信号の入力端子、８２は前記固定クロック発振器１１出
力クロックの入力端子、８３，８４，８５は前記入力端
子８２入力クロックで動作し、前記入力端子８１入力信
号を１クロック時間ずつ遅延する遅延回路、８６は前記
入力端子８１入力信号と前記遅延回路８３，８４，８５
出力信号とを加算する加算器、８７は前記加算器８６出
力を４で割る１／４回路であり、これらで構成された１
００の４タップ移動平均回路は、ＦＩＲ（Ｆｉｎｉｔｅ
ＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅ）回路と呼ばれ
る。８８は前記入力端子８１入力信号から前記４タップ
移動平均回路１００出力信号を減算する減算回路、８９
は前記減算回路出力を外部に出力する出力端子である。

【０１０２】次に、本実施の形態に関する動作を説明す
る。いま、Ａ／Ｄ変換器１０出力信号が式（１８）で表
わされるものとする。上記信号は、直流オフセット除去
部８０に入力され、２分岐される。そして、一方は移動
平均回路１００で移動平均される。いま、実施の形態１
同様の近似を仮定すると、移動平均回路１００において
信号成分は除去され、その結果、除算器８８の出力Ｒ_MV
（ｎＴ）は、次式で示される。

【０１０３】

【数３４】

【０１０４】そして、減算回路８８において、式（１
８）から式（３６）を減算することで直流オフセット成
分を除去でき、そして、出力端子８９から外部に出力す
る。

【０１０５】以上のように、本実施の形態は、Ａ／Ｄ変
換器１０出力信号を平均することによって、受信信号成
分自体には処理を施さずに、直流オフセット成分が除去
できるため、受信ＩＦ周波数と変調速度が十分離れてい
なくても信号成分を歪ませることがないという特徴を有
する。

【０１０６】なお、直流オフセット除去部８０の構成
は、４タップの移動平均回路に限定する必要はなく、他
の型ＦＩＲ（ＦｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓｐ
ｏｎｓｅ）構成や、ＩＩＲ（ＩｎｆｉｎｉｔｅＩｍｐ
ｕｌｓｅＲｅｓｐｏｎｓｅ）構成でもよい。

【０１０７】実施の形態８．本実施の形態は、構成要素
中で発生した歪みを後段で取り除いて、処理精度を高め
た例を説明する。本実施の形態では、例えば、実施の形
態２の複素ＢＰＦ３０で信号成分に歪みが生じた場合、
後段のベースバンド処理で歪みを補償するものである。
図１２は、本実施の形態の復調器の構成を示す図であ
る。図において、９０は複素ＢＰＦ３０で生じた歪みを
ベースバンド帯域で補償する歪み補償回路である。ま
た、従来例及び前述した実施例と同等構成要素は、同一
記号で示されている。

【０１０８】次に、本実施の形態に関する動作を説明す
る。いま、受信ＩＦ周波数と変調速度が十分離れていな
いため、複素ＢＰＦ３０で信号成分が歪んだとする。そ
の場合、信号歪みは、式（２５）において、信号帯域内
を考慮すればよい。その伝達関数をＨ［ｅｘｐ（ｊω
Ｔ）］とすると、ベースバンド信号になった後、即ち、
リタイミング部出力においても、同様に歪んでいる。よ
って、後段で前記歪みの伝達関数の逆特性Ｈ^-1［ｅｘｐ
（ｊωＴ）］を、歪み補正回路９０でかけてやればよ
い。この結果、前記歪み成分はキャンセルされ、歪みの
無い伝送が可能になる。

【０１０９】以上のように、本実施の形態は、ベースバ
ンド部で複素ＢＰＦで生じた歪みを補償してしまうた
め、受信ＩＦ周波数と変調速度が十分離れていなくても
歪みの無い伝送を可能にする。

【０１１０】なお、本歪み補正回路は、特に設定しなく
ても、ベースバンド受信フィルタの特性に歪み成分の逆
特性を乗算してもよい。本実施の形態では、複素ＢＰＦ
にて生じた歪みを、後段でその逆特性Ｈ^-1を持つ伝達関
数の歪み補正回路で補正する例を説明した。これは、位
相回転手段で生じた歪みを補正する場合にも適用でき、
位相回転手段での伝達関数をＨ₂［ｅｘｐ（ｊωＴ）］
として、その逆特性のＨ₂ ^-1［ｅｘｐ（ｊωＴ）］を歪
み補正回路の伝達関数とすればよい。

【０１１１】実施の形態９．本実施の形態９では、実施
の形態６で示した折り返しを用いたサンプリング技術を
応用して、量子化雑音特性が優れているΔ変調やΔΣ変
調などオーバーサンプリングＡ／Ｄ変換技術を、直交検
波部へ適用した例を説明する。図１３，図１４，図１６
は、本実施の形態での復調器の構成を示した図である。
図において、従来例及び前述した実施の形態中の同等要
素は、同一符号で示されている。図１３において、１１
０は式（３５）を満足する周波数で発振する固定クロッ
ク発振器、１１１は前記固定クロック発振器１１０で動
作するΔ変調器、１１２は前記固定クロック発振器１１
０出力を分周する分周器、１１３は前記Δ変調器１１１
出力を平均化し、データを間引いて出力するフィルタ＆
間引き回路である。

【０１１２】また、図１４は、前記Δ変調器１１１の構
成例を示す図である。図中、１２０は受信ＩＦ信号の入
力端子、１２１は前記固定クロック発振器１１０出力ク
ロックの入力端子、１２２は前記入力端子１２０入力信
号を前記入力端子１２１入力クロックでサンプルするサ
ンプルホールド回路、１２３は前記サンプルホールド回
路１２２出力から積分器１２７出力を減算する減算器、
１２４は前記減算器１２３出力の符号を検出し、正なら
ば「１」を負ならば「−１」を出力する比較器、１２５
は前記比較器１２４出力を１クロック時間遅延する遅延
回路、１２６は前記遅延回路１２５出力をＤ／Ａ変換す
る１ビットＤ／Ａ変換器、１２７は前記１ビットＤ／Ａ
変換器１２６出力を積分する積分器、１２８は前記比較
器１２４出力と遅延回路１２９出力を加算する加算器、
１２９は前記加算器１２８出力を１クロック時間遅延す
る遅延回路、２００は前記加算器１２８と前記遅延回路
１２９とで構成される積分器、１３０は前記加算器１２
８出力を外部に出力する出力端子である。また、図１６
は、前記フィルタ＆間引き回路１１３の構成例を示す図
である。図中、１３１は前記Δ変調器１１１出力を入力
する入力端子、１３２は前記固定クロック発振器１１０
出力を入力する入力端子、１３３は前記分周器１１２出
力を入力する入力端子、１３４は前記入力端子１３２入
力クロックで動作し、前記入力端子１３１入力信号の移
動平均をとる移動平均フィルタ回路で、例えば、図１１
の４タップ平均移動回路でもよい。１３５は前記移動平
均フィルタ回路１３４出力を前記入力端子１３３入力ク
ロック周期に間引く間引き回路、１３６は前記間引き回
路１３５出力を外部に出力する出力端子である。

【０１１３】次に、本実施の形態の復調器の動作を説明
する。いま、固定クロック発振器１１０出力周波数ｆ_s
と受信ＩＦ周波数ｆ_IFとの関係が式（３５）を満足する
とする。このとき、実施の形態６と同様に、サンプルホ
ールド回路１２２出力信号の周波数ｆ_S/Hは、折り返し
によってｆ_S/Nとなるため、等価的に中心周波数ｆ_S/H
のＩＦ信号をＮ倍オーバーサンプルしたことと等しくな
る。よって、前記サンプルホールド回路１２２出力をΔ
変調し、その結果を積分器２００で再び積分することに
よって、高い精度のΔ変調器を用いたＡ／Ｄ変換出力
が、出力端子１３０より出力される。そして、よく知ら
れているように、量子化雑音は、サンプル周波数の１／
２まで一様分布する。その様子を図１５に示す。

【０１１４】前記出力端子１３０から出力されたΔ変調
器１１１出力信号は、前記フィルタ＆間引き回路１１２
に入力端子１３１から入力される。そして、移動平均フ
ィルタ回路１３４において、信号周波数より高い周波数
成分を除去することによって、高域周波数帯の量子化雑
音成分が除去され、その結果、ＳＮ比が向上する。量子
化雑音成分が軽減された前記移動平均フィルタ回路１３
４出力信号は、等価的なオーバーサンプル数が高いた
め、間引き回路１３５において入力端子１３３から入力
される分周器１１２出力クロック周波数に間引かれる。
ここで、分周器１１２出力周波数を４×ｆ_S/Hに設定し
ておけば、等価的に、中心周波数ｆ_S/ _H の受信ＩＦ信号
を４倍サンプルしたことになり、後段で前述した実施の
形態と同様な処理が可能になるため、高い精度のディジ
タル準同期直交検波が可能になる。

【０１１５】以上のように、本発明においては、サンプ
リングにおいて、折り返されてダウンコンバートされた
受信ＩＦ信号をΔ変調するため、量子化雑音特性が優れ
ているΔ変調技術を低い動作速度の処理において実現で
きる。なお、間引き処理において、本実施の形態のよう
に低速クロックは、必ずしも高速クロックを分周したも
のである必要はなく、非同期な他の発振器を用いてもよ
い。また、オーバーサンプリングＡ／Ｄ変換技術として
は、Δ変調方式に限定する必要はなく、Δ変調やＭＡＳ
Ｈ（Ｍｕｌｔｉｓｔａｇｅｎｏｉｓｅｓｈａｐｉｎ
ｇ）方式などを用いてもよい。

【０１１６】

【発明の効果】上記のように、この発明によれば、受信
信号をＲＦ帯、ＩＦ帯でＡ／Ｄ変換し、複素位相信号を
搬送波で位相回転させる直交検波を行うので、高い直交
精度や振幅精度が得られる効果がある。

【０１１７】また更に、ディジタルＢＰＦを用いたの
で、高い直交精度や振幅精度を得ることに加えて直流オ
フセット成分も除去できる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１における復調器の構成
を示すブロック図である。

【図２】図１における位相回転回路の構成を示すブロ
ック図とセレクタの入出力特性を示す図である。

【図３】実施の形態２における復調器の構成を示すブ
ロック図と複素ＢＰＦの構成を示すブロック図である。

【図４】複素ＢＰＦの周波数特性を示す図である。

【図５】実施の形態３における復調器の構成と複素Ｂ
ＰＦの構成を示すブロック図である。

【図６】実施の形態４における復調器の構成を示すブ
ロック図である。

【図７】図６におけるＩＦ信号増幅部の構成を示すブ
ロック図である。

【図８】実施の形態５における復調器の構成を示すブ
ロック図である。

【図９】実施の形態６における復調器の動作を説明す
る図である。

【図１０】実施の形態７における復調器の構成を示す
ブロック図である。

【図１１】図１０中の直流オフセット除去部の構成を
示すブロック図である。

【図１２】実施の形態８における復調器の構成を示す
ブロック図である。

【図１３】実施の形態９における復調器の構成を示す
ブロック図である。

【図１４】図１３中のΔ変調器の構成を示すブロック
図である。

【図１５】図１３中のΔ変調器出力における信号成分
と量子化雑音成分との関係を示す図である。

【図１６】図１３中のフィルタと間引き回路の構成を
示す図である。

【図１７】従来の復調器の構成を示すブロック図であ
る。

【符号の説明】

１第１のミキサー、２第２のミキサー、３固定発
振器、４移相器、５第１のＬＰＦ、６第２のＬＰ
Ｆ、７第１のＡ／Ｄ変換器、８第２のＡ／Ｄ変換
器、９クロック入力端子、１０Ａ／Ｄ変換器、１１
固定クロック発振器、１２遅延回路、１３複素位
相回転回路、１４リタイミング回路、２０入力端
子、２１入力端子、２２入力端子、２３ｍｏｄ４
カウンタ、２４セレクタ、２５排他的論理和回路、
２６第１の乗算器、２７第２の乗算器、３０複素
ＢＰＦ、３１入力端子、３２入力端子、３３第２
の遅延回路、３４第３の遅延回路、３５第４の遅延
回路、３６第１の減算器、３７出力端子、３８第
２の減算器、３９出力端子、４０第２の複素ＢＰ
Ｆ、４１入力端子、４２入力端子、４３第５の遅
延回路、４４第６の遅延回路、４５第７の遅延回
路、４６第３の減算器、４７第４の減算器、４８第
５の減算器、４９出力端子、５０加算器、５１出
力端子、６０固定クロック発振器、６１Ａ／Ｄ変換
器、６２２分周回路、６３ＩＦ信号演算部、６５
入力端子、６６入力端子、６７入力端子、６８遅
延回路、６９加算器、７０フリップフロップ、７１
出力端子、８０直流オフセット除去部、８１入力端
子、８２入力端子、８３遅延回路、８４遅延回
路、８５遅延回路、８６加算器、８７１／４回
路、８８減算回路、８９出力端子、９０歪み補正
回路、１００４タップ移動平均回路、１１１ Δ変調
器、１１２分周器、１１３フィルタ＆間引き回路、
１２０入力端子、１２１入力端子、１２２サンプル
ホールド回路、１２３減算器、１２４比較器、１２
５遅延回路、１２６１ビットＤ／Ａ変換器、１２７
積分器、１２８加算器、１２９遅延回路、１３０
出力端子、１３１入力端子、１３２入力端子、１３３
入力端子、１３４移動平均フィルタ、１３５間引
き回路、１３６出力端子、２００積分器。

Claims

【特許請求の範囲】

【請求項１】受信信号の搬送波周波数の４ｎ（ｎ＝自
然数）倍の発振周波数を持つクロック発振手段と、上記クロックのタイミングで受信搬送信号を高速Ａ／Ｄ
変換するＡ／Ｄ変換器と、上記Ａ／Ｄ変換された出力を必要時間遅らせ、受信信号
及び受信信号とπ／２ずれた同振幅信号を生成する複素
位相信号生成手段と、上記生成された複素位相信号に搬送波周波数で位相回転
させて高速サンプルされた準同期検波出力を得る位相回
転手段と、上記準同期検波出力をクロックを乗せ換えて間引き処理
し、必要なＩチャネル、Ｑチャネルの出力信号を得るリ
タイミング手段を備えた復調器。
【請求項２】また更に、クロック発振周波数は受信信
号の搬送波の４倍とし、また複素位相信号生成手段は、
Ａ／Ｄ変換後の信号と、上記Ａ／Ｄ変換後の信号を上記
クロック分遅延させる遅延回路の出力を、上記クロック
で動作するセレクタで選択する構成としたことを特徴と
する請求項１記載の復調器。
【請求項３】また更に、クロック発振周波数は受信信
号の搬送波の４倍とし、また複素位相信号生成手段は、
Ａ／Ｄ変換後の信号を上記クロック分遅延させる遅延回
路を複数段縦続接続し、Ａ／Ｄ変換後信号と上記各遅延
回路出力とを加減算して得られる複素ＩＦ信号を生成す
る複素バンド・パス・フィルタ（ＢＰＦ）としたことを
特徴とする請求項１記載の復調器。
【請求項４】また更に、複素ＢＰＦは、遅延回路を３
段の縦続接続とし、入力と上記遅延回路２段目出力を減
算して一方の搬送波位相信号とし、上記遅延回路１段目
出力と３段目出力を減算して他方の搬送波位相出力とし
たことを特徴とする請求項３記載の復調器。
【請求項５】また更に、クロック発振周波数は受信信
号の搬送波の４倍とし、また位相回転手段は、上記クロ
ックを入力とするモジュロ４カウンタと、上記モジュロ
４カウンタ出力の組み合わせと複素位相信号生成手段出
力とを乗算する乗算器とで構成することを特徴とする請
求項１記載の復調器。
【請求項６】また更に、クロック発振周波数は受信信
号の搬送波の８倍とし、またＡ／Ｄ変換器の後に信号増
幅手段を付加して後段に出力し、その信号増幅手段の構
成として、Ａ／Ｄ変換器出力を上記クロック分遅延させ
る遅延回路と、上記遅延回路と上記Ａ／Ｄ変換器出力と
を加算する加算器と、上記加算器出力を入力として上記
クロックの倍周期のクロックで動作するフリップフロッ
プとを設けたことを特徴とする請求項１記載の復調器。
【請求項７】また更に、Ａ／Ｄ変換器のサンプリング
周波数をｆ_S 、受信搬送波の周波数をｆ_IFとして、２Ｎ
ｆ_IF＝（ＭＮ＋２）ｆ_S の関係（Ｍ、Ｎは任意の自然
数）を持たせたことを特徴とする請求項６記載の復調
器。
【請求項８】また更に、Ａ／Ｄ変換器の後に直流オフ
セット除去手段を付加して後段に出力し、その直流オフ
セット除去手段の構成として、ＦＩＲ（Finite Impulse
Response ）フィルタまたはＩＩＲ（Infinite Impulse
Response ）フィルタと減算器を設けたことを特徴とす
る請求項１記載の復調器。
【請求項９】また更に、直流オフセット除去手段は、
縦続接続した３段の遅延回路と、直流オフセット除去手
段入力と上記遅延回路各出力を加算する加算器と、加算
器出力を平均化する除算器相当とで構成される４タップ
平均移動回路を備えたことを特徴とする請求項８記載の
復調器。
【請求項１０】また更に、各構成要素の中間または後
段に歪み補正手段相当を設けて後段に出力し、上記歪み
補正手段相当の特性として、構成要素の複素位相信号生
成手段、位相回転手段で発生した歪みを補償する上記複
素位相信号生成手段、位相回転手段の任意の伝達関数の
逆特性を持たせたことを特徴とする請求項１記載の復調
器。
【請求項１１】また更に、Ａ／Ｄ変換器に換え、デル
タ変調器、即ちサンプリング・ホールド回路と、比較
器、遅延回路、Ｄ／Ａ変換器を含む閉ループとで構成さ
れ、該デルタ変調器と移動平均フィルタと間引き回路と
で置き換えることを特徴とする請求項１記載の復調器。
【請求項１２】受信信号の搬送波周波数の４ｎ（ｎ＝
自然数）倍の発振周波数を持つクロック発振手段と、該
クロックのタイミングで受信搬送信号をＡ／Ｄ変換する
Ａ／Ｄ変換器と、該Ａ／Ｄ変換された出力を必要時間遅
らせ更に符号も選択して受信信号及び受信信号とπ／２
ずれた同振幅信号を生成する複素位相信号生成手段と、
該生成された複素位相信号に搬送波周波数で位相回転さ
せて高速サンプルされた準同期検波出力を得る位相回転
手段と、該準同期検波出力をクロックを乗せ換えて間引
き処理して必要なＩチャネルとＱチャネルの出力信号を
得るリタイミング手段を備えた復調器と、上記復調器と対向する送信側の変調器とで構成される変
復調システム。
【請求項１３】受信信号の搬送波周波数の４ｎ（ｎ＝
自然数）倍の発振周波数を持つクロック発振手段と、該
クロックのタイミングで受信搬送信号をＡ／Ｄ変換する
Ａ／Ｄ変換器を持ち、上記Ａ／Ｄ変換された受信搬送波信号を１クロック分遅
延させるステップと、上記Ａ／Ｄ変換出力と、上記遅延出力とを符号反転も含
めて組み合わせ選択して複素ＩＦ信号を選択する複素位
相信号選択ステップと、上記選択された複素ＩＦ信号に搬送波周波数で位相回転
させて準同期検波出力を得る準同期検波ステップとを備
えた復調方法。