KR960011125B1

KR960011125B1 - 시분할 다중 통신 채널용 디지탈 복조 회로

Info

Publication number: KR960011125B1
Application number: KR1019930001245A
Authority: KR
Inventors: 임무길
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1993-01-30
Filing date: 1993-01-30
Publication date: 1996-08-20
Anticipated expiration: 2013-01-30
Also published as: KR940019099A; US5588027A; JP3188356B2; JPH06318962A

Abstract

내용 없음.

Description

시분할 다중 통신 채널용 디지털 복조 회로

제1도는 종래의 회로도.

제2도는 본 발명의 실시예에 따른 기능별 블록도.

제3도는 본 발명의 실시예에 따른 회로도.

제4도는 본 발명의 실시예에 따른 흐름도.

제5도는 본 발명에 따른 우, 기수번째 심볼의 위상결정 및 I, Q채널 진폭 한계 값 결정예시도.

본 발명은 무선통신용 시분할다중통신(TDMA)용 채널에서의 디지털 변/복조장치에 관한 것으로, 특히 π/4-DQPSK(Differentially Encoded Quadrature Phase Shift Keying) 방식으로 변조된 신호에 대한 시분할 다중 통신 채널용 디지털 복조회로에 관한 것이다.

일반적으로 π/4-DQPSK 방식은 디지털 데이터전송을 위한 변조방식의 일종이다. 이는 변조된 신호가 위상의 최대순간 천이 값이 기준의 QPSK방식에 비하여 적고, 비교적 간단한 수신기를 사용할 수 있는 장점이 있는 것으로 알려져 있다.

종래의 위상동기방식 π/4-DQPSK 복조기는 제1도와 같이 구성되어지며, 제1도에 도시된 바와 같이 안테나(101)를 통한 수신신호는 리니어리시버(103)에서 수신처리되어 체배기(105)에 입력된다. 상기 체배기(105)는 입력들 4체배한 후 수신단의 기저대역에서 2진데이터의 정확한 검출을 위해 1/2심볼클럭부(109)에서 발생되는 신호와 믹서(107)에서 믹싱한다.

상기 믹서(107)의 출력신호는 대역통과필터(111)를 거쳐 일정 대역내에 통과대역으로 하여 필터링된 후 미리터(113)에서 일정 범위를 벗어난 부분을 제거시킨다. 상기 리미터(113)의 출력은 분주기(110)에서 4분주한다. 상기 분주기(115)의 출력은 승산기(119)와 이상기(117)에 입력한다. 상기 이상기(117)는 입력에 대해 90° 위상 변화시킨 승산기(121)에 입력하고, 상기 승산기(119,121)에서는 상기 리니어리시버(103)의 출력을 지연회로(125)에서 지연한 신호와 상기 분주기(115) 및 이상기(117)의 출력을 승산하여 차동 위상검파기(123)에서 위상차에 따라 2진 데이터를 출력하므로 복조된다.

그러나 상기한 종래 복조방법에 있어 2진 데이터의 정화한 검출을 위해 심볼클럭 복조회로에 궤환회로를 포함시켜야하는 위상동기루프회로나 2차이상의 체배기 등을 사용해야 한다. 이와 같이 구성되는 복조기는 설계가 매우 복잡해지고, 원하는 성능을 만족시키기 위한 회로구현이 까다로와서 설계기간이 길어지는 등 많은 문제점을 안고 있다.

따라서 본 발명의 목적은 설계 및 구현이 용이하고 클럭복구 회로가 필요치 않은 복조회로를 제공함에 있다.

본 발명의 다른 목적은 저전력소모, 소형원칩화 하기 용이하고 주변회로와의 접속이 용이한 디지털처리방식의 복조회로를 제공함에 있다.

상기 목적을 수행하기 위해 본 발명의 송신단에서 π/4-DQPSK 방식으로 변조되어 전송되어진 신호를 수신하여 반송파를 제거한다. 상기 변조된 정보는 기저대역으로 천이시키며, 상기 천이된 기저대역 신호는 디지털 신호로 변환하여 메모리에 저장하여 디지털 신호처리기를 사용하여 2진 디지털 데이터를 복원시켜 복조한다. 즉, 상기 복조기의 전체구조는 직교형(Quadrature Type)으로서 반송파에 실려 수신된 π/4-DQPSK 변조신호를 기저대역으로 천이시킴과 동시에 I, Q채널로 분리시킨다. 그리고, 다음 I, Q 각 채널에서 송신부와 동기되지 않은 정해진 클럭을 사용하여 데이터 전송속도의 K배로 오버샘플링(oversampling)한 후 중간버퍼 메모리에 저장시킨다. 상기 중간버퍼 메모리에 저장된 디지털 수신 신호는 디자탈 시그날 프로세서가 읽어서 2진 데이터복조알고리즘을 수행하며, 상기 복조는 크게 세 단계를 거치게 되는데, 시간동기부, 수신위상결정부 그리고 차동위상검출부를 통과하여 최종 2진 데이터를 복조한다.

특히 본 발명의 복조기는 수신하게되는 신호는 반송파를 사용하고 일반적인 시분할 다중통신 방식에 따라 신호가 송,수신되며, 전송되는 디지털 데이터의 일부로서 매 타임슬롯 마다 정해진 비트 수 만큼의 트레이닝, 데이터 열이 포함되어 있는 신호이다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 블록도로서, 본 발명의 복조기는 크게 RF처리부(1)와 디지털처리부(2)로 나눌수 있다.

상기 RF처리부(1)는 수신된 π/4-DQPSK 변조신호를 기저 대역으로 천이시킴과 동시에 I, Q채널로 분리시키는 부분이며, 상기 디지털처리부(2)는 DSP처리를 위한 A/D 변환부 및 DSP를 포함한 주변 메모리부들로 구성된다.

안테나(도시하지 않았음)로부터 수신된 π/4-DQPSK 변조신호를 수신여파기(201)에서 필터링한 후 승산기(202, 203)에서 국부발진기(213)의 국부반송파(fo)와 승산하여 기저대역으로 천이시킴과 동시에, I, Q채널로 분리하되, 상기 국부반송파(fo)의 신호를 π/2위상천이기(204)에서 90°쉬프트한 신호를 승산기(203)에서 승산하여 Q채널로 분리되어 출력토록하는 천이 및 I, Q채널분리부(220)와, 상기 승산기(202,203)에서 분리된 I, Q채널의 출력을 저역여파하는 제1,2저역통과여파기(205,206)와, 상기 제1,2저역통과여파기(205,206)에서 여파된 상기 천이 및 I, Q채널분리부(200)의 출력으로부터 천이된 기저대역 I, Q채널 아날로그 신호를 디지털데이타로 변환하는 제1,2A/D변환기(207,208)와, 상기 제1,2A/D변환기(207,208)의 출력을 처리하기 위해 라이트되어지는 데이터의 라이트속도와 읽어가는 리드속도의 차에 따라 이를 완충하기 이한 이중포트메모리(Dual Port Memory)로 구성된 중간버퍼메모리(217)와, 기준 변조파형에 대한 데이터를 저장하고 있는 기준파형 저장메모리(29)와, 상기 중간버퍼메모리(217)의 출력으로부터 상기 기준파형 저장 메모리(209)의 출력의 기준 트레이닝 데이터 열에 대한 변조신호와의 상관함수 값을 이용하여 계산을 통해 타임슬롯내의 각 데이터별 위치를 검출하는 시간동기부(218)와, 상기 시간동기부(218)의 출력으로부터 π/4-DQPSK 변조된 신호의 I, Q채널신호 값이 나타내는 특성에 의해 매주기(T)마다 수신위상을 결정하는 수신위상결정부(210)와, 상기 수신위상결정부(210)의 출력신호에 대해 송신단에서 변조시 발생된 차동위상 엔코딩되어진 위상차를 검출된 위상값들에 대하여 π/4-DQPSK 변조특성에 따라 2진 데이터를 결정하는 차동위상검출 및 2진 데이터결정부(211)와 상기 차동위상검출 및 2진 데이터결정부(211)의 출력이 하나의 차동 위상값에 대하여 2비트 단위씩 한꺼번에 결정되므로 직렬로 변환하여 2진 데이터로 복조하는 병/직렬변환기(212)로 구성된다.

따라서 상기 기준파형 저장메모리(209) 및 시간동기부(218)로부터 병/직렬 변환기(212)의 구성이 디지털신호처리부(2)가 되며, 그 이전은 RF 처리부(1)가 된다.

제3도는 제2도에 의한 본 발명에 따른 실시예의 구체회로도로서, 상기 디지털신호처리부(2)를 디지털시그날 프로세서(303)와, 제1,2메모리(301,302)를 구성시켜 S/W 웨어적으로 실현시켰다.

제4도는 본 발명에 따른 처리흐름도를 나타낸 것으로 (4a)-(4d)과정까지는 RF처리부(1)에서 처리하는 과정을 도시하였으며, (4d)-(4l)은 디지탈 시그날 프로세서(303)에서 소프트웨어적으로 처리되는 복조과정을 도시한 것으로,상기 디지털 데이터로 변환된 수신데이터를 받아 복소수 상관함수(Complex correlation)를 계산하는 제1과정과, 상기 제1과정의 계산된 복소수 상관함수에 따라 최대 피이크점을 검출하는 제2과정과, 상기 제2과정에서 검출한 값의 정보에 의해 I, Q 각 채널 디지털 수신신호의 2X(L) 데이터 열을 선택하여 매 T단위의 수신 위상을 결정하는 제3과정과, 상기 제3과정의 결정된 수신위상에 따라 차위상을 디코딩하여 2진 데이터를 결정한 후 직렬로 변환하여 복조된 2진 데이터 열을 발생하는 제4과정으로 이루어진다.

제5도는 본 발명에 따른 심볼의 위상결정 및 I, Q진폭 영역에서의 위상결정을 위한 한계상태를 도시한 것으로, (5a)는 우수번째 심볼의 위상을 위한 값으로 갖도록 하는 예시도이고, (5b)는 I, Q채널 진폭영역에서의 한계값을 결정하기 위한 예시도, (5c)는 기수번째 심볼의 위상을 한값으로 갖도록 하는 예시도이고, (5d)는 진폭영역에서의 한계값을 위상결정을 위한 예시도이다.

따라서 본 발명의 구체적 일실시예를 제2도-제5도를 참조하여 상세히 설명하면, π/4-DQPSK 복조의 전체 흐름도는 제4도와 같다.

(4a)-(4d)과정은 제2도의 RF처리부(1)에서 처리되는 것으로 수신된 π/4-DQPSK 변조신호는 수신여파기(201)에서 여파되고, 국부발진기(213)의 국부반송파(fo)에 의해 승산기(202,203)에서 승산하되, 상기 승산기(203)는 π/2위상천이기(204)의 출력과 승산되어 기저대역으로 천이되면서 I, Q채널로 분리되어진다. 상기 I, Q채널로 분리된 각 신호는 제1,2대역통과여과기(205,206)를 통해 필터링되어 제1,2A/D변환기(207,208)를 통해 A/D변환된다. 상기 A/D변환된 데이터는 중간버퍼메모리(217)에 저장된다. 상기 제1,2A/D변환기(207,208), 중간버퍼메모리(217)는 제3도와 같이 클럭발생기(304)의 출력에 의해 제어된다. 그리고 디지탈 시그날 프로세서(303)는 제2도의 디지털신호처리부(2)의 각 기능을 실현한다. 상기 디지털신호처리부(2)는 상기 중간버퍼메모리(217)로부터 디지털 데이터를 읽어(4e-4l)과정에 따라 복조 알고리즘을 수생하여 2진데이터를 발생토록 복조한다.

제2도를 참조하여 데이터 복조과정을 자세히 살펴보면 다음과 같다.

반송파에 실려서 수신되는 π/4-DQPSK 변조신호는 수신여파기(201)를 통과한다. 이 신호를 받은 승산기(202)는 국부발진기(213)의 발생 국부반송파(fo)를 승산하여 I채널을 분리해내고, 상기 승산기(203)은 π/2위상천이기(204)에서 90° 쉬피트된 국부발진기(213)의 출력과 승산하여 Q채널신호로 분리해낸다. 즉, 송신단과 동기되어 있지 않은 수신단의 국부반송파(fo)의 cos2πfot와 sin2πfot를 각각 곱하여 기저대역 I, Q채널 신호로 분리해 낸다. 상기 승산기(202,203)에서 I, Q채널로 분리된 신호는 제1,2저역통과여파기(205,206)에 입력한다. 상기 제1,2저역통과여파기(205,206)는 기저대역으로 신호를 천이하는 과정에서 발생하는 고조파 성분 및 반송파 성분을 제어하는 동시에 제1,2A/D변환기(207,208)의 전단에 필요로하는 저역통과여파 역할도 수행한다. 상기 제1,2저역통과여파기(205,206)를 통과한 기저대역의 I, Q채널신호는 제1,2A/D변환기(207,208)에서 디지털 신호로 변환하기 위하여 송신단과 동기되어 있지 않은 정해진 클럭을 제3도와 같이 클럭발생기(304)에서 발생하여 디지털 데이터 전송속도인 1/T(T=1비트주기)의 K(K＞4)배 즉, K*1/T배 클럭을 사용하여 샘플링한후 n(n＞8)비트 단위로 양자화 한다. 따라서 이는 수신단에서 반송파 복구회로를 따라 필요로 하지 않으므로 전체 수신회로의 복잡도를 감소시킬 수 있다.

상기 제1,2A/D변환기(207,208)에서 A/D변환된 수신신호는 클럭발생기(304)의 출력제어에 따라 중간버퍼메모리(217 A, B)에 일시적으로 저장된다. 상기 중간버퍼메모리(217 A, B)에 일시적으로 저장하는 이유는 입력되는 수신신호를 샘플링하여 상기 중간버퍼메모리(217 A, B)에 쓰는 속도와 디지탈 시그날 프로세서(303)가 상기 중간버퍼메모리(217 A, B)의 내용을 읽어가는 속도가 다르기 때문에 이를 완충하기 위한 것이며, 따라서 리드/라이트 클럭도 다르다. 따라서 상기 중간버퍼메모리(217 A, B)는 읽기/쓰기 클럭을 달리할 수 있는 듀얼 포트메모리(DUAL-PORT)를 사용한다. 상기 디지탈 시그날 프로세서(303)는 상기 제1,2A/D변환기(207,208)에서 A/D 변환되어 중간버퍼메모리(217 A, B)에 저장된 디지털신호열을 상기 디지탈 시그날 프로세서(303)의 메모리로 읽어들인 다음 복조 알고리즘을 수행한다.

제3도의 실시예에서 디지탈 시그날 프로세서(303)의 외부에 프로그램이 저장되는 제1메모리(302) 및 데이터를 저장하는 제2메모리(301)를 설치한 이유는 상기 디지탈 시그날 프로세서(303)의 내부 메모리의 용량이 충분하지 않기 때문에 메모리 용량을 확장한 것으로서 제4도의 (4e-4l)과정 수행중에 프로그램 메모리(302)나 데이터 메모리(301)등으로 사용한다.

상기 디지탈 시그날 프로세서(303)에서 수행되는 알고리즘의 동작원리는 다음과 같다.

복조의 첫 번째 단계는 시간동기부(218)로서 수신된 타임슬롯의 길이를 L*T라고 하면, 상기 제1,2A/D변환기(207,208)에서 A/D변환된 K*L 디지털신호 순서를 다음과 같이 I, Q채널 각각 {0, (K*1), (K*2),…(K*L)}, {1,(K*1+1),…(K*(L-1)+1}, {2,(K*1+2),…(K*(L-1)+2}, …{K-1, (K*1+K-1),…(K*(L-1)+(K-1)}의 K개 세트로 나눈다. 상기 나누어진 각각의 세트로부터 기준 동기워드와 계산에 의해 복소수 상관값을 계산한다. 즉 상기 디지탈 시그날 프로세서(303)의 내부에는 제2도와같이 기준 파형저장메모리(209)에 기준동기화 워드값을 내장하고 있으면서 상기 각각 나누어진 세트값에 의해 복소수상관함수 값을 계산한다. 상기 계산한 복소수상관함수값에서 피이크 값이 가장 크게 나타나는 한 세트를 선택한다.

상기 수신된 디지털 I, Q채널 데이터 시퀀스는 (4f)과정에서 편의상 r[p]=r₁[p]+jr_Q[p]p =0,…K*L-1로 표현하고, 기준 동기화 워드를 m[u]+m₁[u]+m_Q[u], u=0, …S-1라 하면 정정 피이크 포인트는 디지탈 시그날 프로세서(303)에서 다음식에 의하여 (4g)과정에서 검출한다.

4. 다음 관계식에 의해 시간동기 기준신가 t_p검출 :

시스템의 TDM 기준 timing에 의거 R[j]의 최대값 검출 예상점을 jp라고 하면,

ⅰ) (j_p±qT)이내 영역에서 최대값 검출점 jp'가 검출될 경우 :

t_p=j_p'

ⅱ) (j_p±qT) 영역을 벗어나 최대값이 검출되는 경우 :

t_p=j_p(즉, 예상값을 사용)

ⅲ) 연속적으로 X회(X＞100회) 이상(j_p±qT) 영역을 벗어나 최대값이 검출되는 경우 : 시스템이상(System failure)으로 처리하고, 여기서 q는 정수로서 시스템에 따라 q=1 or 2값을 가지고, 마찬가지로 x값도 각 시스템에 따라 값을 정한다. 즉, 이것은 수신된 디지털 타임슬롯을 신호중에서 트레이닝 데이터 열의 위치를 찾아내는 것이다.

상기 검출된 정정 피이크 포인트(tp)를 기준으로 수신된 K*L 디지털 신호 시퀀스중에서 2*L I, Q채널 신호 스퀸스 집합을 (4h)과정에서 선택한다. 즉, K배 오버 샘플링된 I, Q 수신신호로부터 가장 타이밍동기가 잘맞는 1T당(샘플링 값의 디지털 신호열 I, Q채널의 각각을 선택한다. 이때 T각각으로 선택하는 신호열의 기준은 Tp점을 기준으로 샘플링 신호를 선택한다. 다음(4h)과정에서 상기 시간동기부(218)를 거쳐 복조하기에 가장 적합한 I, Q 디지털신호시퀀스가 선택되고, (4i)과정에서 I, Q각 채널의 크기값(Maginitude)을 이용하여 π/4-DQPSK 변조된다. 상기 변조된 신호는 입력신호의 우수번째 심볼과 기수번째 심볼의 위상 특성을 이용하여 수신된 2*L 디지털 신호로부터 매 T 마다 위상정보 øn'을 결정한다.

즉, 우수번째 심볼의 위상은 제5도 (5a)에서와 같이 0, π/2, π, 3π/2값중 하나를 선택하고, I, Q채널 진폭영역에서의 결정을 위한 한계값을 제5도(5b)에서와 같이 음, 양중 하나의 한계값을 구할 수 있다.

한편, 기수번째 심볼의 위상은 제5도 (5c)에서와 같이값 중 하나의 값을 선택하고, 진폭 영역에서 위상 결정을 위한 한계값은(5d)와 같이 구할 수 있다.

상기 구한 한계값을 이용하여 우수번째 및 기수번째 수신위상값은 다음 표(1,2)에 의하여 결정한다. I_KT'과 Q_KT'은 각각 I, Q채널의 t=KT 순간에서의 수신신호 값 크기라 하고 øn'은 수신위상이라 하면 우, 기수번째 심볼에 대한 수신위상 결정은 다음과 같다.

1.우수번째 심볼에 대한 수신위상 결정(k=1,2...L/2)

(4j) 과정에서 디지탈 시그날 프로세서(303)에서 차위상을 디코딩한다. 상기 디코딩한 신호는 π/4-DQPSK 변조규칙에 의거 2진 데이터로 복원한다. 그리고 (4k)과정에서 하나의 차동 위상값에 대하여 2비트 단위씩 한꺼번에 결정되므로 직렬로 변환하여 (4l)과정에서 최종 2진 데이터를 열로 복조하여 출력한다.

상술한 바와 같이 수신 신호를 기저대역으로 천이시킨 후 A/D변환시 필요한 클럭 복구 회로를 거치지 않고 송신단과 동기되지 않은 정해진 클럭을 사용하므로 클럭복구 회로를 필요로하지 않아 전체 회로의 복잡도를 줄일 수 있고, 기저대역에서의 복조회로가 디지털 방식으로 구성되므로 이동통신 기기에 사용되는 등화기(EQUALIZER)와의 신호접속이 용이하며, 또한 주변 제어회로와의 접속도 용이하며 소형으로 칩화하는데 있어서도 기존회로에 비하여 훨씬 용이한 이점이 있다.

Claims

시분할다중통신채널용 디자탈 복조기에 있어서, 상기 복조기에는 복조를 위해 π/4-DQPSK 방식으로 변조된 수신신호를 기저대역으로 천이시켜 I채널 및 Q채널로 분리하는 채널분리수단과, 상기 채널분리수단에서 분리된 기저대역 I채널 및 Q채널 신호를 디지털 신호로 변환하는 아날로그/디지탈변환 수단과, 상기 아나로그/디지탈변환수단에서 디지털데이타로 변환된 I채널 및 Q채널 신호를 저장하는 중간버퍼메모리 수단과, 상기 복조를 위해 2진 기준트레이닝 제이타 열에 대한 π/4-DQPSK 변조 파형을 저장하고 있는 기준파형 저장 메모리 수단고, 상기 아나로그/디지탈변환수단에서 디지털데이터로 변환된 수신신호와 상기 기준파형 저장메모리수단에 저장되어 있는 기준변조파형에 대한 복소수 상관함수 값을 계산하여 시간동기를 수행하는 시간동기수단과, 상기 시간동기된 수신신호로부터 I, Q 각 채널의 수신신호 크기 값을 이용하여 수신위상을 결정하는 수신위상 결정수단과, 상기 수신위상결정 수단에서 결정된 수신위상간의 차 값을 검출하여 2진 데이터를 2진 데이터 복원하는 복원수단을 포함하여 구성됨을 특징으로 하는 시분할 다중 통신 채널용 디지털 복조 회로.
제1항에 있어서, 상기 아나로그/디지탈 신호변환 수단이 샘플링용 클럭을 송신단과 동기 되지 않은 임의의 K(K＞4)배 클럭을 사용하고 각 샘플값을 n(n＞8)비트 단위로 양자화 함을 특징으로 하는 시분할 다중 통신 채널용 디지털 복조 회로.
디지털 복조기에 있어서, 상기 디지털복조를 위해 안테나로부터 수신된 π/4-DQPSK 변조신호를 수신여파기(201)에서 필터링한후 승산기(202,203)에서 국부발진기(213)의 국부반송파(fo)와 승산하여 기저대역으로 천이시킴과 동시에 I, Q채널로 분리하되. 상기 국부반송파(fo)의 신호를 π/2위상천이기(204)에서 90° 쉬프트한 신호를 승산기(203)에서 승산하여 Q채널로 분리되는 출력토록하는 천이 및 I, Q채널 분리부(220)와, 상기 승산기(202,203)에서 분리된 I, Q채널의 출력을 저역여파하고 제1,2저역통과여파기(205,206)와 상기 제1,2저역통과여파기(205,206)에서 여파된 상기 천이 및 I, Q채널분리부(220)의 출력천이된 기저대역 I, Q채널 아날로그 신호를 디지털 데이터로 변환하는 제1,2A/D변환기(207,208)와, 상기 제1,2A/D변환기(207,208)의 출력을 처리하기 위해 라이트되는 속도와 데이터의 읽어가는 속도가 다르기 때문에 이를 완충하기 위한 중간버퍼 메모리(217)와, 상기 트레이닝 데이터 열에 대한 변조신호 값을 저장하고 있는 기준파형 저장메모리(209)와, 상기 중간버퍼메모리(217)의 출력과 상기 기준파형 저장메모리(209)의 기준트리이닝 데이터 열에 대한 변조신호 값과 복조상관함수 값의 계산을 통해 타임슬롯내의 각 데이터별 위치를 검출하는 시간동기부(218)와, 상기 시간동기부(218)의 출력으로부터 상기 π/4-DQPSK 변조된 신호의 I, Q채널 신호 값이 나타내는 특성에 의해 매주기(T)마다 수신위상을 결정하는 수신위상 결정부(210)와, 상기 수신위상결정부(210)의 출력신호에 대해 송신단에서 변조시 발생된 차동위상으로 엔코딩되어진 위상차를 검출하고 상기 검출된 위상값들에 대하여 π/4-DQPSK 변조특성에 따라 2진 데이터를 결정하는 차동위상 검출 및 2진 데이터 결정부(211)와, 상기 차동위상검출 및 2진 데이터결정부(211)의 출력이 하나의 차동 위상값에 대하여 2비트 단위씩 한꺼번에 결정되므로 직렬로 변환하여 2진 데이터로 복조하는 병/직렬변환기(212)로 구성됨을 특징으로 하는 시분할 다중통신 채널용 디지털 복조 회로.