JPH0946174A - フィルタ回路 - Google Patents
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- JPH0946174A JPH0946174A JP7215389A JP21538995A JPH0946174A JP H0946174 A JPH0946174 A JP H0946174A JP 7215389 A JP7215389 A JP 7215389A JP 21538995 A JP21538995 A JP 21538995A JP H0946174 A JPH0946174 A JP H0946174A
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7073—Synchronisation aspects
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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- H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
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- H04B2201/70709—Efficiency-related aspects with discontinuous detection
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Networks Using Active Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 充分高速の初期同期を実現しつつ、従来に比
較して消費電力を大幅に抑えたフィルタ回路を提供する
ことを目的とする。 【構成】 マッチドフィルタとスライディング相関器を
並列使用し、初期同期をマッチドフィルタで行い、その
後相関演算をスライディング相関器で実行し、マッチド
フィルタへの電力供給を停止するものである。
較して消費電力を大幅に抑えたフィルタ回路を提供する
ことを目的とする。 【構成】 マッチドフィルタとスライディング相関器を
並列使用し、初期同期をマッチドフィルタで行い、その
後相関演算をスライディング相関器で実行し、マッチド
フィルタへの電力供給を停止するものである。
Description
【０００１】
【産業上の利用分野】本発明はフィルタ回路に係り、移
動体通信や無線ＬＡＮ等のためのスペクトラム拡散通信
システムに有効なフィルタ回路に関する。
動体通信や無線ＬＡＮ等のためのスペクトラム拡散通信
システムに有効なフィルタ回路に関する。
【０００２】
【従来の技術】マッチドフィルタ（整合フィルタ）は、
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
【０００３】ここに拡散符号をｄ（ｉ）、サンプリング
間隔Δｔ、拡散符号長をＮ、ある時刻ｔ以前の受信信号
をｘ（ｔ−ｉΔｔ）とすると、マッチドフィルタの相関
出力ｙ（ｔ）は、
間隔Δｔ、拡散符号長をＮ、ある時刻ｔ以前の受信信号
をｘ（ｔ−ｉΔｔ）とすると、マッチドフィルタの相関
出力ｙ（ｔ）は、
【数１】 となる。なおｄ（ｉ）は１ビットデータのデータ列であ
る。
る。
【０００４】このようにマッチドフィルタは多くの乗算
を行う必要があるため回路規模が大となり、また同期捕
捉のためにはダブルサンプリングあるいはより多くのサ
ンプリングを行う場合、さらに回路規模が拡大した。こ
のためマッチドフィルタは膨大な電力を消費するという
欠点があった。これは携帯通信端末にとって重大な欠点
であった。一方入力信号に対して１個の乗算器により逐
次拡散符号を乗ずるスライディング相関器も知られてい
るが、初期同期のために比較的長い時間を要していた。
を行う必要があるため回路規模が大となり、また同期捕
捉のためにはダブルサンプリングあるいはより多くのサ
ンプリングを行う場合、さらに回路規模が拡大した。こ
のためマッチドフィルタは膨大な電力を消費するという
欠点があった。これは携帯通信端末にとって重大な欠点
であった。一方入力信号に対して１個の乗算器により逐
次拡散符号を乗ずるスライディング相関器も知られてい
るが、初期同期のために比較的長い時間を要していた。
【０００５】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、充分高速の
初期同期を実現しつつ、従来に比較して消費電力を大幅
に抑えたフィルタ回路を提供することを目的とする。
来の問題点を解消すべく創案されたもので、充分高速の
初期同期を実現しつつ、従来に比較して消費電力を大幅
に抑えたフィルタ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るフィルタ回
路は、マッチドフィルタとスライディング相関器を並列
使用し、初期同期をマッチドフィルタで行い、その後相
関演算をスライディング相関器で実行し、マッチドフィ
ルタへの電力供給を停止するものである。
路は、マッチドフィルタとスライディング相関器を並列
使用し、初期同期をマッチドフィルタで行い、その後相
関演算をスライディング相関器で実行し、マッチドフィ
ルタへの電力供給を停止するものである。
【０００７】
【作用】本発明に係るフィルタ回路によれば、電力供給
が最小限に抑えられ、かつ初期同期が高速である。
が最小限に抑えられ、かつ初期同期が高速である。
【０００８】
【実施例】次に本発明に係るフィルタ回路の１実施例を
図面に基づいて説明する。
図面に基づいて説明する。
【０００９】図１において、フィルタ回路は入力信号Ｖ
ｉ１に接続されたマッチドフィルタＭＦを有し、このマ
ッチドフィルタＭＦの後段にはピーク検出回路ＴＨが接
続されている。ピーク検出器はマッチドフィルタの出力
が所定レベルを越える複数のタイミングを検出し、その
タイミングを示す信号を出力する。このピークのタイミ
ングはその受信端末に対する信号およびその遅延信号の
受信タイミングである。
ｉ１に接続されたマッチドフィルタＭＦを有し、このマ
ッチドフィルタＭＦの後段にはピーク検出回路ＴＨが接
続されている。ピーク検出器はマッチドフィルタの出力
が所定レベルを越える複数のタイミングを検出し、その
タイミングを示す信号を出力する。このピークのタイミ
ングはその受信端末に対する信号およびその遅延信号の
受信タイミングである。
【００１０】入力信号Ｖｉ１は、さらに３系統のスイッ
チＳＷ２、ＳＷ３、ＳＷ４に入力され、これらスイッチ
をそれぞれ介して３系統のスライディング相関器ＳＣ
１、ＳＣ２、ＳＣ３に入力されている。スライディング
相関器ＳＣ１〜ＳＣ３の後段には、同期追跡器としての
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路Ｄ
ＬＬ１、ＤＬＬ２、ＤＬＬ３が接続され、そのフィード
バック信号（図１ではＳ１４、Ｓ１５、Ｓ１６で示
す。）がスライディング相関器に与えられている。
チＳＷ２、ＳＷ３、ＳＷ４に入力され、これらスイッチ
をそれぞれ介して３系統のスライディング相関器ＳＣ
１、ＳＣ２、ＳＣ３に入力されている。スライディング
相関器ＳＣ１〜ＳＣ３の後段には、同期追跡器としての
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路Ｄ
ＬＬ１、ＤＬＬ２、ＤＬＬ３が接続され、そのフィード
バック信号（図１ではＳ１４、Ｓ１５、Ｓ１６で示
す。）がスライディング相関器に与えられている。
【００１１】前記ピーク検出回路ＴＨの出力信号Ｓ１１
はコントローラＣＴＲＬ１に入力され、このコントロー
ラにおいて、スライディング相関器ＳＣ１〜ＳＣ３のタ
イミングが設定される。コントローラは制御信号Ｓ１２
によって前記スイッチＳＷ２〜ＳＷ４を開閉し、制御信
号Ｓ１３によってＤＬＬ１〜ＤＬＬ３の基本的タイミン
グ設定を行う。
はコントローラＣＴＲＬ１に入力され、このコントロー
ラにおいて、スライディング相関器ＳＣ１〜ＳＣ３のタ
イミングが設定される。コントローラは制御信号Ｓ１２
によって前記スイッチＳＷ２〜ＳＷ４を開閉し、制御信
号Ｓ１３によってＤＬＬ１〜ＤＬＬ３の基本的タイミン
グ設定を行う。
【００１２】ここに基本的タイミング設定とは、拡散符
号ｄ（ｉ）とｘ（ｔ−ｉΔｔ）との関係を適正化するた
めに、ｄ（ｉ）に対してｄ（ｉ＋ｊΔｔ）なるオフセッ
トを与える操作である。
号ｄ（ｉ）とｘ（ｔ−ｉΔｔ）との関係を適正化するた
めに、ｄ（ｉ）に対してｄ（ｉ＋ｊΔｔ）なるオフセッ
トを与える操作である。
【００１３】図２に示すように、マッチドフィルタＭＦ
は複数の直列なサンプル・ホールド回路Ｓとこれらサン
プル・ホールド回路の出力に乗数ｍ１〜ｍｎを乗ずる乗
算器（図２において×記号で示す。）を有し、乗算器の
出力の総和を加算器（図２においてΣ記号で示す。）に
よって求めている。このようにマッチドフィルタには多
くのサンプル・ホールド回路、乗算器および加算器が含
まれ消費電力が大きいが、図１に示すように、マッチド
フィルタの電源電圧Ｖｄｄは電源スイッチＳＷ１（複数
の電源スイッチを代表して示す。）を介して供給され、
この電源スイッチを前記コントローラＣＴＲＬ１からの
制御信号Ｓ１７により適宜開放することにより、電力消
費を抑え得る。
は複数の直列なサンプル・ホールド回路Ｓとこれらサン
プル・ホールド回路の出力に乗数ｍ１〜ｍｎを乗ずる乗
算器（図２において×記号で示す。）を有し、乗算器の
出力の総和を加算器（図２においてΣ記号で示す。）に
よって求めている。このようにマッチドフィルタには多
くのサンプル・ホールド回路、乗算器および加算器が含
まれ消費電力が大きいが、図１に示すように、マッチド
フィルタの電源電圧Ｖｄｄは電源スイッチＳＷ１（複数
の電源スイッチを代表して示す。）を介して供給され、
この電源スイッチを前記コントローラＣＴＲＬ１からの
制御信号Ｓ１７により適宜開放することにより、電力消
費を抑え得る。
【００１４】さらにスライディング相関器およびＤＬＬ
回路は、電源スイッチＳＷ１’（複数の電源スイッチを
代表して示す。）を介して電力が供給され、マッチドフ
ィルタを作動して初期同期を行っているときには、この
電源スイッチは開放される。これによって初期同期時の
消費電力も抑制され、全体回路の消費電力が最小限に抑
えられている。
回路は、電源スイッチＳＷ１’（複数の電源スイッチを
代表して示す。）を介して電力が供給され、マッチドフ
ィルタを作動して初期同期を行っているときには、この
電源スイッチは開放される。これによって初期同期時の
消費電力も抑制され、全体回路の消費電力が最小限に抑
えられている。
【００１５】マッチドフィルタの出力のピーク検出が完
了し、基本的タイミングを示す信号Ｓ１１が出力された
ときには、コントローラＣＴＲＬは信号Ｓ１７を出力
し、これによって電源スイッチＳＷ１を開放する。すな
わち初期同期に関してはマッチドフィルタを使用して、
スライディング相関器に比較して高速の処理を実現し、
初期同期完了後にこのマッチドフィルタの使用を停止す
るのでその後の電力消費を節減し得る。ＳＷ１の開放と
同時にＳＷ１’、ＳＷ２〜ＳＷ４が閉成され、ＳＣ１〜
ＳＣ３への信号入力および信号処理が開始される。
了し、基本的タイミングを示す信号Ｓ１１が出力された
ときには、コントローラＣＴＲＬは信号Ｓ１７を出力
し、これによって電源スイッチＳＷ１を開放する。すな
わち初期同期に関してはマッチドフィルタを使用して、
スライディング相関器に比較して高速の処理を実現し、
初期同期完了後にこのマッチドフィルタの使用を停止す
るのでその後の電力消費を節減し得る。ＳＷ１の開放と
同時にＳＷ１’、ＳＷ２〜ＳＷ４が閉成され、ＳＣ１〜
ＳＣ３への信号入力および信号処理が開始される。
【００１６】図３に示すように、スライディング相関器
ＳＣ１はスイッチＳＷ２から入力される入力信号Ｖｉ３
をサンプル・ホールド回路Ｓにおいて一旦保持し、乗算
器（×記号で示す。）に入力する。乗算器はこの入力信
号にたいしてＤＬＬ１から供給された乗数ｍｉ（ｔ）を
乗じ、積分器としてのローパスフィルタＬＰＦに入力す
る。ＬＰＦでは１周期（全拡散符号との乗算の期間）の
乗算結果の積分を行い、その結果を出力信号Ｖｏ１２と
して出力している。ここにマッチドフィルタと異なり、
乗数を時間の関数で示しているのは、ＤＤＬ１において
微妙なタイミング設定を行うことを明示するためであ
る。また前記入力信号（乗算実行前の信号）は一旦保持
された後、乗算のタイミングに合わせて、そのままＤＬ
Ｌ１に対する入力信号Ｖｏ１２’となる。以上のスライ
ディング相関器の構成はＳＣ２、ＳＣ３も同様であるの
で、図示、説明を省略する。またＤＬＬ１〜ＤＬＬ３は
同様に構成されているため、以下ＤＬＬ１のみについて
説明する。
ＳＣ１はスイッチＳＷ２から入力される入力信号Ｖｉ３
をサンプル・ホールド回路Ｓにおいて一旦保持し、乗算
器（×記号で示す。）に入力する。乗算器はこの入力信
号にたいしてＤＬＬ１から供給された乗数ｍｉ（ｔ）を
乗じ、積分器としてのローパスフィルタＬＰＦに入力す
る。ＬＰＦでは１周期（全拡散符号との乗算の期間）の
乗算結果の積分を行い、その結果を出力信号Ｖｏ１２と
して出力している。ここにマッチドフィルタと異なり、
乗数を時間の関数で示しているのは、ＤＤＬ１において
微妙なタイミング設定を行うことを明示するためであ
る。また前記入力信号（乗算実行前の信号）は一旦保持
された後、乗算のタイミングに合わせて、そのままＤＬ
Ｌ１に対する入力信号Ｖｏ１２’となる。以上のスライ
ディング相関器の構成はＳＣ２、ＳＣ３も同様であるの
で、図示、説明を省略する。またＤＬＬ１〜ＤＬＬ３は
同様に構成されているため、以下ＤＬＬ１のみについて
説明する。
【００１７】図４において、ＤＬＬ１は信号Ｖｏ１２’
が並列に入力された乗算器（×記号で示す。）を有し、
これら乗算器の出力はローパスフィルタＬＰＦ１、ＬＰ
Ｆ２にそれぞれ入力されている。この構成はスライディ
ング相関器の演算部分と同様であり、前記ｍｉ（ｔ）に
対して微妙に遅れあるいは進んだ信号に対する相関演算
を行う。ＬＰＦ１、ＬＰＦ２の出力は２乗検波器ＤＥＴ
１、ＤＥＴ２にそれぞれ入力され、２乗検波器の出力の
差を加算器（＋記号で示す。）において算出している。
この差信号はループフィルタＬＦにおいてノイズ除去の
ために平滑化され、電圧制御発振器ＶＣＯに入力され
る。ＶＣＯは最終段の拡散符号発生器ＰＮＧの位相制御
を行い、ＳＣ１に供給すべきｍｉ（ｔ）および、これに
対して所定時間Δだけ進んだ信号ｍｉ（ｔ−Δ）と遅延
した信号ｍｉ（ｔ＋Δ）を生成する。これらの進み信号
および遅れ信号は前記乗算器に入力され、入力信号の進
みおよび遅れを常時監視し得るようになっている。
が並列に入力された乗算器（×記号で示す。）を有し、
これら乗算器の出力はローパスフィルタＬＰＦ１、ＬＰ
Ｆ２にそれぞれ入力されている。この構成はスライディ
ング相関器の演算部分と同様であり、前記ｍｉ（ｔ）に
対して微妙に遅れあるいは進んだ信号に対する相関演算
を行う。ＬＰＦ１、ＬＰＦ２の出力は２乗検波器ＤＥＴ
１、ＤＥＴ２にそれぞれ入力され、２乗検波器の出力の
差を加算器（＋記号で示す。）において算出している。
この差信号はループフィルタＬＦにおいてノイズ除去の
ために平滑化され、電圧制御発振器ＶＣＯに入力され
る。ＶＣＯは最終段の拡散符号発生器ＰＮＧの位相制御
を行い、ＳＣ１に供給すべきｍｉ（ｔ）および、これに
対して所定時間Δだけ進んだ信号ｍｉ（ｔ−Δ）と遅延
した信号ｍｉ（ｔ＋Δ）を生成する。これらの進み信号
および遅れ信号は前記乗算器に入力され、入力信号の進
みおよび遅れを常時監視し得るようになっている。
【００１８】以上のようにスライディング相関器および
同期追跡器による信号処理はサンプル・ホールドおよび
乗算のための回路が小規模であるため、マッチドフィル
タによる場合よりも電力消費はわずかである。なお１回
の通話期間中に予想される同期のずれは同期追跡器によ
って追随し得るものであり、新たな通話に際しては、マ
ッチドフィルタによる同期捕捉を再開することになる。
同期追跡器による信号処理はサンプル・ホールドおよび
乗算のための回路が小規模であるため、マッチドフィル
タによる場合よりも電力消費はわずかである。なお１回
の通話期間中に予想される同期のずれは同期追跡器によ
って追随し得るものであり、新たな通話に際しては、マ
ッチドフィルタによる同期捕捉を再開することになる。
【００１９】図１ではマッチドフィルタ全体について１
個の電源スイッチを表示しているが、電源スイッチ個数
はその電流容量等を考慮して決定すべきであり、例え
ば、図２個々のサンプル・ホールド回路および乗算回路
につき１個ずつの電源スイッチを設けるべきである。
個の電源スイッチを表示しているが、電源スイッチ個数
はその電流容量等を考慮して決定すべきであり、例え
ば、図２個々のサンプル・ホールド回路および乗算回路
につき１個ずつの電源スイッチを設けるべきである。
【００２０】図５は電源スイッチＳＷ１を例示するもの
であり、ｎ型、ｐ型の１対のＭＯＳトランジスタのドレ
イン、ソースを相互に接続してなるトランジスタ回路Ｔ
５１のドレインに入力電圧Ｖ５を接続し、Ｔ５１のソー
スを同様の構成のダミートランジスタＤＴを介して出力
端子Ｔｏ５に接続してなる。トランジスタ回路Ｔ５１に
おけるｎＭＯＳトランジスタのゲートには信号Ｓ１７が
入力され、ｐＭＯＳトランジスタのゲートにはＳ１７を
インバータＩ５で反転した信号が入力されている。これ
によって、Ｓ１７がハイレベルのときにはＴ５１が導通
し、ローレベルのときにはＴ５１は遮断される。このよ
うなスイッチはそれ自体の消費電力もわずかであり、多
数使用する場合にも全体の消費電力に与える影響が小さ
い。
であり、ｎ型、ｐ型の１対のＭＯＳトランジスタのドレ
イン、ソースを相互に接続してなるトランジスタ回路Ｔ
５１のドレインに入力電圧Ｖ５を接続し、Ｔ５１のソー
スを同様の構成のダミートランジスタＤＴを介して出力
端子Ｔｏ５に接続してなる。トランジスタ回路Ｔ５１に
おけるｎＭＯＳトランジスタのゲートには信号Ｓ１７が
入力され、ｐＭＯＳトランジスタのゲートにはＳ１７を
インバータＩ５で反転した信号が入力されている。これ
によって、Ｓ１７がハイレベルのときにはＴ５１が導通
し、ローレベルのときにはＴ５１は遮断される。このよ
うなスイッチはそれ自体の消費電力もわずかであり、多
数使用する場合にも全体の消費電力に与える影響が小さ
い。
【００２１】ここでより消費電力を節減したマッチドフ
ィルタの構成を説明する。
ィルタの構成を説明する。
【００２２】図６において、マッチドフィルタ回路は複
数のサンプル・ホールド回路Ｓ／Ｈ５１〜Ｓ／Ｈ５６に
対して入力電圧Ｖｉｎを並列接続してなり、各サンプル
・ホールド回路からＨ（ハイ）、Ｌ（ロー）の２系統の
出力を生じる。サンプル・ホールド回路にはコントロー
ル回路ＣＴＲＬが接続され、順次いずれか１個のサンプ
ル・ホールド回路にＶｉｎが取り込まれるように制御を
行う。
数のサンプル・ホールド回路Ｓ／Ｈ５１〜Ｓ／Ｈ５６に
対して入力電圧Ｖｉｎを並列接続してなり、各サンプル
・ホールド回路からＨ（ハイ）、Ｌ（ロー）の２系統の
出力を生じる。サンプル・ホールド回路にはコントロー
ル回路ＣＴＲＬが接続され、順次いずれか１個のサンプ
ル・ホールド回路にＶｉｎが取り込まれるように制御を
行う。
【００２３】またサンプル・ホールド回路は、コントロ
ール回路の制御に基づき、入力電圧ＶｉｎをＨ側または
Ｌ側の一方に導き、他方には基準電圧Ｖｒを接続する。
この経路選択は入力信号に乗ずべき１ビット符号に対応
して行われ、この段階で乗算が完了したことになる。
ール回路の制御に基づき、入力電圧ＶｉｎをＨ側または
Ｌ側の一方に導き、他方には基準電圧Ｖｒを接続する。
この経路選択は入力信号に乗ずべき１ビット符号に対応
して行われ、この段階で乗算が完了したことになる。
【００２４】サンプル・ホールド回路Ｓ／Ｈ５１〜Ｓ／
Ｈ５６（図はＳ／Ｈ５１で代表している。）は、図７の
ように構成され、入力電圧Ｖｉｎは前記ＳＷ１と同様の
スイッチＳＷ６に接続されている。スイッチＳＷ６出力
はキャパシタンスＣ６に接続され、キャパシタンスＣ６
の出力には反転増幅部ＡＭＰ６が接続されている。
Ｈ５６（図はＳ／Ｈ５１で代表している。）は、図７の
ように構成され、入力電圧Ｖｉｎは前記ＳＷ１と同様の
スイッチＳＷ６に接続されている。スイッチＳＷ６出力
はキャパシタンスＣ６に接続され、キャパシタンスＣ６
の出力には反転増幅部ＡＭＰ６が接続されている。
【００２５】図１０において、反転増幅部ＡＭＰ６にお
いて、入力電圧Ｖ１０は３段直列のＭＯＳインバータＩ
１０１、Ｉ１０２、Ｉ１０３に入力されている。最終段
のＭＯＳインバータＩ１０３の出力Ｖｏ１０は帰還キャ
パシタンスＣＦ１０を介して初段キャパシタンスＩ１０
１の入力に接続され、閉ループゲインが設定されてい
る。帰還キャパシタンスＣＦ１０の容量はその入力に接
続された容量結合の総容量または接合キャパシタンスと
等しく設定され、閉ループゲインは−１に設定されてい
る。
いて、入力電圧Ｖ１０は３段直列のＭＯＳインバータＩ
１０１、Ｉ１０２、Ｉ１０３に入力されている。最終段
のＭＯＳインバータＩ１０３の出力Ｖｏ１０は帰還キャ
パシタンスＣＦ１０を介して初段キャパシタンスＩ１０
１の入力に接続され、閉ループゲインが設定されてい
る。帰還キャパシタンスＣＦ１０の容量はその入力に接
続された容量結合の総容量または接合キャパシタンスと
等しく設定され、閉ループゲインは−１に設定されてい
る。
【００２６】反転増幅部ＡＭＰ６はＩ１０３の出力が接
地キャパシタンスＣＧ１０を介してグランドに接続さ
れ、またＩ１０２の出力が一対の平衡レジスタンスＲＥ
１０１、ＲＥ１０２を介して電源およびグランドに接続
されている。これによってフィードバック系を含む増幅
回路の発振が防止されている。さらにレジスタンスＲＥ
１０１および前記インバータＩ１０１〜Ｉ１０３は、公
知のアナログスイッチよりなる電源スイッチＳＷＳを介
して電源に接続されており、ＡＭＰ６が実質的に動作し
ていないときに電源スイッチを開放することにより、そ
の消費電力を節減し得る。
地キャパシタンスＣＧ１０を介してグランドに接続さ
れ、またＩ１０２の出力が一対の平衡レジスタンスＲＥ
１０１、ＲＥ１０２を介して電源およびグランドに接続
されている。これによってフィードバック系を含む増幅
回路の発振が防止されている。さらにレジスタンスＲＥ
１０１および前記インバータＩ１０１〜Ｉ１０３は、公
知のアナログスイッチよりなる電源スイッチＳＷＳを介
して電源に接続されており、ＡＭＰ６が実質的に動作し
ていないときに電源スイッチを開放することにより、そ
の消費電力を節減し得る。
【００２７】ＡＭＰ６の出力は２個のマルチプレクサＭ
ＵＸ６１、ＭＵＸ６２に入力され、またこれらマルチプ
レクサには共通な基準電圧Ｖｒが接続されている。ＳＷ
６閉成されると、Ｃ６はＶｉｎに対応した電荷で充電さ
れ、ＡＭＰ６のフィードバック機能により出力の線形特
性が保証される。そして、その後スイッチＳＷ６が開放
されたときにサンプル・ホールド回路Ｓ／Ｈ５１はＶｉ
ｎを保持することになる。
ＵＸ６１、ＭＵＸ６２に入力され、またこれらマルチプ
レクサには共通な基準電圧Ｖｒが接続されている。ＳＷ
６閉成されると、Ｃ６はＶｉｎに対応した電荷で充電さ
れ、ＡＭＰ６のフィードバック機能により出力の線形特
性が保証される。そして、その後スイッチＳＷ６が開放
されたときにサンプル・ホールド回路Ｓ／Ｈ５１はＶｉ
ｎを保持することになる。
【００２８】スイッチＳＷ６、マルチプレクサＭＵＸ６
１、ＭＵＸ６２はコントロール信号Ｓ６１、Ｓ６２、Ｓ
６３によってコントロールされる。Ｓ６１はスイッチＳ
Ｗ６を一旦閉成し、その後、入力電圧を取り込むべき時
点においてＳＷ６を開放する。Ｓ６２、Ｓ６３は反転し
た信号であり、一方のマルチプレクサがＶｉｎを出力す
るときには、他方のマルチプレクサはＶｒを出力する。
ＭＵＸ６１は前記Ｈ（ハイ）の系統の出力を生じ、ＭＵ
Ｘ６２はＬ（ロー）の系統の出力である。このＨ、Ｌは
拡散符号の「１」、「−１」に対応しており、ある時点
の入力電圧に符号「１」を乗ずるべきときには、ＭＵＸ
６１からＶｉｎを出力し、「−１」を乗ずるべきときに
はＭＵＸ６２からＶｉｎを出力する。
１、ＭＵＸ６２はコントロール信号Ｓ６１、Ｓ６２、Ｓ
６３によってコントロールされる。Ｓ６１はスイッチＳ
Ｗ６を一旦閉成し、その後、入力電圧を取り込むべき時
点においてＳＷ６を開放する。Ｓ６２、Ｓ６３は反転し
た信号であり、一方のマルチプレクサがＶｉｎを出力す
るときには、他方のマルチプレクサはＶｒを出力する。
ＭＵＸ６１は前記Ｈ（ハイ）の系統の出力を生じ、ＭＵ
Ｘ６２はＬ（ロー）の系統の出力である。このＨ、Ｌは
拡散符号の「１」、「−１」に対応しており、ある時点
の入力電圧に符号「１」を乗ずるべきときには、ＭＵＸ
６１からＶｉｎを出力し、「−１」を乗ずるべきときに
はＭＵＸ６２からＶｉｎを出力する。
【００２９】図８において、マルチプレクサＭＵＸ６１
はｐＭＯＳ、ｎＭＯＳの１対のトランジスタのソース、
ドレインを相互に接続してなるトランジスタ回路Ｔ８１
およびＴ８２を有し、これらトタンジスタ回路のドレイ
ンには入力電圧Ｖ８、基準電圧Ｖｒがそれぞれ接続され
ている。トランジスタ回路Ｔ８１は、ｎＭＯＳのゲート
に信号Ｓ８が、またｐＭＯＳのゲートにＳ８をインバー
タＩ８で反転した信号が入力されている。一方トランシ
ジスタ回路Ｔ８２は、Ｓ８がｐＭＯＳのゲートに入力さ
れ、その反転した信号がｎＭＯＳのゲートに入力されて
いる。そしてＴ８１、Ｔ８２のソースは共通の出力端子
Ｔｏ８に接続されている。以上のマルチプレクサにおい
てはＳ８がハイのときにＶ８がＴｏ８から出力され、ロ
ーのときにＶｒがＴｏ８から出力される。
はｐＭＯＳ、ｎＭＯＳの１対のトランジスタのソース、
ドレインを相互に接続してなるトランジスタ回路Ｔ８１
およびＴ８２を有し、これらトタンジスタ回路のドレイ
ンには入力電圧Ｖ８、基準電圧Ｖｒがそれぞれ接続され
ている。トランジスタ回路Ｔ８１は、ｎＭＯＳのゲート
に信号Ｓ８が、またｐＭＯＳのゲートにＳ８をインバー
タＩ８で反転した信号が入力されている。一方トランシ
ジスタ回路Ｔ８２は、Ｓ８がｐＭＯＳのゲートに入力さ
れ、その反転した信号がｎＭＯＳのゲートに入力されて
いる。そしてＴ８１、Ｔ８２のソースは共通の出力端子
Ｔｏ８に接続されている。以上のマルチプレクサにおい
てはＳ８がハイのときにＶ８がＴｏ８から出力され、ロ
ーのときにＶｒがＴｏ８から出力される。
【００３０】信号Ｓ６２は拡散符号に対応し、Ｓ６２＝
１のときに１×Ｖｉｎ＝ＶｉｎをＡＤ１ｐに出力する。
このときＳ６３は−１であり、０に対応したＶｒをＡＤ
１ｍに出力する。一方、Ｓ６２＝−１のときには、０に
対応したＶｒをＡＤ１ｐに出力する。このとき、Ｓ６３
は＋１であり、１×Ｖｉｎ＝ＶｉｎをＡＤ１ｍに出力す
る。
１のときに１×Ｖｉｎ＝ＶｉｎをＡＤ１ｐに出力する。
このときＳ６３は−１であり、０に対応したＶｒをＡＤ
１ｍに出力する。一方、Ｓ６２＝−１のときには、０に
対応したＶｒをＡＤ１ｐに出力する。このとき、Ｓ６３
は＋１であり、１×Ｖｉｎ＝ＶｉｎをＡＤ１ｍに出力す
る。
【００３１】ある時点で保持された信号の順序に対して
拡散符号は一定であり、新たな信号を取り込むタイミン
グでは最も古い信号に替えて新たな信号を取り込む。こ
の際Ｓ／Ｈ５１〜Ｓ／Ｈ５６とｄ（ｉ）の対応関係がず
れることになり、コントロール回路はこれに応じたｄ
（ｉ）のシフトを行う。このようなＳ／Ｈ５１〜Ｓ／Ｈ
５６に対する符号供給のシフトを行わない場合には、Ｓ
／Ｈ間でのデータ転送を行うことになり、データ転送に
伴う誤差が発生することになる。すなわち、符号のシフ
トはデータの転送誤差を防止する上で有効である。
拡散符号は一定であり、新たな信号を取り込むタイミン
グでは最も古い信号に替えて新たな信号を取り込む。こ
の際Ｓ／Ｈ５１〜Ｓ／Ｈ５６とｄ（ｉ）の対応関係がず
れることになり、コントロール回路はこれに応じたｄ
（ｉ）のシフトを行う。このようなＳ／Ｈ５１〜Ｓ／Ｈ
５６に対する符号供給のシフトを行わない場合には、Ｓ
／Ｈ間でのデータ転送を行うことになり、データ転送に
伴う誤差が発生することになる。すなわち、符号のシフ
トはデータの転送誤差を防止する上で有効である。
【００３２】式（１）における積算は、前記加算部ＡＤ
１ｐ、ＡＤ１ｍ、ＡＤ５２、ＡＤ５３で実行され、各サ
ンプル・ホールド回路の出力電圧ＶＨ、ＶＬがＡＤ５
３、ＡＤ５２においてそれぞれ積算されている。この積
算は直接実行されず、Ｓ／Ｈ５１〜Ｓ／Ｈ５６を複数の
グループに分け、各グループごとに出力ＶＨ、ＶＬを一
旦ＡＤ１ｐ、ＡＤ１ｍで積算する。そしてＶＨを積算す
るＡＤ１ｐの出力を全てＡＤ５２に入力し、ＶＬを積算
するＡＤ１ｍの出力を全てＡＤ５３に入力する。ここに
図１では６個のＳ／Ｈ５１〜Ｓ／Ｈ５６が図示され、こ
れを３個ずつのグループに分けているが、一般に拡散符
号は１００〜数１００ビットあるいはさらに長いコード
であり、このビット数に対応した個数のサンプル・ホー
ルド回路が設けられる。
１ｐ、ＡＤ１ｍ、ＡＤ５２、ＡＤ５３で実行され、各サ
ンプル・ホールド回路の出力電圧ＶＨ、ＶＬがＡＤ５
３、ＡＤ５２においてそれぞれ積算されている。この積
算は直接実行されず、Ｓ／Ｈ５１〜Ｓ／Ｈ５６を複数の
グループに分け、各グループごとに出力ＶＨ、ＶＬを一
旦ＡＤ１ｐ、ＡＤ１ｍで積算する。そしてＶＨを積算す
るＡＤ１ｐの出力を全てＡＤ５２に入力し、ＶＬを積算
するＡＤ１ｍの出力を全てＡＤ５３に入力する。ここに
図１では６個のＳ／Ｈ５１〜Ｓ／Ｈ５６が図示され、こ
れを３個ずつのグループに分けているが、一般に拡散符
号は１００〜数１００ビットあるいはさらに長いコード
であり、このビット数に対応した個数のサンプル・ホー
ルド回路が設けられる。
【００３３】図９に示すように、加算部ＡＤ１ｐ（ＡＤ
１ｍも同様。）は１グループのサンプル・ホールド回路
の個数に対応した個数のキャパシタンスＣ９１、Ｃ９
２、Ｃ９３よりなる容量結合ＣＰ９を有し、ＣＰ９にお
いて入力電圧の正規化加算が行われる。また、その出力
はＡＭＰ６と同様なＡＭＰ９に接続されて、ＣＰ９の出
力が良好な線形性をもって出力電圧Ｖｏ９として出力さ
れる。
１ｍも同様。）は１グループのサンプル・ホールド回路
の個数に対応した個数のキャパシタンスＣ９１、Ｃ９
２、Ｃ９３よりなる容量結合ＣＰ９を有し、ＣＰ９にお
いて入力電圧の正規化加算が行われる。また、その出力
はＡＭＰ６と同様なＡＭＰ９に接続されて、ＣＰ９の出
力が良好な線形性をもって出力電圧Ｖｏ９として出力さ
れる。
【００３４】図１１に示すように、加算部ＡＤ５２は接
続されたＡＤ１ｐまたはＡＤ１ｍの個数に対応した個数
のキャパシタンスＣ１０１、Ｃ１０２よりなる容量結合
ＣＰ１０を有し、その正規化加算出力はＡＭＰ６と同様
な反転増幅部ＡＭＰ１０に接続されている。これによっ
てＣＰ１０の出力が良好な線形性をもってＡＭＰ１０の
出力に生じるようになっている。ここに、Ｖ１０１、Ｖ
１０２は基準電圧Ｖｒを基準とした電圧であり、またＣ
１０１＝Ｃ１０２＝ＣＦ１０／２と設定されている。
続されたＡＤ１ｐまたはＡＤ１ｍの個数に対応した個数
のキャパシタンスＣ１０１、Ｃ１０２よりなる容量結合
ＣＰ１０を有し、その正規化加算出力はＡＭＰ６と同様
な反転増幅部ＡＭＰ１０に接続されている。これによっ
てＣＰ１０の出力が良好な線形性をもってＡＭＰ１０の
出力に生じるようになっている。ここに、Ｖ１０１、Ｖ
１０２は基準電圧Ｖｒを基準とした電圧であり、またＣ
１０１＝Ｃ１０２＝ＣＦ１０／２と設定されている。
【００３５】図１２に示すように、加算部ＡＤ５３は接
続された２個のＡＤ１ｐまたはＡＤ１ｍおよびＡＤ５２
に対応したキャパシタンスＣ１１１、Ｃ１１２、Ｃ１１
３よりなる容量結合ＣＰ１１を有し、その出力はＡＭＰ
６と同様のＡＭＰ１１に接続されている。これによって
ＣＰ１１の正規化加算出力が良好な線形性をもってＡＭ
Ｐ１１の出力に生じるようになっている。ここに、Ｃ１
１１＝Ｃ１１２＝Ｃ１１３／２＝ＣＦ１１／２と設定さ
れている。なお、Ｃ１１３の重みがＣ１１１、Ｃ１１２
の２倍に設定されているのは、ＡＤ５２で正規化された
影響を除去する（正規化されていないＶ１０、Ｖ１１と
整合させる）ためである。以上の正規化により、最大電
圧が電源電圧を超えることが防止されている。
続された２個のＡＤ１ｐまたはＡＤ１ｍおよびＡＤ５２
に対応したキャパシタンスＣ１１１、Ｃ１１２、Ｃ１１
３よりなる容量結合ＣＰ１１を有し、その出力はＡＭＰ
６と同様のＡＭＰ１１に接続されている。これによって
ＣＰ１１の正規化加算出力が良好な線形性をもってＡＭ
Ｐ１１の出力に生じるようになっている。ここに、Ｃ１
１１＝Ｃ１１２＝Ｃ１１３／２＝ＣＦ１１／２と設定さ
れている。なお、Ｃ１１３の重みがＣ１１１、Ｃ１１２
の２倍に設定されているのは、ＡＤ５２で正規化された
影響を除去する（正規化されていないＶ１０、Ｖ１１と
整合させる）ためである。以上の正規化により、最大電
圧が電源電圧を超えることが防止されている。
【００３６】前記基準電圧Ｖｒは、図１３に示す基準電
圧生成回路Ｖｒｅｆによって生成される。この基準電圧
生成回路は３段の直列なインバータＩ１５、Ｉ１６、Ｉ
１７の最終段出力を初段入力に帰還させた回路であり、
前記加算部と同様に接地キャパシタンスＣＧ１２、平衡
レジスタンスＲＥ１２１、ＲＥ１２２による発振防止処
理が施されている。基準電圧生成回路Ｖｒｅｆはその入
出力電圧が等しくなる安定点に出力が収束し、各ＭＯＳ
インバータの閾値設定により所望の基準電圧を生成し得
る。一般には正負両方向に充分大きなダイナミックレン
ジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定されるこ
とが多い。ここにＶｄｄはＭＯＳインバータの電源電圧
である。
圧生成回路Ｖｒｅｆによって生成される。この基準電圧
生成回路は３段の直列なインバータＩ１５、Ｉ１６、Ｉ
１７の最終段出力を初段入力に帰還させた回路であり、
前記加算部と同様に接地キャパシタンスＣＧ１２、平衡
レジスタンスＲＥ１２１、ＲＥ１２２による発振防止処
理が施されている。基準電圧生成回路Ｖｒｅｆはその入
出力電圧が等しくなる安定点に出力が収束し、各ＭＯＳ
インバータの閾値設定により所望の基準電圧を生成し得
る。一般には正負両方向に充分大きなダイナミックレン
ジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定されるこ
とが多い。ここにＶｄｄはＭＯＳインバータの電源電圧
である。
【００３７】以上のマッチドフィルタ回路は容量結合に
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に減縮され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に減縮され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
【００３８】
【発明の効果】本発明に係るフィルタ回路は、マッチド
フィルタとスライディング相関器を並列使用し、初期同
期をマッチドフィルタで行い、その後相関演算をスライ
ディング相関器で実行し、マッチドフィルタへの電力供
給を停止するので、電力供給が最小限に抑えられ、かつ
初期同期が高速であるという優れた効果を有する。
フィルタとスライディング相関器を並列使用し、初期同
期をマッチドフィルタで行い、その後相関演算をスライ
ディング相関器で実行し、マッチドフィルタへの電力供
給を停止するので、電力供給が最小限に抑えられ、かつ
初期同期が高速であるという優れた効果を有する。
【図１】 本発明に係るフィルタ回路の１実施例を示す
回路図である。
回路図である。
【図２】 同実施例におけるマッチドフィルタを示す回
路図である。
路図である。
【図３】 同実施例におけるスライディング相関器を示
す回路図である。
す回路図である。
【図４】 同実施例におけるＤＬＬ回路を示す回路図で
ある。
ある。
【図５】 電源スイッチを示す回路図である。
【図６】 マッチドフィルタの他の例を示す回路図であ
る。
る。
【図７】 図６のマッチドフィルタにおけるサンプル・
ホールド回路を示す回路図である。
ホールド回路を示す回路図である。
【図８】 同マッチドフィルタにおけるマルチプレクサ
を示す回路図である。
を示す回路図である。
【図９】 同マッチドフィルタの第１加算回路を示す回
路図である。
路図である。
【図１０】同マッチドフィルタ回路の反転増幅部を示す
回路図である。
回路図である。
【図１１】同マッチドフィルタの第２加算回路を示す回
路図である。
路図である。
【図１２】同マッチドフィルタの第３加算回路を示す回
路図である。
路図である。
【図１３】同マッチドフィルタの基準電圧発生回路を示
す回路図である。
す回路図である。
ＭＦ ．．． マッチドフィルタ ＳＣ１、ＳＣ２、ＳＣ３ ．．． スライディング相関
器 ＳＷ１ ．．． 電源スイッチ ＤＬＬ１、ＤＬＬ２、ＤＬＬ３ ．．． 捕捉器 ＣＴＲＬ１ ．．． コントローラ Ｓ、Ｓ／Ｈ５１〜Ｓ／Ｈ５６ ．．． サンプル・ホー
ルド回路 Σ、ＡＤＤＥＲ、ＡＤ１ｐ、ＡＤ１ｍ、ＡＤ５２、ＡＤ
５３ ．．．加算部 ＡＭＰ６、ＡＭＰ９、ＡＭＰ１０、ＡＭＰ１１ ．．．
反転増幅部 ＳＷ３１、ＳＷ３２、ＳＷ６ ．．． スイッチ Ｖｉｎ ．．． 入力電圧 Ｖｏｕｔ ．．． 出力電圧 ＳＷＳ ．．． 電源スイッチ ＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ６１、ＭＵＸ６
２ ．．． マルチプレクサ ＣＴＲＬ ．．． コントロール回路。 ==================================================
== 1995-07-31 10:40:40<<Start>> A:\JSDOC\PATENT\YZ
N95007\明細書.DOC<< End >> A:\JSDOC\PATENT\YZN9500
7\明細書.DOC______________________________________
__________________________________================
==================================== 1995-07-31 1
1:06:46<<Start>> A:\JSDOC\PATENT\YZN95007\明細書.D
OC<< End >> A:\JSDOC\PATENT\YZN95007\明細書.DOC___
__________________________________________________
___________________<<Start>> A:\JSDOC\PATENT\YZN95
007\特許願.DOC1 : 3 使用できない制御コードまたは
文字が使われていますミマ☆<< End >> A:\JSDOC\PATENT\
YZN95007\特許願.DOC_______________________________
_________________________________________<<Start>>
A:\JSDOC\PATENT\YZN95007\要約.DOC<< End >> A:\JSD
OC\PATENT\YZN95007\要約.DOC_______________________
_________________________________________________
器 ＳＷ１ ．．． 電源スイッチ ＤＬＬ１、ＤＬＬ２、ＤＬＬ３ ．．． 捕捉器 ＣＴＲＬ１ ．．． コントローラ Ｓ、Ｓ／Ｈ５１〜Ｓ／Ｈ５６ ．．． サンプル・ホー
ルド回路 Σ、ＡＤＤＥＲ、ＡＤ１ｐ、ＡＤ１ｍ、ＡＤ５２、ＡＤ
５３ ．．．加算部 ＡＭＰ６、ＡＭＰ９、ＡＭＰ１０、ＡＭＰ１１ ．．．
反転増幅部 ＳＷ３１、ＳＷ３２、ＳＷ６ ．．． スイッチ Ｖｉｎ ．．． 入力電圧 Ｖｏｕｔ ．．． 出力電圧 ＳＷＳ ．．． 電源スイッチ ＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ６１、ＭＵＸ６
２ ．．． マルチプレクサ ＣＴＲＬ ．．． コントロール回路。 ==================================================
== 1995-07-31 10:40:40<<Start>> A:\JSDOC\PATENT\YZ
N95007\明細書.DOC<< End >> A:\JSDOC\PATENT\YZN9500
7\明細書.DOC______________________________________
__________________________________================
==================================== 1995-07-31 1
1:06:46<<Start>> A:\JSDOC\PATENT\YZN95007\明細書.D
OC<< End >> A:\JSDOC\PATENT\YZN95007\明細書.DOC___
__________________________________________________
___________________<<Start>> A:\JSDOC\PATENT\YZN95
007\特許願.DOC1 : 3 使用できない制御コードまたは
文字が使われていますミマ☆<< End >> A:\JSDOC\PATENT\
YZN95007\特許願.DOC_______________________________
_________________________________________<<Start>>
A:\JSDOC\PATENT\YZN95007\要約.DOC<< End >> A:\JSD
OC\PATENT\YZN95007\要約.DOC_______________________
_________________________________________________
フロントページの続き (72)発明者 高 取直 東京都世田谷区北沢３―５―18 鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３―５―18 鷹山ビル 株式会社鷹山内
Claims (2)
- 【請求項１】 入力信号に対して接続されたマッチド
フィルタと、このマッチドフィルタに対して並列に前記
入力信号に接続された複数のスライディング相関器と、
前記マッチドフィルタの出力が所定値以上のレベルにな
るタイミングを前記スライディング相関器の個数と等し
い個数あるいはそれ以下の個数検出するタイミング検出
回路と、このタイミング検出回路の出力に基づいて前記
スライディング相関器のそれぞれにおける乗算の基本的
タイミングを設定するコントローラと、このコントロー
ラの設定によって基本的なタイミングを与えられかつス
ライディング相関器の出力に基づいてそのスライディン
グ相関器の乗算のタイミングを微調整する同期追跡器
と、前記タイミング検出回路によるタイミング検出完了
以後は前記マッチドフィルタの作動を中断する電源スイ
ッチとを備えているフィルタ回路。 - 【請求項２】 マッチドフィルタの作動中にスライデ
ィング相関器および同期追跡器の作動を中断する第２の
電源スイッチがさらに設けられているいることを特徴と
する請求項１記載のフィルタ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215389A JPH0946174A (ja) | 1995-07-31 | 1995-07-31 | フィルタ回路 |
| DE69633544T DE69633544T2 (de) | 1995-07-31 | 1996-07-30 | Erfassungs- und Verfolgungsfilter für Spreizspektrumsignale |
| US08/689,143 US5781584A (en) | 1995-07-31 | 1996-07-30 | Code acquisition and tracking circuit using switched matched filter and sliding correlators |
| EP96112313A EP0757450B1 (en) | 1995-07-31 | 1996-07-30 | Acquisition and tracking filter for spread spectrum signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215389A JPH0946174A (ja) | 1995-07-31 | 1995-07-31 | フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0946174A true JPH0946174A (ja) | 1997-02-14 |
Family
ID=16671506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7215389A Pending JPH0946174A (ja) | 1995-07-31 | 1995-07-31 | フィルタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5781584A (ja) |
| EP (1) | EP0757450B1 (ja) |
| JP (1) | JPH0946174A (ja) |
| DE (1) | DE69633544T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003521142A (ja) * | 1999-11-29 | 2003-07-08 | クゥアルコム・インコーポレイテッド | 整合フィルタを使用したパイロットの検索のための方法および装置 |
| KR100464879B1 (ko) * | 1996-10-23 | 2005-06-13 | 가부시키가이샤 엔.티.티.도코모 | 직접확산형부호분할다원접속기지국간비동기셀룰러방식에있어서의초기동기방법및수신기 |
| US8144753B2 (en) | 1998-10-05 | 2012-03-27 | Fujitsu Limited | Detection device of a spreading code and a timing, and a method thereof |
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|---|---|---|---|---|
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| KR100197352B1 (ko) * | 1996-07-31 | 1999-06-15 | 이계철 | 기준 정합여파기를 이용한 병렬포착시스템 |
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