JPH06164320A - フィルタ回路 - Google Patents
フィルタ回路Info
- Publication number
- JPH06164320A JPH06164320A JP43A JP33798792A JPH06164320A JP H06164320 A JPH06164320 A JP H06164320A JP 43 A JP43 A JP 43A JP 33798792 A JP33798792 A JP 33798792A JP H06164320 A JPH06164320 A JP H06164320A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- hold
- input
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0225—Measures concerning the multipliers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 ホールド誤差を最小値に抑え得るフィルタ回
路を提供することを目的とする。 【構成】 各乗算回路Ｍ1〜Ｍ16の乗数をシフトレジス
タＳＲに保持しておき、乗数を循環させることにより同
一乗算回路で異なる乗数の乗算を順次実行するものであ
る。
路を提供することを目的とする。 【構成】 各乗算回路Ｍ1〜Ｍ16の乗数をシフトレジス
タＳＲに保持しておき、乗数を循環させることにより同
一乗算回路で異なる乗数の乗算を順次実行するものであ
る。
Description
【０００１】
【産業上の利用分野】この発明は、連続的な入力データ
を時系列で複数保持し、この時系列データに乗数を乗じ
て積算するフィルタ回路、いわゆるデジタル・フィルタ
に関する。
を時系列で複数保持し、この時系列データに乗数を乗じ
て積算するフィルタ回路、いわゆるデジタル・フィルタ
に関する。
【０００２】
【従来の技術】この種のフィルタ回路では、一般にホー
ルド回路間のデータ転送が行われ、アナログデータのホ
ールド誤差が蓄積される可能性があった。
ルド回路間のデータ転送が行われ、アナログデータのホ
ールド誤差が蓄積される可能性があった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、ホールド
誤差を最小値に抑え得るフィルタ回路を提供することを
目的とする。
従来の問題点を解消すべく創案されたもので、ホールド
誤差を最小値に抑え得るフィルタ回路を提供することを
目的とする。
【０００４】
【課題を解決するための手段】この発明に係るフィルタ
回路は、各乗算回路の乗数をシフトレジスタに保持して
おき、乗数を循環させることにより同一乗算回路で異な
る乗数の乗算を順次実行するものである。
回路は、各乗算回路の乗数をシフトレジスタに保持して
おき、乗数を循環させることにより同一乗算回路で異な
る乗数の乗算を順次実行するものである。
【０００５】
【実施例】次にこの発明に係るフィルタ回路の１実施例
を図面に基づいて説明する。図１において、フィルタ回
路は複数のホールド回路Ｈ1〜Ｈ16を有し、各ホールド
回路の出力は対応する乗算回路Ｍ1〜Ｍ16に入力されて
いる。さらに各乗算回路Ｍ1〜Ｍ16にはシフトレジスタ
ＳＲの各データエリアＡ1〜Ａ16が接続され、これらデ
ータエリアのデータが、ホールド回路のデータに対する
乗数として使用される。
を図面に基づいて説明する。図１において、フィルタ回
路は複数のホールド回路Ｈ1〜Ｈ16を有し、各ホールド
回路の出力は対応する乗算回路Ｍ1〜Ｍ16に入力されて
いる。さらに各乗算回路Ｍ1〜Ｍ16にはシフトレジスタ
ＳＲの各データエリアＡ1〜Ａ16が接続され、これらデ
ータエリアのデータが、ホールド回路のデータに対する
乗数として使用される。
【０００６】乗算回路Ｍ1〜Ｍ16の出力は加算回路ＡＤ
によって加算されて総和が算出される。ホールド回路Ｈ
1〜Ｈ16に入力データＤinが入力されるとき、Ｄinの時
系列データをＨ1〜Ｈ16に順次保持し、次の時系列デー
タを再びＨ1から保持していく操作を繰り返すことによ
り、ホールド回路間のデータ転送を行うことなく、必要
な全ての時系列データを所定のタイミングで得ることが
できる。
によって加算されて総和が算出される。ホールド回路Ｈ
1〜Ｈ16に入力データＤinが入力されるとき、Ｄinの時
系列データをＨ1〜Ｈ16に順次保持し、次の時系列デー
タを再びＨ1から保持していく操作を繰り返すことによ
り、ホールド回路間のデータ転送を行うことなく、必要
な全ての時系列データを所定のタイミングで得ることが
できる。
【０００７】１組の時系列データによって、Ｈ1〜Ｈ16
が満たされた後に、新たにＨ1からのデータ保持が開始
されるときには各ホールド回路のデータに対する乗数は
シフトされる必要がある。
が満たされた後に、新たにＨ1からのデータ保持が開始
されるときには各ホールド回路のデータに対する乗数は
シフトされる必要がある。
【表１】 すなわち表１に例示するように、新たに１個の時系列デ
ータが入力されるごとに、乗数は隣の乗算にシフトさ
れ、また終端の乗算の乗数は始端の乗算に戻される。
ータが入力されるごとに、乗数は隣の乗算にシフトさ
れ、また終端の乗算の乗数は始端の乗算に戻される。
【０００８】このような構成によりホールド回路間の転
送によるホールド誤差は回避される。 ホールド回路Ｈ
1〜Ｈ16は第１ホールド回路群ＨＧ１、第２ホールド回
路群ＨＧ２に分割され、Ｈ1〜Ｈ8がＨＧ１に、Ｈ9〜Ｈ
16がＨＧ２に含まれる。ＨＧ１とＨＧ２の間にはマルチ
プレクサＭＵＸが接続され、ＨＧ１，ＨＧ２の入力は第
１入力データＤinと第２入力データＤ’inに区別され
る。
送によるホールド誤差は回避される。 ホールド回路Ｈ
1〜Ｈ16は第１ホールド回路群ＨＧ１、第２ホールド回
路群ＨＧ２に分割され、Ｈ1〜Ｈ8がＨＧ１に、Ｈ9〜Ｈ
16がＨＧ２に含まれる。ＨＧ１とＨＧ２の間にはマルチ
プレクサＭＵＸが接続され、ＨＧ１，ＨＧ２の入力は第
１入力データＤinと第２入力データＤ’inに区別され
る。
【０００９】加算回路ＡＤの出力はホールド回路Ｈout
に一旦保持され、Ｈoutの出力はマルチプレクサＭＵＸ
にフィードバックされている。ＭＵＸは第１入力データ
ＤinとＨoutの出力とのいずれか一方を選択的にＨＧ２
に入力し、Ｄ’inとしている。Ｄ’inとしてＤinが選択
された場合、フィルタ回路は
に一旦保持され、Ｈoutの出力はマルチプレクサＭＵＸ
にフィードバックされている。ＭＵＸは第１入力データ
ＤinとＨoutの出力とのいずれか一方を選択的にＨＧ２
に入力し、Ｄ’inとしている。Ｄ’inとしてＤinが選択
された場合、フィルタ回路は
【式１】 Ｙ（ｔ）：出力，Ｘ（ｔ），ａi：乗数 で表現される演算を実行し、いわゆるＦＩＲ型のフィル
タとなる。
タとなる。
【００１０】また、Ｄ’inとしてＨoutの出力が選択さ
れた場合、フィルタ回路は
れた場合、フィルタ回路は
【式２】 Ｙ（ｔ）：出力，Ｘ（ｔ）：入力，ａi：乗数，ｂi：乗
数 で表現される演算を行い、いわゆるＩＩＲ型のフィルタ
となる。
数 で表現される演算を行い、いわゆるＩＩＲ型のフィルタ
となる。
【００１１】以上のように、専用回路におけるＭＵＸの
みの切替によってＦＩＲ、ＩＩＲの２つのタイプのフィ
ルタが実現され、またＦＩＲ型の場合には全てのホール
ド回路および乗算回路を活用した比較的大きな段数のフ
ィルタが実現される。すなわち汎用性と高速性を兼ね備
えたフィルタを実現し得る。
みの切替によってＦＩＲ、ＩＩＲの２つのタイプのフィ
ルタが実現され、またＦＩＲ型の場合には全てのホール
ド回路および乗算回路を活用した比較的大きな段数のフ
ィルタが実現される。すなわち汎用性と高速性を兼ね備
えたフィルタを実現し得る。
【００１２】図２はホールド回路Ｈiの実施例を示す。
Ｈiは一対の演算増幅器Ａｍｐ1、Ａｍｐ2と一対の電界
効果トランジスタＴｒ1、Ｔｒ2を有し、Ａｍｐ1の非反
転入力に入力データｄinが入力されている。Ａｍｐ1の
出力はＴｒ1のドレインに接続され、Ｔｒ1のソースはキ
ャパシタンスＣ1を介して接地されるとともにＡｍｐ1の
反転入力にフィードバックされている。Ｔｒ1はクロッ
クＣＬＫ0がゲートに入力され、ＣＬＫ0がハイレベルの
ときに導通する。Ｔｒ1の導通時には、Ｃ1にｄinと等し
い電圧が印加するようにＡｍｐ1の出力が調整され、Ｃ1
には充電電圧がｄinとなるように電荷が蓄えられる。
Ｈiは一対の演算増幅器Ａｍｐ1、Ａｍｐ2と一対の電界
効果トランジスタＴｒ1、Ｔｒ2を有し、Ａｍｐ1の非反
転入力に入力データｄinが入力されている。Ａｍｐ1の
出力はＴｒ1のドレインに接続され、Ｔｒ1のソースはキ
ャパシタンスＣ1を介して接地されるとともにＡｍｐ1の
反転入力にフィードバックされている。Ｔｒ1はクロッ
クＣＬＫ0がゲートに入力され、ＣＬＫ0がハイレベルの
ときに導通する。Ｔｒ1の導通時には、Ｃ1にｄinと等し
い電圧が印加するようにＡｍｐ1の出力が調整され、Ｃ1
には充電電圧がｄinとなるように電荷が蓄えられる。
【００１３】Ｃ1の充電電圧はＡｍｐ2非反転入力に接続
され、Ａｍｐ2の出力はＴｒ2のドレインに接続され、Ｔ
ｒ2のソースはキャパシタンスＣ2を介して接地されると
ともにＡｍｐ2の反転入力にフィードバックされてい
る。Ｔｒ2は、ＣＬＫ0と逆位相のクロックＣＬＫ1がゲ
ートに入力され、Ｔｒ1とは逆位相で導通される。Ｔｒ2
の導通時には、Ｃ1の充電電圧にｄinと等しい電圧がＣ2
印加するようにＡｍｐ2の出力が調整され、Ｃ2には充電
電圧がｄinとなるように電荷が蓄えられ、ｄinに対応し
たｄoutが出力される。これによって、１クロックのタ
イミングだけｄi nが保持され、またＣ1への充電時には
後段への影響が生じないので、確実に所定のタイミング
でホールドが行われる。
され、Ａｍｐ2の出力はＴｒ2のドレインに接続され、Ｔ
ｒ2のソースはキャパシタンスＣ2を介して接地されると
ともにＡｍｐ2の反転入力にフィードバックされてい
る。Ｔｒ2は、ＣＬＫ0と逆位相のクロックＣＬＫ1がゲ
ートに入力され、Ｔｒ1とは逆位相で導通される。Ｔｒ2
の導通時には、Ｃ1の充電電圧にｄinと等しい電圧がＣ2
印加するようにＡｍｐ2の出力が調整され、Ｃ2には充電
電圧がｄinとなるように電荷が蓄えられ、ｄinに対応し
たｄoutが出力される。これによって、１クロックのタ
イミングだけｄi nが保持され、またＣ1への充電時には
後段への影響が生じないので、確実に所定のタイミング
でホールドが行われる。
【００１４】図３は乗算回路Ｍjkの実施例を示す。Ｍjk
は一対の演算増幅器Ａｍｐ3、Ａｍｐ4と一対の電界効果
トランジスタＴｒ3、Ｔｒ4を有し、Ａｍｐ3の非反転入
力に入力アナログデータＡＸが入力されている。Ａｍｐ
3の出力はＴｒ3のドレインに接続され、Ｔｒ3のソース
はキャパシタンスＣ3、Ｃ4を介して接地されている。そ
してＣ3、Ｃ4間の電圧はＡｍｐ3の反転入力にフィード
バックされている。Ｔｒ3はデジタル入力Ｂがゲートに
入力され、Ｂがハイレベルのときに導通する。Ｔｒ3の
導通時には、Ｃ4にＡＸと等しい電圧が印加するように
Ａｍｐ3の出力が調整され、Ｃ4には充電電圧がＡＸとな
るように電荷が蓄えられる。このとき、Ｔｒ3のソース
電圧は ＡＸ｛（Ｃ3−Ｃ4）／Ｃ3｝となる。
は一対の演算増幅器Ａｍｐ3、Ａｍｐ4と一対の電界効果
トランジスタＴｒ3、Ｔｒ4を有し、Ａｍｐ3の非反転入
力に入力アナログデータＡＸが入力されている。Ａｍｐ
3の出力はＴｒ3のドレインに接続され、Ｔｒ3のソース
はキャパシタンスＣ3、Ｃ4を介して接地されている。そ
してＣ3、Ｃ4間の電圧はＡｍｐ3の反転入力にフィード
バックされている。Ｔｒ3はデジタル入力Ｂがゲートに
入力され、Ｂがハイレベルのときに導通する。Ｔｒ3の
導通時には、Ｃ4にＡＸと等しい電圧が印加するように
Ａｍｐ3の出力が調整され、Ｃ4には充電電圧がＡＸとな
るように電荷が蓄えられる。このとき、Ｔｒ3のソース
電圧は ＡＸ｛（Ｃ3−Ｃ4）／Ｃ3｝となる。
【００１５】Ａｍｐ4は非反転入力が接地され、その出
力がＴｒ4のソースに接続されている。Ｔｒ4のドレイン
はＣ3に接続されるとともに、Ａｍｐ4の反転入力にフィ
ードバックされている。Ｔｒ4のゲートにはＢをインバ
ータＩＮＶで反転したデジタルデータが入力され、Ｂが
ローレベルのときにＴｒ4は導通する。Ｔｒ4の導通時に
は、Ｔｒ4のドレインに０Ｖが生じるようにＡｍｐ4の出
力が調整される。
力がＴｒ4のソースに接続されている。Ｔｒ4のドレイン
はＣ3に接続されるとともに、Ａｍｐ4の反転入力にフィ
ードバックされている。Ｔｒ4のゲートにはＢをインバ
ータＩＮＶで反転したデジタルデータが入力され、Ｂが
ローレベルのときにＴｒ4は導通する。Ｔｒ4の導通時に
は、Ｔｒ4のドレインに０Ｖが生じるようにＡｍｐ4の出
力が調整される。
【００１６】Ｔｒ3のソースおよびＴｒ4のドレインは出
力用のキャパシタンスＣ5に接続され、このＣ5を含む容
量結合で決定される重みを掛けた電圧値が出力となる。
すなわち、ＭjkはＡＸに対して、 ｛（Ｃ3−Ｃ4）／Ｃ3｝Ｃcp Ｃcp：容量結合で決定される重み または０を乗数とする乗算を実行したことになる。
力用のキャパシタンスＣ5に接続され、このＣ5を含む容
量結合で決定される重みを掛けた電圧値が出力となる。
すなわち、ＭjkはＡＸに対して、 ｛（Ｃ3−Ｃ4）／Ｃ3｝Ｃcp Ｃcp：容量結合で決定される重み または０を乗数とする乗算を実行したことになる。
【００１７】ここに容量結合とは図４のような構成を意
味し、複数のキャパシタンス（ここではＣ51〜Ｃ58の８
個のキャパシタンス）を並列接続してなる。これらのキ
ャパシタンスに電圧Ｖ1〜Ｖ8が印加されたとき、出力電
圧Ｖ8は、 Ｖ8＝（Ｃ51Ｖ1＋Ｃ52Ｖ2＋・・・＋Ｃ58Ｖ8）／（Ｃ1＋Ｃ2＋・・・＋Ｃ8） となり、重み付加算が実行される。
味し、複数のキャパシタンス（ここではＣ51〜Ｃ58の８
個のキャパシタンス）を並列接続してなる。これらのキ
ャパシタンスに電圧Ｖ1〜Ｖ8が印加されたとき、出力電
圧Ｖ8は、 Ｖ8＝（Ｃ51Ｖ1＋Ｃ52Ｖ2＋・・・＋Ｃ58Ｖ8）／（Ｃ1＋Ｃ2＋・・・＋Ｃ8） となり、重み付加算が実行される。
【００１８】図３のような回路を並列して設け、デジタ
ルデータの各ビットをＢとして入力し、｛（Ｃ3−Ｃ4）
／Ｃ3｝Ｃcpを２nに設定すればアナログデータＡＸとデ
ジタルデータとの乗算を直接実行し得る。加算回路は図
５のように構成され、キャパシタンスＣＣ1〜ＣＣ16を
並列接続してなる容量結合によってＭ1〜Ｍ16を結合し
てなり、図４と同様の作用により乗算結果の総和が算出
される。
ルデータの各ビットをＢとして入力し、｛（Ｃ3−Ｃ4）
／Ｃ3｝Ｃcpを２nに設定すればアナログデータＡＸとデ
ジタルデータとの乗算を直接実行し得る。加算回路は図
５のように構成され、キャパシタンスＣＣ1〜ＣＣ16を
並列接続してなる容量結合によってＭ1〜Ｍ16を結合し
てなり、図４と同様の作用により乗算結果の総和が算出
される。
【００１９】
【発明の効果】前述のとおり、この発明に係るフィルタ
回路は、各乗算回路の乗数をシフトレジスタに保持して
おき、乗数を循環させることにより同一乗算回路で異な
る乗数の乗算を順次実行するので、ホールド誤差を最小
値に抑え得るという効果を有する。
回路は、各乗算回路の乗数をシフトレジスタに保持して
おき、乗数を循環させることにより同一乗算回路で異な
る乗数の乗算を順次実行するので、ホールド誤差を最小
値に抑え得るという効果を有する。
【図１】この発明に係るフィルタ回路の第１実施例を示
すブロック図である。
すブロック図である。
【図２】同実施例におけるホールド回路を示す回路図で
ある。
ある。
【図３】同実施例における乗算回路を示す回路図であ
る。
る。
【図４】容量結合の例を示す回路図である。
【図５】同実施例における加算回路を示す回路図であ
る。
る。
ＨＧ１，ＨＧ２ ホールド回路群 Ｈ1〜Ｈ16，Ｈi，Ｈout ホールド回路 Ｄin， 第１入力データ Ｄ’in 第２入力データ Ｍ1〜Ｍ16 乗算回路 Ａ1〜Ａ16 データエリア ＳＲ シフトレジスタ ＡＤ 加算回路 ＭＵＸ マルチプレクサ Ａｍｐ1〜Ａｍｐ4 演算増幅器 Ｔｒ1〜Ｔｒ4 電界効果トランジスタ Ｃ1〜Ｃ5，Ｃ51〜Ｃ58，ＣＣ1〜ＣＣ16 キャパ
シタンス ＣＬＫ0，ＣＬＫ1 クロック ＡＸ アナログデータ Ｂ デジタル入力 ＩＮＶ インバータ Ｖ1〜Ｖ8 電圧 Ｖ8 出力電圧 Ｄout，ｄout 出力信号
シタンス ＣＬＫ0，ＣＬＫ1 クロック ＡＸ アナログデータ Ｂ デジタル入力 ＩＮＶ インバータ Ｖ1〜Ｖ8 電圧 Ｖ8 出力電圧 Ｄout，ｄout 出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィワット・ウォンワラウィパット 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内
Claims (4)
- 【請求項１】 連続的なアナログ入力データを時系列で
複数保持し、この時系列データに乗数を乗じて積算する
フィルタ回路において；入力データを保持する複数のホ
ールド回路と；各ホールド回路に対応して設けられ、か
つ各ホールド回路の出力が入力された乗算回路と；各乗
算回路に対応した複数のデータエリアを有し、かつ各デ
ータエリアのデータが乗数として各乗算回路に入力され
たシフトレジスタであって、各データエリアのデータは
隣接データエリアに転送されるとともに終端まで転送さ
れたときに始端に戻されるようになっているシフトレジ
スタと；各乗算回路の出力の総和を算出する加算回路
と；を備えていることを特徴とするフィルタ回路。 - 【請求項２】 ホールド回路は、第１入力データを保持
する複数のホールド回路よりなる第１ホールド回路群
と、第２入力データを保持する複数のホールド回路より
なる第２ホールド回路群とに分割され、入力データは第
１入力データとして第１ホールド回路群に入力され、加
算回路の出力と第１入力データとのいずれか一方を選択
する切換手段が設けられ、切換手段の出力が第２入力デ
ータとして第２ホールド回路群に入力されていることを
特徴とする請求項１記載のフィルタ回路。 - 【請求項３】 加算回路は全ての乗算回路の出力を入力
とする１個の加算回路よりなることを特徴とする請求項
１記載のフィルタ回路。 - 【請求項４】 加算回路は複数のキャパシタンスを並列
に接続した容量結合よりなることを特徴とする請求項１
記載のフィルタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164320A (ja) | 1992-11-24 | 1992-11-24 | フィルタ回路 |
| US08/155,809 US5396446A (en) | 1992-11-24 | 1993-11-23 | Digital filter circuit that minimizes holding errors transmitted between holding circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164320A (ja) | 1992-11-24 | 1992-11-24 | フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164320A true JPH06164320A (ja) | 1994-06-10 |
Family
ID=18313880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06164320A (ja) | 1992-11-24 | 1992-11-24 | フィルタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5396446A (ja) |
| JP (1) | JPH06164320A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867526A (en) * | 1997-12-24 | 1999-02-02 | G.D.S Co., Ltd. | Matched filter acting in charge domain |
| US5887025A (en) * | 1997-12-24 | 1999-03-23 | G.D.S. Co., Ltd. | Matched filter acting in charge domain |
| US5936567A (en) * | 1996-10-16 | 1999-08-10 | G.D.S. Co., Ltd. | Parallel charge signal delivery system, and filtering AD converter using the same |
| JP2012147483A (ja) * | 2005-09-28 | 2012-08-02 | Nec Corp | 変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2888782B2 (ja) * | 1995-09-08 | 1999-05-10 | エヌ・ティ・ティ移動通信網株式会社 | 通信のためのフィルタ回路 |
| US5666080A (en) * | 1993-06-17 | 1997-09-09 | Yozan, Inc. | Computational circuit |
| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| US5565809A (en) * | 1993-09-20 | 1996-10-15 | Yozan Inc. | Computational circuit |
| CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
| JP3390762B2 (ja) * | 1995-07-28 | 2003-03-31 | シャープ株式会社 | マッチドフィルタ回路 |
| JP3320594B2 (ja) * | 1995-07-28 | 2002-09-03 | シャープ株式会社 | マッチドフィルタ回路 |
| JPH0946174A (ja) * | 1995-07-31 | 1997-02-14 | Sharp Corp | フィルタ回路 |
| JP2888783B2 (ja) * | 1995-10-20 | 1999-05-10 | エヌ・ティ・ティ移動通信網株式会社 | スペクトラム拡散通信のためのマッチドフィルタ回路 |
| JP2888784B2 (ja) * | 1995-10-23 | 1999-05-10 | 株式会社鷹山 | マッチドフィルタ回路 |
| EP0827099B1 (en) * | 1996-09-03 | 2000-03-01 | Yozan Inc. | Multiplication and addition circuit |
| EP0855796A3 (en) | 1997-01-27 | 2002-07-31 | Yozan Inc. | Matched filter and filter circuit |
| US6134569A (en) * | 1997-01-30 | 2000-10-17 | Sharp Laboratories Of America, Inc. | Polyphase interpolator/decimator using continuous-valued, discrete-time signal processing |
| JP3722844B2 (ja) | 1997-07-30 | 2005-11-30 | 松下電器産業株式会社 | デジタルマッチトフィルタ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2441961A1 (fr) * | 1978-11-17 | 1980-06-13 | Thomson Csf | Filtre a transfert de charges electriques, programmable numeriquement |
| JPS587935A (ja) * | 1981-07-07 | 1983-01-17 | Kokusai Denshin Denwa Co Ltd <Kdd> | トランスバーサル形スミアデスミアフイルタ |
| DE3235678A1 (de) * | 1982-09-27 | 1984-03-29 | Siemens AG, 1000 Berlin und 8000 München | Transversalfilter mit einem analogen schieberegister |
| GB8315373D0 (en) * | 1983-06-03 | 1983-07-06 | Indep Broadcasting Authority | Downsampling and prefilter implementation in television systems |
| US5272663A (en) * | 1992-05-05 | 1993-12-21 | The Board Of Trustees Of The University Of Illinois | Apparatus and method for wide bandwidth adaptive filtering |
-
1992
- 1992-11-24 JP JP43A patent/JPH06164320A/ja active Pending
-
1993
- 1993-11-23 US US08/155,809 patent/US5396446A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936567A (en) * | 1996-10-16 | 1999-08-10 | G.D.S. Co., Ltd. | Parallel charge signal delivery system, and filtering AD converter using the same |
| US5867526A (en) * | 1997-12-24 | 1999-02-02 | G.D.S Co., Ltd. | Matched filter acting in charge domain |
| US5887025A (en) * | 1997-12-24 | 1999-03-23 | G.D.S. Co., Ltd. | Matched filter acting in charge domain |
| JP2012147483A (ja) * | 2005-09-28 | 2012-08-02 | Nec Corp | 変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5396446A (en) | 1995-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06164320A (ja) | フィルタ回路 | |
| JPH06164321A (ja) | フィルタ回路 | |
| EP0800271A2 (en) | Matched filter | |
| JPH0740656B2 (ja) | 無限長インパルス応答フイルタ | |
| JPH06195483A (ja) | 乗算回路 | |
| JP3055739B2 (ja) | 乗算回路 | |
| JPH06232650A (ja) | スケーラ回路 | |
| CN1152821A (zh) | 一种用于通信的滤波器电路 | |
| JP3097365B2 (ja) | ホールド回路 | |
| US20010056450A1 (en) | Transpose FIR filter architecture | |
| JP3522492B2 (ja) | 複素係数乗算器および複素係数フィルタ | |
| CA1233891A (en) | Switched capacitor finite impulse response filter | |
| JPH06326558A (ja) | 反転遅延回路 | |
| JPS60114020A (ja) | 非巡回型デジタルフィルタ回路 | |
| JP3074632B2 (ja) | サンプル・ホールド回路 | |
| US4151429A (en) | Differential charge sensing circuit for MOS devices | |
| Perez-Aloe et al. | Programmable time-multiplexed switched-capacitor variable equalizer for arbitrary frequency response realizations | |
| JP3037502B2 (ja) | スイッチトキャパシタサンプルホールド遅延回路 | |
| JP2985997B2 (ja) | 乗算回路 | |
| JP3084668B2 (ja) | 電荷信号を用いたフィルター装置 | |
| JP3991350B2 (ja) | スイッチトキャパシタ回路 | |
| JP2000031788A (ja) | マッチトフィルタ | |
| JPH1188117A (ja) | フィルタ回路 | |
| JPH06237173A (ja) | 電荷転送素子を用いた乗算装置またはｄａ変換器 | |
| JP2003168067A (ja) | 演算回路 |