JPH08236735A - Ｓｏｉ基板及びその製造方法 - Google Patents
Ｓｏｉ基板及びその製造方法Info
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- JPH08236735A JPH08236735A JP3649495A JP3649495A JPH08236735A JP H08236735 A JPH08236735 A JP H08236735A JP 3649495 A JP3649495 A JP 3649495A JP 3649495 A JP3649495 A JP 3649495A JP H08236735 A JPH08236735 A JP H08236735A
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Abstract
(57)【要約】
【目的】 絶縁層上のＳＯＩ層のスリップラインの密度
が小さく、スリップに起因したデバイスの電気的特性に
悪影響を及ぼさない。 【構成】 第１シリコンウェーハ１１と第２シリコンウ
ェーハ１２とを絶縁層１３を介して接合し、接合した両
シリコンウェーハ１１，１２を熱処理して貼り合わせた
後、シリコンウェーハ１１又は１２を所定の厚さに研削
研磨してデバイス形成用のＳＯＩ層１２ａとするＳＯＩ
基板の製造方法である。上記研削研磨した後で、乾燥酸
素雰囲気又は窒素雰囲気中で１２００〜１３００℃の温
度範囲、好ましくは１２５０℃で再度熱処理することを
特徴とする。
が小さく、スリップに起因したデバイスの電気的特性に
悪影響を及ぼさない。 【構成】 第１シリコンウェーハ１１と第２シリコンウ
ェーハ１２とを絶縁層１３を介して接合し、接合した両
シリコンウェーハ１１，１２を熱処理して貼り合わせた
後、シリコンウェーハ１１又は１２を所定の厚さに研削
研磨してデバイス形成用のＳＯＩ層１２ａとするＳＯＩ
基板の製造方法である。上記研削研磨した後で、乾燥酸
素雰囲気又は窒素雰囲気中で１２００〜１３００℃の温
度範囲、好ましくは１２５０℃で再度熱処理することを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は絶縁層上にシリコン層
（以下、ＳＯＩ層という）を形成したＳＯＩ（Silicon-
On-Insulator）基板に関する。更に詳しくは、２枚のシ
リコンウェーハを絶縁層を介して貼り合わせるＳＯＩ基
板の製造方法に関するものである。
（以下、ＳＯＩ層という）を形成したＳＯＩ（Silicon-
On-Insulator）基板に関する。更に詳しくは、２枚のシ
リコンウェーハを絶縁層を介して貼り合わせるＳＯＩ基
板の製造方法に関するものである。
【０００２】
【従来の技術】近年、高集積ＣＭＯＳ（Complementary
Metal Oxide Semiconductor）、ＩＣ、高耐圧素子など
がＳＯＩ基板を利用して製作されるようになってきてい
る。絶縁層の上にデバイス作製領域として使用される単
結晶シリコン層を形成したＳＯＩ基板は、高集積ＣＭＯ
Ｓの場合にはラッチアップ（寄生回路による異常発振現
象）の防止に、また高耐圧素子の場合にはベース基板と
の絶縁分離にそれぞれ有効である。このＳＯＩ基板の製
造方法には、シリコンウェーハ同士を二酸化シリコン層
（以下、シリコン酸化層という）、即ち絶縁層を介して
貼り合わせる方法、絶縁性基板又は絶縁性薄膜を表面に
有する基板の上にまず多結晶シリコン薄膜をＣＶＤ（Ch
emical Vapor Deposition）法により堆積させ、次いで
レーザーアニールによって単結晶化するＺＭＲ法、シリ
コン基板内部に高濃度の酸素イオンを注入した後、高温
でアニール処理してこのシリコン基板表面から所定の深
さの領域に埋込みシリコン酸化層（絶縁層）を形成し、
その表面側のシリコン層を活性領域とするＳＩＭＯＸ法
などがある。これらの方法の中でも、貼り合わせ法によ
り作製されたＳＯＩ基板は、ＳＯＩ層の結晶性が極めて
良好であることから、有望視されて来ている。
Metal Oxide Semiconductor）、ＩＣ、高耐圧素子など
がＳＯＩ基板を利用して製作されるようになってきてい
る。絶縁層の上にデバイス作製領域として使用される単
結晶シリコン層を形成したＳＯＩ基板は、高集積ＣＭＯ
Ｓの場合にはラッチアップ（寄生回路による異常発振現
象）の防止に、また高耐圧素子の場合にはベース基板と
の絶縁分離にそれぞれ有効である。このＳＯＩ基板の製
造方法には、シリコンウェーハ同士を二酸化シリコン層
（以下、シリコン酸化層という）、即ち絶縁層を介して
貼り合わせる方法、絶縁性基板又は絶縁性薄膜を表面に
有する基板の上にまず多結晶シリコン薄膜をＣＶＤ（Ch
emical Vapor Deposition）法により堆積させ、次いで
レーザーアニールによって単結晶化するＺＭＲ法、シリ
コン基板内部に高濃度の酸素イオンを注入した後、高温
でアニール処理してこのシリコン基板表面から所定の深
さの領域に埋込みシリコン酸化層（絶縁層）を形成し、
その表面側のシリコン層を活性領域とするＳＩＭＯＸ法
などがある。これらの方法の中でも、貼り合わせ法によ
り作製されたＳＯＩ基板は、ＳＯＩ層の結晶性が極めて
良好であることから、有望視されて来ている。
【０００３】このシリコンウェーハの貼り合わせ法は、
具体的にはそれぞれ約６００μｍの２枚のシリコンウェ
ーハをシリコン酸化層からなる絶縁層を介して接合し、
酸素雰囲気中、１１００℃で２時間熱処理した後、２枚
のシリコンウェーハの一方のシリコンウェーハの表面を
砥石で研削し、更に研磨布で研磨してこのシリコンウェ
ーハの厚さを約１〜１０μｍの範囲にし、この研磨した
側の厚さ約１〜１０μｍのシリコン層をデバイス形成用
のＳＯＩ層としている。
具体的にはそれぞれ約６００μｍの２枚のシリコンウェ
ーハをシリコン酸化層からなる絶縁層を介して接合し、
酸素雰囲気中、１１００℃で２時間熱処理した後、２枚
のシリコンウェーハの一方のシリコンウェーハの表面を
砥石で研削し、更に研磨布で研磨してこのシリコンウェ
ーハの厚さを約１〜１０μｍの範囲にし、この研磨した
側の厚さ約１〜１０μｍのシリコン層をデバイス形成用
のＳＯＩ層としている。
【０００４】
【発明が解決しようとする課題】しかし、従来の方法で
は、１１００℃で２時間熱処理する際に、シリコンウェ
ーハ（Ｓｉ）とシリコン酸化層（ＳｉＯ2）の１桁程度
の熱膨張率の差等に起因して貼り合わせ界面に応力が集
中する。貼り合わせ界面にウェーハ同士の未接着部（ボ
イド）が形成した場合には、この応力集中によりＳＯＩ
層中にボイドを起点としてＳＯＩ層表面或いは埋込みＳ
ｉＯ2膜との界面まで貫通した転位（スリップ）が容易
に発生する。従来のスリップラインの密度は５．０×１
０7ｃｍ／ｃｍ3程度と大きいため、このようなスリップ
ライン密度が大きなＳＯＩ層においては、これらの転位
がデバイス形成後にデバイスの電気的特性に直接的又は
間接的に大きな影響を与えることがあった。本発明の目
的は、シリコンウェーハを２枚貼り合わせて作られる絶
縁層上のＳＯＩ層のスリップラインの密度が小さく、ス
リップに起因したデバイスの電気的特性に悪影響を及ぼ
さないＳＯＩ基板及びその製造方法を提供することにあ
る。
は、１１００℃で２時間熱処理する際に、シリコンウェ
ーハ（Ｓｉ）とシリコン酸化層（ＳｉＯ2）の１桁程度
の熱膨張率の差等に起因して貼り合わせ界面に応力が集
中する。貼り合わせ界面にウェーハ同士の未接着部（ボ
イド）が形成した場合には、この応力集中によりＳＯＩ
層中にボイドを起点としてＳＯＩ層表面或いは埋込みＳ
ｉＯ2膜との界面まで貫通した転位（スリップ）が容易
に発生する。従来のスリップラインの密度は５．０×１
０7ｃｍ／ｃｍ3程度と大きいため、このようなスリップ
ライン密度が大きなＳＯＩ層においては、これらの転位
がデバイス形成後にデバイスの電気的特性に直接的又は
間接的に大きな影響を与えることがあった。本発明の目
的は、シリコンウェーハを２枚貼り合わせて作られる絶
縁層上のＳＯＩ層のスリップラインの密度が小さく、ス
リップに起因したデバイスの電気的特性に悪影響を及ぼ
さないＳＯＩ基板及びその製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】図１（ｅ）に示すよう
に、本発明はシリコンウェーハ１１上に絶縁層１３が形
成され、この絶縁層１３上にデバイス形成用のＳＯＩ層
１２ａが形成されたＳＯＩ基板の改良である。その特徴
ある構成は、ＳＯＩ層１２ａのスリップラインの密度が
２．５×１０7ｃｍ／ｃｍ3以下であることにある。
に、本発明はシリコンウェーハ１１上に絶縁層１３が形
成され、この絶縁層１３上にデバイス形成用のＳＯＩ層
１２ａが形成されたＳＯＩ基板の改良である。その特徴
ある構成は、ＳＯＩ層１２ａのスリップラインの密度が
２．５×１０7ｃｍ／ｃｍ3以下であることにある。
【０００６】また図１（ａ）〜図１（ｅ）に示すよう
に、第１シリコンウェーハ１１と第２シリコンウェーハ
１２とを絶縁層１３を介して接合し、接合した第１及び
第２シリコンウェーハ１１，１２を熱処理して貼り合わ
せた後、第１シリコンウェーハ１１又は第２シリコンウ
ェーハ１２を所定の厚さに研削研磨してデバイス形成用
のＳＯＩ層１２ａとするＳＯＩ基板の製造方法の改良で
ある。その特徴ある構成は、上記研削研磨した後で、乾
燥酸素雰囲気又は窒素雰囲気中で１２００〜１３００℃
の温度範囲、好ましくは１２５０℃で再度熱処理するこ
とにある。
に、第１シリコンウェーハ１１と第２シリコンウェーハ
１２とを絶縁層１３を介して接合し、接合した第１及び
第２シリコンウェーハ１１，１２を熱処理して貼り合わ
せた後、第１シリコンウェーハ１１又は第２シリコンウ
ェーハ１２を所定の厚さに研削研磨してデバイス形成用
のＳＯＩ層１２ａとするＳＯＩ基板の製造方法の改良で
ある。その特徴ある構成は、上記研削研磨した後で、乾
燥酸素雰囲気又は窒素雰囲気中で１２００〜１３００℃
の温度範囲、好ましくは１２５０℃で再度熱処理するこ
とにある。
【０００７】本発明の第１及び第２シリコンウェーハは
ＣＺ法、ＦＺ法等の方法で、ともに同一の方法により得
られたシリコン単結晶棒から作製される。絶縁層は第１
シリコンウェーハ又は第２シリコンウェーハのいずれか
一方又は双方の片面に形成される。接合を良好にするた
めに、絶縁層はいずれか一方のシリコンウェーハの片面
に形成されることが好ましい。図１（ａ）に示すよう
に、図では第２シリコンウェーハ１２の片面に絶縁層１
３が形成される。貼り合わせ後の絶縁層とＳＯＩ層との
界面として、２枚のシリコンウェーハの接合界面（図１
ではシリコンウェーハ１１との界面）と、接合前に絶縁
層を形成したシリコンウェーハとの界面（図１ではシリ
コンウェーハ１２との界面）がある。本発明のＳＯＩ層
１２ａと絶縁層１３との界面は、前者の接合界面である
よりも後者の絶縁層を形成したウェーハとの界面である
方が、界面の連続性に優れているため好ましい。即ち、
図１（ｅ）に示すようにＳＯＩ層１２ａが形成されるシ
リコンウェーハ１２をＳＯＩ層用のシリコン基板とし、
別のシリコンウェーハ１１をその支持基板とすることが
好ましい。
ＣＺ法、ＦＺ法等の方法で、ともに同一の方法により得
られたシリコン単結晶棒から作製される。絶縁層は第１
シリコンウェーハ又は第２シリコンウェーハのいずれか
一方又は双方の片面に形成される。接合を良好にするた
めに、絶縁層はいずれか一方のシリコンウェーハの片面
に形成されることが好ましい。図１（ａ）に示すよう
に、図では第２シリコンウェーハ１２の片面に絶縁層１
３が形成される。貼り合わせ後の絶縁層とＳＯＩ層との
界面として、２枚のシリコンウェーハの接合界面（図１
ではシリコンウェーハ１１との界面）と、接合前に絶縁
層を形成したシリコンウェーハとの界面（図１ではシリ
コンウェーハ１２との界面）がある。本発明のＳＯＩ層
１２ａと絶縁層１３との界面は、前者の接合界面である
よりも後者の絶縁層を形成したウェーハとの界面である
方が、界面の連続性に優れているため好ましい。即ち、
図１（ｅ）に示すようにＳＯＩ層１２ａが形成されるシ
リコンウェーハ１２をＳＯＩ層用のシリコン基板とし、
別のシリコンウェーハ１１をその支持基板とすることが
好ましい。
【０００８】絶縁層の厚さは約０．５〜１．０μｍの範
囲にあり、絶縁層はシリコン酸化層（ＳｉＯ2層）であ
って、シリコンウェーハを熱酸化することにより、或い
はＣＶＤ法によりウェーハの片面に形成される。図１
（ｂ）に示すように２枚のシリコンウェーハを絶縁層を
介して接合する前に、接合しようとする表面を活性化す
るために所定の洗浄液でシリコンウェーハを洗浄するこ
とが好ましい。図１（ｃ）に示すように、接合した後の
熱処理は２枚のシリコンウェーハ１１，１２を接合した
状態で乾燥酸素（ｄｒｙＯ2）雰囲気又は窒素（Ｎ2）雰
囲気中で１１００℃の温度下、１〜３時間、好ましくは
２時間程度行う。これにより接合界面でシリコンの共有
結合が生じ、２枚のシリコンウェーハ１１，１２は貼り
合わされ、両者の結晶格子は一体化する。図１（ｄ）に
示すように、一体化した２枚のシリコンウェーハ１１，
１２が放冷され室温になった後に、シリコン基板となる
第２シリコンウェーハ１２を砥石で研削し、その後研磨
布で研磨して、約１〜１０μｍの厚さの薄膜に加工す
る。これにより厚さ約１〜１０μｍのデバイス形成用の
ＳＯＩ層１２ａが絶縁層１３上に得られる。図１（ｅ）
に示すように研削研磨した後、乾燥酸素（ｄｒｙＯ2）
雰囲気又は窒素（Ｎ2）雰囲気中で１２００〜１３００
℃の温度範囲、好ましくは１２５０℃の温度で少なくと
も１０時間、好ましくは１０〜１５時間程度再熱処理を
行う。再熱処理が１２００℃未満又は１０時間未満では
スリップの消滅はそれ程顕著ではなく、１３００℃を越
えると熱処理炉の炉芯管が変形するなどの弊害を生じ
る。
囲にあり、絶縁層はシリコン酸化層（ＳｉＯ2層）であ
って、シリコンウェーハを熱酸化することにより、或い
はＣＶＤ法によりウェーハの片面に形成される。図１
（ｂ）に示すように２枚のシリコンウェーハを絶縁層を
介して接合する前に、接合しようとする表面を活性化す
るために所定の洗浄液でシリコンウェーハを洗浄するこ
とが好ましい。図１（ｃ）に示すように、接合した後の
熱処理は２枚のシリコンウェーハ１１，１２を接合した
状態で乾燥酸素（ｄｒｙＯ2）雰囲気又は窒素（Ｎ2）雰
囲気中で１１００℃の温度下、１〜３時間、好ましくは
２時間程度行う。これにより接合界面でシリコンの共有
結合が生じ、２枚のシリコンウェーハ１１，１２は貼り
合わされ、両者の結晶格子は一体化する。図１（ｄ）に
示すように、一体化した２枚のシリコンウェーハ１１，
１２が放冷され室温になった後に、シリコン基板となる
第２シリコンウェーハ１２を砥石で研削し、その後研磨
布で研磨して、約１〜１０μｍの厚さの薄膜に加工す
る。これにより厚さ約１〜１０μｍのデバイス形成用の
ＳＯＩ層１２ａが絶縁層１３上に得られる。図１（ｅ）
に示すように研削研磨した後、乾燥酸素（ｄｒｙＯ2）
雰囲気又は窒素（Ｎ2）雰囲気中で１２００〜１３００
℃の温度範囲、好ましくは１２５０℃の温度で少なくと
も１０時間、好ましくは１０〜１５時間程度再熱処理を
行う。再熱処理が１２００℃未満又は１０時間未満では
スリップの消滅はそれ程顕著ではなく、１３００℃を越
えると熱処理炉の炉芯管が変形するなどの弊害を生じ
る。
【０００９】
【作用】前述したように、図１（ｃ）で１１００℃で２
時間熱処理する際に、シリコンウェーハ（Ｓｉ）１２と
シリコン酸化層（ＳｉＯ2）１３の１桁程度の熱膨張率
の差等に起因して貼り合わせ界面に応力が集中し、貼り
合わせ界面にウェーハ同士の未接着部（ボイド）が形成
された場合には、この応力集中によりＳＯＩ層１２ａ中
にボイドを起点としてＳＯＩ層表面或いは埋込みＳｉＯ
2膜との界面まで貫通した転位（スリップ）を生じると
現在考えられている。このスリップは、上記応力集中に
より形成した転位（主として刃状転位）がシリコン単結
晶中の｛１１１｝すべり面上を塑性変形の進行に伴って
移動、或いは増殖した結果、形成されると一般に考えら
れており、この転位線をスリップラインという。本発明
では、転位消滅のメカニズムとして、研削研磨して得ら
れたＳＯＩ基板を更に１２００〜１３００℃の温度範囲
で再度熱処理すると、時間経過とともに刃状転位に対し
て大量の原子空孔が供給された結果、徐々に隣接したす
べり面に転位線が移動する現象である「ジョグ(jog)」
を起こし、転位がＳＯＩ層１２ａの表面ないしは埋込み
ＳｉＯ2膜との界面に移行し、やがて消滅するというモ
デルが考えられる。
時間熱処理する際に、シリコンウェーハ（Ｓｉ）１２と
シリコン酸化層（ＳｉＯ2）１３の１桁程度の熱膨張率
の差等に起因して貼り合わせ界面に応力が集中し、貼り
合わせ界面にウェーハ同士の未接着部（ボイド）が形成
された場合には、この応力集中によりＳＯＩ層１２ａ中
にボイドを起点としてＳＯＩ層表面或いは埋込みＳｉＯ
2膜との界面まで貫通した転位（スリップ）を生じると
現在考えられている。このスリップは、上記応力集中に
より形成した転位（主として刃状転位）がシリコン単結
晶中の｛１１１｝すべり面上を塑性変形の進行に伴って
移動、或いは増殖した結果、形成されると一般に考えら
れており、この転位線をスリップラインという。本発明
では、転位消滅のメカニズムとして、研削研磨して得ら
れたＳＯＩ基板を更に１２００〜１３００℃の温度範囲
で再度熱処理すると、時間経過とともに刃状転位に対し
て大量の原子空孔が供給された結果、徐々に隣接したす
べり面に転位線が移動する現象である「ジョグ(jog)」
を起こし、転位がＳＯＩ層１２ａの表面ないしは埋込み
ＳｉＯ2膜との界面に移行し、やがて消滅するというモ
デルが考えられる。
【００１０】
【実施例】次に、本発明の実施例を図面に基づいて詳し
く説明する。 ＜実施例１＞図１（ａ）に示すように、ＣＺ法で引上げ
たシリコン単結晶棒から作られたそれぞれ直径５インチ
で厚さ６２５μｍの第１シリコンウェーハ１１及び第２
シリコンウェーハ１２を用意した。第２シリコンウェー
ハ１２の片面にはこのウェーハを湿潤酸素（ｗｅｔ
Ｏ2）雰囲気中、１０００℃で３時間熱処理して厚さ
０．５μｍのシリコン酸化層からなる絶縁層１３を形成
した。２枚のシリコンウェーハ１１，１２をＨ2Ｏと比
重１．１のＨ2Ｏ2水溶液と比重０．９のＮＨ4ＯＨの水
溶液とをＨ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝７：２：１の容量
比で混合して調製したＳＣ１（Standard Cleaning 1）
の洗浄液で洗浄して２枚のシリコンウェーハの表面を活
性化した。
く説明する。 ＜実施例１＞図１（ａ）に示すように、ＣＺ法で引上げ
たシリコン単結晶棒から作られたそれぞれ直径５インチ
で厚さ６２５μｍの第１シリコンウェーハ１１及び第２
シリコンウェーハ１２を用意した。第２シリコンウェー
ハ１２の片面にはこのウェーハを湿潤酸素（ｗｅｔ
Ｏ2）雰囲気中、１０００℃で３時間熱処理して厚さ
０．５μｍのシリコン酸化層からなる絶縁層１３を形成
した。２枚のシリコンウェーハ１１，１２をＨ2Ｏと比
重１．１のＨ2Ｏ2水溶液と比重０．９のＮＨ4ＯＨの水
溶液とをＨ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝７：２：１の容量
比で混合して調製したＳＣ１（Standard Cleaning 1）
の洗浄液で洗浄して２枚のシリコンウェーハの表面を活
性化した。
【００１１】図１（ｂ）に示すように、２枚のシリコン
ウェーハ１１，１２を絶縁層１３を介して重ね合せ接合
した。次いで図１（ｃ）に示すように室温から８００℃
に設定された熱処理炉中に１０〜１５ｃｍ／分の速度で
挿入し、窒素（Ｎ2）雰囲気中で８００℃から１０℃／
分の速度で昇温し、１１００℃に達したところで２時間
維持し、次いで４℃／分の速度で降温し、８００℃まで
冷却した後、１０〜１５ｃｍ／分の速度で炉から室温中
に取り出した。続いて図１（ｄ）に示すように、シリコ
ンウェーハ１２の表面を砥石で研削し、続いて柔らかい
研磨布で研磨し、絶縁層１３上に厚さ１〜１０μｍのＳ
ＯＩ層１２ａを形成した。更に図１（ｅ）に示すよう
に、室温から９００℃に設定された熱処理炉中に１０〜
１５ｃｍ／分の速度で挿入し、乾燥酸素（ｄｒｙＯ2）
雰囲気中で９００℃から１０℃／分の速度で昇温し、１
２５０℃に達したところで１０時間維持し、次いで４℃
／分の速度で降温し、９００℃まで冷却した後、１０〜
１５ｃｍ／分の速度で炉から室温中に取り出した。
ウェーハ１１，１２を絶縁層１３を介して重ね合せ接合
した。次いで図１（ｃ）に示すように室温から８００℃
に設定された熱処理炉中に１０〜１５ｃｍ／分の速度で
挿入し、窒素（Ｎ2）雰囲気中で８００℃から１０℃／
分の速度で昇温し、１１００℃に達したところで２時間
維持し、次いで４℃／分の速度で降温し、８００℃まで
冷却した後、１０〜１５ｃｍ／分の速度で炉から室温中
に取り出した。続いて図１（ｄ）に示すように、シリコ
ンウェーハ１２の表面を砥石で研削し、続いて柔らかい
研磨布で研磨し、絶縁層１３上に厚さ１〜１０μｍのＳ
ＯＩ層１２ａを形成した。更に図１（ｅ）に示すよう
に、室温から９００℃に設定された熱処理炉中に１０〜
１５ｃｍ／分の速度で挿入し、乾燥酸素（ｄｒｙＯ2）
雰囲気中で９００℃から１０℃／分の速度で昇温し、１
２５０℃に達したところで１０時間維持し、次いで４℃
／分の速度で降温し、９００℃まで冷却した後、１０〜
１５ｃｍ／分の速度で炉から室温中に取り出した。
【００１２】＜実施例２＞実施例１と同一ロットのシリ
コンウェーハを用いて、図１（ｅ）に示す再熱処理の雰
囲気を窒素（Ｎ2）雰囲気にした以外は、実施例１と同
様に再熱処理してＳＯＩ基板を得た。
コンウェーハを用いて、図１（ｅ）に示す再熱処理の雰
囲気を窒素（Ｎ2）雰囲気にした以外は、実施例１と同
様に再熱処理してＳＯＩ基板を得た。
【００１３】＜比較例１＞実施例１と同一ロットのシリ
コンウェーハを用いて、図１（ｅ）に示す再熱処理を省
略した以外は、実施例１と同様にしてＳＯＩ基板を得
た。
コンウェーハを用いて、図１（ｅ）に示す再熱処理を省
略した以外は、実施例１と同様にしてＳＯＩ基板を得
た。
【００１４】＜評価＞先ず、実施例１、実施例２及び比
較例１のＳＯＩ基板をＨ2Ｏ：ＨＦ＝１０：１の容量比
の希フッ酸で洗浄した後、洗浄したＳＯＩ基板をＨＦ溶
液：０．１５モルＫ2Ｃｒ2Ｏ7水溶液＝２：１のエッチ
ャントに９０秒間浸漬してＳＯＩ層を選択エッチングし
た。ＳＯＩ基板をエッチャントから引上げ、純水で洗浄
し乾燥した。再熱処理前のスリップ状態を調べるため
に、比較例１のＳＯＩ基板についてＸ線トポグラフィで
観察し写真撮影した。その結果を図２に示す。図２から
明らかなように、ＳＯＩ基板の左上の周縁部を中心に多
数のスリップラインが見られた。
較例１のＳＯＩ基板をＨ2Ｏ：ＨＦ＝１０：１の容量比
の希フッ酸で洗浄した後、洗浄したＳＯＩ基板をＨＦ溶
液：０．１５モルＫ2Ｃｒ2Ｏ7水溶液＝２：１のエッチ
ャントに９０秒間浸漬してＳＯＩ層を選択エッチングし
た。ＳＯＩ基板をエッチャントから引上げ、純水で洗浄
し乾燥した。再熱処理前のスリップ状態を調べるため
に、比較例１のＳＯＩ基板についてＸ線トポグラフィで
観察し写真撮影した。その結果を図２に示す。図２から
明らかなように、ＳＯＩ基板の左上の周縁部を中心に多
数のスリップラインが見られた。
【００１５】また再熱処理後のサンプルの転位発生状況
を調べるために、実施例１、実施例２及び比較例１の純
水で洗浄し乾燥したＳＯＩ基板のＳＯＩ層について光学
顕微鏡で観察し写真撮影した。その結果を図３〜図５に
示す。図から明らかなように、比較例１のＳＯＩ基板の
ＳＯＩ層には顕著なスリップラインが現れていたもの
（図３）が、実施例１及び実施例２のＳＯＩ基板のＳＯ
Ｉ層ではそのスリップラインは消滅していた（図４及び
図５）。特に窒素雰囲気中で再熱処理した実施例２のＳ
ＯＩ基板のＳＯＩ層では殆どのスリップラインが消滅し
ていた（図５）。この実施例２の方が実施例１よりもス
リップラインの消滅が著しいのは、実施例１の酸素雰囲
気の熱処理では酸化反応に伴い大量の格子間シリコン原
子も同時に転位に対して供給されるのに対して、実施例
２の窒素雰囲気での熱処理では転位に対して原子空孔の
みが供給されるため、この実施例２の熱処理の方がジョ
グ形成に効果的であったことに起因すると考えられる。
更に光学顕微鏡による観察からスリップラインの密度を
測定した。その結果を図６に示す。比較例１のＳＯＩ層
のスリップライン密度が約５．３×１０7ｃｍ／ｃｍ3で
あったのに対して、実施例１のスリップライン密度は約
２．３×１０7ｃｍ／ｃｍ3であり、実施例２のスリップ
ライン密度は約１．０×１０7ｃｍ／ｃｍ3であった。こ
れらのことから、実施例１及び実施例２のスリップライ
ン密度は比較例１の半分以下であった。
を調べるために、実施例１、実施例２及び比較例１の純
水で洗浄し乾燥したＳＯＩ基板のＳＯＩ層について光学
顕微鏡で観察し写真撮影した。その結果を図３〜図５に
示す。図から明らかなように、比較例１のＳＯＩ基板の
ＳＯＩ層には顕著なスリップラインが現れていたもの
（図３）が、実施例１及び実施例２のＳＯＩ基板のＳＯ
Ｉ層ではそのスリップラインは消滅していた（図４及び
図５）。特に窒素雰囲気中で再熱処理した実施例２のＳ
ＯＩ基板のＳＯＩ層では殆どのスリップラインが消滅し
ていた（図５）。この実施例２の方が実施例１よりもス
リップラインの消滅が著しいのは、実施例１の酸素雰囲
気の熱処理では酸化反応に伴い大量の格子間シリコン原
子も同時に転位に対して供給されるのに対して、実施例
２の窒素雰囲気での熱処理では転位に対して原子空孔の
みが供給されるため、この実施例２の熱処理の方がジョ
グ形成に効果的であったことに起因すると考えられる。
更に光学顕微鏡による観察からスリップラインの密度を
測定した。その結果を図６に示す。比較例１のＳＯＩ層
のスリップライン密度が約５．３×１０7ｃｍ／ｃｍ3で
あったのに対して、実施例１のスリップライン密度は約
２．３×１０7ｃｍ／ｃｍ3であり、実施例２のスリップ
ライン密度は約１．０×１０7ｃｍ／ｃｍ3であった。こ
れらのことから、実施例１及び実施例２のスリップライ
ン密度は比較例１の半分以下であった。
【００１６】
【発明の効果】以上述べたように、本発明のＳＯＩ基板
の製造方法によれば、熱処理して２枚のシリコンウェー
ハを貼り合わせ、研削研磨した後に１２００〜１３００
℃で再度熱処理を行うことにより、貼り合わせ熱処理時
に生じたＳＯＩ層の刃状転位（スリップ）を消滅し、Ｓ
ＯＩ層のスリップライン密度を２．５×１０7ｃｍ／ｃ
ｍ3以下にすることができ、結果としてスリップに起因
したデバイスの電気的特性に悪影響を及ぼさないＳＯＩ
基板が得られる。
の製造方法によれば、熱処理して２枚のシリコンウェー
ハを貼り合わせ、研削研磨した後に１２００〜１３００
℃で再度熱処理を行うことにより、貼り合わせ熱処理時
に生じたＳＯＩ層の刃状転位（スリップ）を消滅し、Ｓ
ＯＩ層のスリップライン密度を２．５×１０7ｃｍ／ｃ
ｍ3以下にすることができ、結果としてスリップに起因
したデバイスの電気的特性に悪影響を及ぼさないＳＯＩ
基板が得られる。
【図１】本発明実施例のＳＯＩ基板の製造方法を示す部
分断面図。
分断面図。
【図２】比較例１の基板上に形成されたＳＯＩ層部分の
Ｘ線によるトポグラフィ写真図。
Ｘ線によるトポグラフィ写真図。
【図３】比較例１の基板上に形成されたＳＯＩ層の光学
顕微鏡写真図。
顕微鏡写真図。
【図４】実施例１の基板上に形成されたＳＯＩ層の光学
顕微鏡写真図。
顕微鏡写真図。
【図５】実施例２の基板上に形成されたＳＯＩ層の光学
顕微鏡写真図。
顕微鏡写真図。
【図６】比較例１、実施例１及び実施例２のスリップラ
イン密度を示す図。
イン密度を示す図。
１１ 第１シリコンウェーハ １２ 第２シリコンウェーハ １２ａ ＳＯＩ層 １３ 絶縁層（シリコン酸化層）
【手続補正書】
【提出日】平成７年２月２４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 降屋 久 埼玉県大宮市北袋町１丁目297番地 三菱 マテリアル株式会社中央研究所内
Claims (2)
- 【請求項１】 シリコンウェーハ(11)上に絶縁層(13)が
形成され、前記絶縁層(13)上にデバイス形成用のＳＯＩ
層(12a)が形成されたＳＯＩ基板において、 前記ＳＯＩ層(12a)のスリップラインの密度が２．５×
１０7ｃｍ／ｃｍ3以下であることを特徴とするＳＯＩ基
板。 - 【請求項２】 第１シリコンウェーハ(11)と第２シリコ
ンウェーハ(12)とを絶縁層(13)を介して接合し、前記接
合した第１及び第２シリコンウェーハ(11,12)を熱処理
して貼り合わせた後、前記第１シリコンウェーハ(11)又
は第２シリコンウェーハ(12)を所定の厚さに研削研磨し
てデバイス形成用のＳＯＩ層(12a)とするＳＯＩ基板の
製造方法において、 前記研削研磨した後で、乾燥酸素雰囲気又は窒素雰囲気
中で１２００〜１３００℃の温度範囲で再度熱処理する
ことを特徴とするＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03649495A JP3584945B2 (ja) | 1995-02-24 | 1995-02-24 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03649495A JP3584945B2 (ja) | 1995-02-24 | 1995-02-24 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236735A true JPH08236735A (ja) | 1996-09-13 |
| JP3584945B2 JP3584945B2 (ja) | 2004-11-04 |
Family
ID=12471389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03649495A Expired - Fee Related JP3584945B2 (ja) | 1995-02-24 | 1995-02-24 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3584945B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315635A (ja) * | 1999-04-30 | 2000-11-14 | Mitsubishi Materials Silicon Corp | 張り合わせ用シリコンウェーハおよびこれを用いた張り合わせ基板の製造方法 |
| FR2867607A1 (fr) * | 2004-03-10 | 2005-09-16 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant |
| KR100578160B1 (ko) * | 1997-11-05 | 2006-09-06 | 신에쯔 한도타이 가부시키가이샤 | Soi 웨이퍼의 열처리 방법과 그 방법에 의해 열처리된 soi 웨이퍼 |
| WO2013125014A1 (ja) * | 2012-02-23 | 2013-08-29 | 富士電機株式会社 | 半導体装置の製造方法 |
| US9299556B2 (en) | 2010-12-27 | 2016-03-29 | Shanghai Simgui Technology Co. Ltd. | Method for preparing semiconductor substrate with insulating buried layer gettering process |
| US9450070B2 (en) | 2012-05-31 | 2016-09-20 | Fuji Electric Co., Ltd. | Method for manufacturing a silicon semiconductor substrate including a diffusion layer prior to forming a semiconductor device thereon |
-
1995
- 1995-02-24 JP JP03649495A patent/JP3584945B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578160B1 (ko) * | 1997-11-05 | 2006-09-06 | 신에쯔 한도타이 가부시키가이샤 | Soi 웨이퍼의 열처리 방법과 그 방법에 의해 열처리된 soi 웨이퍼 |
| JP2000315635A (ja) * | 1999-04-30 | 2000-11-14 | Mitsubishi Materials Silicon Corp | 張り合わせ用シリコンウェーハおよびこれを用いた張り合わせ基板の製造方法 |
| FR2867607A1 (fr) * | 2004-03-10 | 2005-09-16 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant |
| WO2005088698A1 (en) * | 2004-03-10 | 2005-09-22 | Soitec Silicon On Insulator Technologies | A method of fabricating a slip line limited substrate for microelectronics, optoelectronics, and optics, and a corresponding substrate |
| US9299556B2 (en) | 2010-12-27 | 2016-03-29 | Shanghai Simgui Technology Co. Ltd. | Method for preparing semiconductor substrate with insulating buried layer gettering process |
| WO2013125014A1 (ja) * | 2012-02-23 | 2013-08-29 | 富士電機株式会社 | 半導体装置の製造方法 |
| JPWO2013125014A1 (ja) * | 2012-02-23 | 2015-05-21 | 富士電機株式会社 | 半導体装置の製造方法 |
| US10115587B2 (en) | 2012-02-23 | 2018-10-30 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US9450070B2 (en) | 2012-05-31 | 2016-09-20 | Fuji Electric Co., Ltd. | Method for manufacturing a silicon semiconductor substrate including a diffusion layer prior to forming a semiconductor device thereon |
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| Publication number | Publication date |
|---|---|
| JP3584945B2 (ja) | 2004-11-04 |
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