JPH0799381B2 - 電子回路の自動試験及び時間測定装置 - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は電子回路を自動的に試験する装置における時間
測定に関する。

（背景技術） 電子回路を試験する装置においては、入力信号が発生さ
れ被試験回路（CUT）と結合する取付具に供給され、そ
の結果の出力信号が予期される結果と比較される。試験
信号及び結果出力はデイジタル、アナログ（例えばオー
デイオ又はビデオ）、又はデイジタル及びアナログの組
合せ（例えば、コーデツク又はモデム用）となり得る。

そのような試験装置は、典型的には時間測定装置を含み
CUTのノードにおける信号について、立上り時間、パル
ス幅、伝搬遅延、周波数、デユテイ・サイクル及び事象
（イベント）の反復率を測定する。典型的には、計時さ
れる信号又は複数の信号を受けイベント・エツジをタイ
マ／カウンタに供給するコンパレータを含む１つの時間
測定回路が使用され、計時される１つの又は複数のアナ
ログ信号を受けるために選択的に接続される。タイマ／
カウンタは、典型的にはスタート・イベント（事象開
始）及びストツプ・イベント（事象停止）間（即ち、コ
ンパレータがイベント・エツジを与える選定された閾値
を目的とする信号が横切る間）のクロツク・パルスを計
数し、２つのカウンタを使用してその１つがクロツク・
パルスを計数し、他方がイベントを計数するようにする
ことができる。CUTのデイジタル・ノードにおけるデイ
ジタル信号を計時するときは、デイジタル検出器のコン
パレータがイベント・エツジを供給し、それらのエツジ
がスイツチングによつて時間測定回路に選択的に向けら
れる。

テラダイン社から入手できる従来の回路試験機（品番:M
606）においては、時間測定回路がメインフレームに設
けられ、一対のタイミング・コンパレータが近接のテス
ト・テーブルに配置されて入力／出力プラグに接続さ
れ、そのプラグにはユーザがCUTの取付具及び任意のロ
ーカル・ピン電子装置（例えば、スイツチング及び特別
装置）を電気的に接続した。２つのタイミング・コンパ
レータの２以上のピンへの接続はローカル・ピン電子装
置においてユーザが切換える必要があつた。デイジタル
検出器は２つの試験ステーシヨンのためのサブシステム
内にあり、そのステーシヨンもメインフレームから分離
されてあつた。時間測定回路は、メインフレーム内の入
力スイツチを介して、計時用の２つのコンパレータ又は
２つの試験ステーシヨン・サブシステムの一方のデイジ
タル検出器の２つのコンパレータのいずれかに接続する
ことができた。

（発明の概要） 本発明の１つの特徴によれば、計時される信号源の近く
に位置しタイミングに向けられたローカル・タイミング
・コンパレータを時間測定回路の２つの独立した入力セ
レクタに伝送路によつて接続することにより、自動回路
試験装置における信号の時間測定を正確に行うことがで
きる。各ローカル・コンパレータはイベント・エツジを
供給する。そのイベント・エツジは、計時される信号と
は無関係で、他のコンパレータからのエツジと同じ特性
を有し、計時される信号がプログラム可能な閾値（計時
される特定のイベントに調節される）を横切ることを感
知するとき発生される。１つの入力セレクタがイベント
計数スタートを与え、他方がイベント計数ストツプを与
えることができる。この２つの独立した入力セレクタを
使用することによつて、融通性及び能力が増大される。
即ち、源の近くに位置する複数のタイミング・コンパレ
ータのうちスタート・イベントを検出するコンパレータ
及びストツプ・イベントを検出するコンパレータを選択
することができるからである。また、入力セレクタによ
つて与えられるスイツチングはイベント・エツジで計時
される実際のアナログ信号ではなく、従つて計時される
信号そして閾値の検出には影響を与えない。

好適実施例においては、伝送路は差動ECLのシールドさ
れた撚対線であり、２対のローカル・タイミング・コン
パレータがテスト・ヘツド内の２チヤンネル・カード上
で時間測定にだけ向けられ、テスト・ヘツドはCUTのリ
ードに接触するノード接点を有する取付具を含む。ロー
カル・コンパレータは回路のノード接点にインピーダン
ス制御された路によつて接続され反射を防止している。
各ローカル・タイミング・コンパレータはそこに短い路
を通つて接続される関連の接触ノードを有し、容量（キ
ヤパシタンス）を減少させている。インピーダンス制御
される２ライン・スイツチング・マトリツクスが設けら
れ、アナログ・ノード接点の出力をタイミング・コンパ
レータと関連のノードではないタイミング・コンパレー
タに接続可能にする。そして入力セレクタは各入力に対
して、一対の差動増幅器を使用し、その増幅器は同じ集
積回路チツプによつて与えられ、出力バスに沿つて相互
に２列に整列される出力を有し、入力をセレクタに接続
するのに給電される。

本発明の別の特徴によれば、デイジタル検出器コンパレ
ータが、入力を、ローカル・タイミング・コンパレータ
（即ち時間測定に向けられる）に接続される入力を有す
る２つの独立した入力セレクタに接続させ、伝送路がデ
イジタル検出器コンパレータからのエツジ及びタイミン
グ・コンパレータからのエツジを時間測定の開始及び終
了に使用できるようにデスキユーされる。

本発明の別の特徴によれば、ローカル・タイミング・コ
ンパレータをアナログ−デイジタル・コンバータを含む
アナログ信号処理装置内のフイルタの出力に接続し、そ
れによつてローカル・タイミング・コンパレータへの信
号内のノイズを減少させ、平均化するのに必要な測定の
回数を減少させる。好適実施例においては、高周波及び
低周波アナログ信号処理装置とフイルタ出力に接続され
る別々のタイミング・コンパレータが設けられる。

本発明の更に別の特徴によれば、複数の差動入力の１つ
を差動出力バスに選択的に接続する入力セレクタが設け
られ、そのセレクタが各入力に対し別個に給電される差
動増幅器を採用し、その増幅器の出力が共通出力バスに
直接的に接続される。夫々の増幅器を簡単に付勢して入
力を選択的に出力バスに接続することができる。好適実
施例においては、各差動増幅器は１つの集積回路上に設
けられ共通の電力制御を有し駆動電力を増大させる一対
の差動増幅器素子によつて与えられる。その増幅器対は
集積回路チツプの側面に沿つて相互に２列に整列される
出力を有し、入力セレクタ内の複数の集積回路チツプは
出力線が直線となるように位置合せされる。共通出力バ
ス上には終端抵抗が設けられ所望のインピーダンスを提
供する。電力制御はFETによつて行なわれる。以上の構
成によつて、高い品質の伝送ライン出力、集積回路の高
密度化、及び非常に低い電力制御信号が可能となる。

（実施例の説明） 構造 第１図には時間測定に関係する電子回路試験機10が示さ
れる。該試験機にはメインフレーム・キヤビネツト電子
装置部12及びテスト・ヘツド電子装置部14が含まれる。
テスト・ヘツド電子装置部はテスト・ヘツド内に配置さ
れ、そのテスト・ヘツドはデイジタル及びアナログ装置
の一部を搭載する複数のドーター・チヤンネル・カード
を含み、その装置は短かい距離のインピーダンス制御さ
れた路を介して被試験回路（CUT）16に接続される取付
具15に電気的に接続される。

メインフレーム・キヤビネツト電子装置部12には、時間
測定サブシステム18が含まれ、そのサブシステムはイベ
ント間の時間を測定し、そして特定の時間間隔内のイベ
ントを計数するのに使用され、例えば、立上り時間、パ
ルス幅、伝搬遅延、周波数、デユテイ・サイクル、及び
CUT16のノードにおける信号についてのイベント反復率
を測定する。メインフレーム電子装置部12にはフオーマ
ツト・ケージ20が含まれ、入力デイジタル試験信号をCU
T16へ与え、そこからの出力デイジタル信号を受信し処
理する。また変換ケージ22も含まれ、CUT16へ入力アナ
ログ試験信号を与えそこからの出力アナログ信号を処理
する。

テスト・ヘツド電子装置部14は２つのアナログ時間チヤ
ンネル・カード24を含み、その各々が時間測定を行うた
めのローカル・タイミング・コンパレータ26,28（687型
差動ECL）を有する。テスト・ヘツド電子装置部14は、
またアナログ直流源及び測定チヤンネル・カード30とア
ナログ交流源及び測定チヤンネル・カード32（低周波及
び高周波の両方のための変換カードともいう）を含み、
アナログ信号、例えば直流、高精度直流、低周波交流、
高周波交流を供給及び取得する。アナログ・チヤンネル
・カード24,30又は32の各々はインピーダンス制御され
た路34,36,38を通してCUT16の２つのノードに接続され
ることができ、それらの路はインターフエース・ボード
39（チヤンネル・カードに垂直）上のポーゴーピン、デ
バイス・カード41（インターフエース・ボードに平行で
そこにポーゴー・ピンによつて接続される）、デバイス
・カード41上に支持される取付具15を通して接続される
（第1A図参照）。各路34,36,又は38は各チヤンネル・カ
ード上の部品に直接接続することができ（最短の妨害の
ない最も正確な信号伝送路を提供）、あるいは２ライン
のインピーダンス制御されたスイツチング・マトリツク
ス40を介して他のアナログ・チヤンネル・カード上の部
品に接続することができる。

時間チヤンネル・カード24は高インピーダンス・バツフ
ア42を含み、該バツフアは高忠実度及び高速にしてCUT1
6のノードの負荷を最小にする。各バツフア42はスイツ
チ44を介してローカル・タイミング・コンパレータ26,2
8の一方又は両方（例えば、１チヤンネル測定のため）
に接続されることができる。コンパレータ26,28の他の
入力はプログラマブル閾値電圧発生器46,48の夫々に接
続される。コンパレータ26,28の出力はシールドされた
撚対線50,52を介してA,B入力セレクタ54,56に接続され
る。第３のＥ入力セレクタ57はフオーマツト・ケージ20
及び変換ケージ22からの入力をシールドされた撚対線
（差動ECL線）を通して受ける。変換カード32は同軸ケ
ーブル60,61によつて高周波及び低周波アナログ信号プ
ロセツサ62,63（偽信号防止及び帯域制限フイルタを含
む）に接続される。信号プロセツサ62,63の出力は、ラ
イン64,65を介してA/Dコンバータ66,67に接続される。
変換ケージ22は、また、高周波及び低周波ローカル・タ
イミング・コンパレータ68,70を含み、それらのコンパ
レータの閾値入力がグランドに接続され零クロスを検出
する。コンパレータ68,70の出力はセレクタ54,56,57の
入力に交流差動ECLチヤンネル・セレクタ72を通して選
択的に接続することができる。

テスト・ヘツド電子装置部14は、複数のデイジタル・チ
ヤンネル・カード74を含み、高速デイジタル試験信号を
CUT16のデイジタル・ピンに供給し、出力デイジタル信
号を検出する。デイジタル・チヤンネル・カード74は、
高速インピーダンス・バツフア75及び二重閾値デイジタ
ル・コンパレータ76を含み、該コンパレータは、プログ
ラマブル電圧閾値発生器78と、バス83を通して、高速デ
イジタル比較回路84（出力デイジタル信号を処理しそれ
らを予期値と比較する）及び差動ECL高速デイジタル・
チヤンネル・セレクタ86の両方に接続される差動ECL出
力ライン80,82とを有する。カード74は、また高速デイ
ジタル・ドライバ87を含む。

Ａ、Ｂ、Ｅ入力セレクタ54,56,57の各々は、第２図に関
連して後述する16−１差動ECLマルチプレクサである。
セレクタ54,56の夫々の16入力のうちの６入力はタイミ
ング・コンパレータ26,28（テスト・ヘツド当り２つで
３つのテスト・ヘツドまで可能）のためのものであり、
４つは高速デイジタル・コンパレータ76のためのもので
あり、１つは周波数タイミング・コンパレータ68又は70
用で、１つはチエツク用、そして４つが将来付加可能な
コンパレータのためのものである。

Ａ及びＢ入力セレクタ54,56の出力は、スイツチ88,90を
介してスロープ・セレクタ92,94に接続されそこを通る
エツジに所望のスロープを与える。スロープ・セレクタ
92,94の入力は１つの閾値コネクタ96によつて相互に接
続されることができ、このコネクタは単一の閾値及び単
一チヤンネル測定（例えば周波数）を行うために使用さ
れる。スロープ・セレクタ92,94の出力は、スイツチン
グ及び時間ゲート回路98に接続され、該回路はゲートさ
れるクロツク・パルス及びイベント・パルスをカウンタ
100,102（24ビツト・カウンタ）に供給する。カウンタ1
00,102の出力はRAM及びコンピユータ・リードバツク回
路104に与えられ所望のタイミング情報を記憶する。レ
ジスタ106,108は夫々カウンタ100,102をプリロードする
のに使用され、ストツプ・イネーブル・ロジツク110に
よるポストカウント機能を達成する。スタート・イネー
ブル・タイマ／カウンタ112はＥ入力セレクタ57あるい
はＡ又はＢ入力セレクタ54,56からの入力を受け、指定
されたイベント、又は時間、あるいはそれらの組合せの
後でスタート・イネーブル・パルスを供給する。スイツ
チング及び時間ゲート回路98は、パルスを補間カウンタ
回路114に与え、該回路はクロツク・エツジと非同期の
イベントとクロツク・エツジとの間の時間を判断し、基
準クロツクよりも高い測定分解能をもたらす。補間カウ
ンタ回路114の出力はコンピユータ・リードバツク116内
のRAMに与えられカウンタ100,102からの出力と共に使用
される。

ここで第２図を参照すると、入力セレクタ54の1/2（８
入力）の部分回路図が示される。入力セレクタ56,57は
同じものである。８個の差動ECL入力118は同一集積回路
チツプ上の差動増幅器120（10216）の対に並列に接続さ
れ、その出力は差動出力バス122に接続される。各増幅
器120の対は増大したパワーの差動増幅器123を形成す
る。入力118は終端抵抗R1（75オーム）、R2（75オー
ム）及びR3（470オーム）に接続される。バス122は終端
抵抗R4及びR5（68オーム）を含む。各差動増幅器120の
対は、トランジスタ124（VMOS FET、スーパーテツクス
製、品番VNO106）によつて付勢及び消勢される。コンデ
ンサC1（0.1μＦ）は差動増幅器の電源のバイパスに使
用される。第2A図から理解できるように、差動増幅器12
0の対の出力ピン（2,3,15,14）は２列になつており、隣
接する集積回路126,128,130は回路ボード上の導体によ
つて与えられる出力バス122が直線となるように位置合
せされている。これによつて、高品質伝送ライン出力及
び集積回路の高密度化が可能となる。FET124は非常に小
さい電力制御信号によつて駆動される。

動作 典型的時間測定においては、計時される信号が閾値を横
断するとき、スタート及びストツプ・イベント・エツジ
がローカル・タイミング・コンパレータによつて与えら
れ、入力セレクタ54,56を介してスイツチング及び時間
ゲート回路98に送られ、時間カウンタ100が２つのイベ
ント・エツジ間のクロツク・パルスを計数する。イベン
ト・カウンタ102は、もし必要であれば、スタート及び
ストツプ・イベント・エツジ間の時間中のイベントを計
数することができる。

計数される信号を有するCUT16のノードは路34を通つて
コンパレータ26,28に、又は路26,38及び２ライン・スイ
ツチング・マトリツクス40を通つて送られる。CUT16の
ノードからローカル・タイミング・コンパレータへの路
は、インピーダンス制御され（反射を避けるため）、路
長は短かくされ（キヤパシタンス及び負荷を減少させ
る）、ローカル・コンパレータへ与えられる信号に対す
る歪を最小にし、閾値イベントへのトリガーを正確にす
る。ローカル・タイミング・コンパレータ26又は28に与
えられる信号が閾値を横切るとき、ECL差動エツジは夫
々のシールドされた撚対線50又は52を伝搬して夫々の入
力セレクタ54又は56に至る。伝送路50,52は差動動作で
あるので、シングル・エンド路の例えばノイズ及び温度
に関係する信号伝送歪がない。これらの路のシールド
は、制御されるインピーダンスを与え、歪を減少させる
のに役立つ。

第２図の入力セレクタの回路を参照すると、差動入力11
8は、一対の差動増幅器120が関連のトランジスタ124に
よつて付勢されるとき、差動出力バス122に接続され
る。終端抵抗R1乃至R3は、入力ラインのインピーダンス
を伝送路50,52のインピーダンスに整合させる。終端抵
抗R4,R5はプリント回路ボード上の出力バスのインピー
ダンス整合を行なう。２つの差動増幅器回路素子120を
並列に使用することによつて、終端抵抗R4,R5に対する
電力を増大させることができる。再び、第１図を参照す
ると、スロープ・セレクタ92,94は所望のスタート・ス
ロープ及びストツプ・スロープを選択する。

周期的信号入力を計時するとき、スタート・イネーブル
・タイマ／カウンタ112は、複数のイベントのうち計数
を開始するのにどのイベントを使用するかを選択するの
に用いられる。同様に、ストツプ・イネーブル・ロジツ
ク110は、どのイベントがストツプ・イベントとして使
用されるかを決定するのに用いられる。

時間測定がデイジタル・チヤンネル・カード上のコンパ
レータ76によつて検出される１又はそれ以上のデイジタ
ル信号を含むとき、高速デイジタル・チヤンネル・セレ
クタ86がライン80,82（各デイジタル・ピンは関連のデ
イジタル・コンパレータ76及び２つのライン80,82を有
する）上の１又は２個のイベント・エツジを入力セレク
タ54,56,57の１又は２個に与える。

アナログ信号の周波数又は周期の測定を行なうときは、
差動増幅器58からの出力が夫々のアナログ信号プロセツ
サ62又は63によつて波され、その出力が夫々のコンパ
レータ68又は70への入力として使用される。セレクタ72
はそのエツジを入力セレクタ54,56,57の１つに選択的に
与える。

各種コンパレータを通つてスイツチング及びゲート回路
に至る差動伝送路は、等しい遅延の分路された回路網を
通つて同じ入力を与え、時間測定回路に信号が到達した
時間を比較することによつてデスキユーされる。比較さ
れた値は、次にソフトウエアにおいて自動的に使用さ
れ、遅延の差を調整する。このデスキユーによつて、ロ
ーカル・コンパレータ26,28,68,70又は76のいずれから
のイベント・エツジも他のローカル・コンパレータから
のイベント・エツジと共に使用することが可能となる。

４つのローカル・タイミング・コンパレータを被試験回
路の近くのテスト・ヘツドに設けることによつて、被試
験回路のノードとコンパレータとの間の臨界路（クリテ
イカル・パス）における中継の数を制限して、４ピンの
正確な時間測定が可能となる。実際、計時のため異なる
信号を選択する切換は差動ECL入力セレクタ54,56におい
て行なわれ、この差動ECL信号分歪は、アナログ分配シ
ステムが達成できるよりも時間効率がはるかによい。ロ
ーカル・コンパレータ26,28を被試験回路16の別のピン
（即ち、ライン34に接続されていないピン）に接続する
ため切換が必要なとき、それはインピーダンス制御され
た２ライン・マトリツクス40によつて行なわれる。

第３図は、CUTがPLL集積回路であるときの時間測定例を
示すタイミング図で、ここではCUTが準備完了した状態
でループがロツクされたことを示した後、入力及び出力
交流信号間の位相差を試験することが望ましい。CUT16
のアナログ入力は低周波源カードに接続され、アナログ
出力信号は低周波測定カードに接続される。２ライン・
マトリツクス40はそのスイツチを閉じて、入力信号をロ
ーカル・タイミング・コンパレータ26,28の一方に与
え、出力信号を他方に与える。入力セレクタ54,56はコ
ンパレータ26,28からのイベント・エツジをスロープ・
セレクタ92,94を介してスイツチング及び時間ゲート回
路98に与えるように切換えられる。CUT16のデイジタル
準備完了（RDY）はデイジタル・コンパレータ76を通し
て接続され、所望の出力ライン80又は82は高速デイジタ
ル入力セレクタ86を通してＥ入力セレクタ57に向けら
れ、スタート・イネーブル信号をスイツチング及び時間
ゲート回路98に与える。デイジタル準備完了出力がデイ
ジタル・コンパレータ76によつて検出されたとき、スタ
ート・イネーブル信号はスイツチング及び時間ゲート回
路98に与えられる。アナログ入力信号が次に閾値を所望
の方向に横切ると、スタート・イベント・エツジがカウ
ンタに与えられ、カウンタ100がクロツク・パルスの計
数を開始する。出力波形の次の閾値が所望の方向に横断
されるとき、ストツプ・イベント・エツジが与えられ、
カウンタ100は計数を停止する。それらの２つのイベン
ト間に計数されたクロツク・パルスが位相差を与える。

他の実施例 本発明の他の実施例が本発明の範囲内で可能である。例
えば、アナログ・チヤンネル・カードをローカル・タイ
ミング、コンパレータとともに付加して、被試験回路に
接続し、それらの出力を差動ECL伝送ラインで入力セレ
クタ54,56,57に接続することが可能である。

【図面の簡単な説明】

第１図は時間測定機能に関連する電子回路試験装置の構
成ブロツク図である。 第1A図は第１図に示す装置の被試験回路のための取付具
へのチヤンネル・カードの接続を示す部分立面図であ
る。 第２図は第１図の装置の入力セレクタの回路図である。 第2A図は第２図の入力セレクタの集積回路チツプの布線
図である。 第３図は第１図の装置を使用する周波数測定を説明する
タイミング図である。

Claims (21)

【特許請求の範囲】
1. 【請求項１】電子回路を自動的に試験し時間測定を行う
   装置において、 被試験回路の複数のノードに接触する複数のノード接点
   を有する取付具と、 入力試験信号を発生し、該入力試験信号を前記ノード接
   点に供給する手段と、 前記ノード接点からの出力信号を検出し処理する手段
   と、 クロック・パルスを供給するクロックと、 与えられたスタート・イベント・エッジとストップ・イ
   ベント・エッジとの間に供給されるクロック・パルスを
   計数する時間測定回路と、 複数の入力の１つを前記時間測定回路にそれぞれ選択的
   に接続する２つの独立した入力セレクタであって、該独
   立した入力セレクタのいずれかからのイベント・エッジ
   を前記時間測定回路がスタート・イベント・エッジ又は
   ストップ・イベント・エッジとして使用することができ
   る２つの独立した入力セレクタと、 当該試験装置内の計時すべき信号源の近くに位置し、し
   きい値を横切る信号を受け取った際にはイベント・エッ
   ジを発生し、計時すべき特定の信号のイベントに適合す
   るようにプログラム可能であるしきい値を有する複数の
   ローカル・コンパレータと、 前記ローカル・コンパレータを前記セレクタの入力のそ
   れぞれに接続する伝送経路と、を有しており、 前記ローカル・コンパレータの中の、第１及び第２のコ
   ンパレータは前記独立した入力セレクタの一方に接続さ
   れ、第３のコンパレータは他方の独立した入力セレクタ
   に接続され、前記第１、第２及び第３のコンパレータは
   時間測定だけを行うことを特徴とする装置。
2. 【請求項２】請求項１記載の装置において、前記ローカ
   ル・コンパレータの中の第４のコンパレータが、前記他
   方のセレクタに接続されていることを特徴とする装置。
3. 【請求項３】請求項２記載の装置において、前記複数の
   ローカル・コンパレータが、インピーダンスが制御され
   た経路を通って前記ノード接点に接続されていることを
   特徴とする装置。
4. 【請求項４】請求項３記載の装置において、前記取付具
   と複数のローカル・コンパレータとが、前記取付具と、
   該取付具に電気的に接続されそれを支持するボードと、
   該ボードに対して垂直であり該ボードに電気的に接続さ
   れ該ボードを支持する複数のチャンネル・カードと、を
   含むテスト・ヘッド内に位置し、前記ローカル・コンパ
   レータが前記チャンネル・カード上に位置していること
   を特徴とする装置。
5. 【請求項５】請求項１記載の装置において、第１のフィ
   ルタと第１のアナログ−デジタル・コンバータとを含む
   第１の交流測定装置を更に有しており、前記第１のコン
   パレータが前記第１のフィルタの出力に接続されること
   を特徴とする装置。
6. 【請求項６】請求項１記載の装置において、前記ローカ
   ル・コンパレータの中の第４のコンパレータが前記入力
   セレクタの一方に接続され、前記第１の交流測定装置は
   高周波用であって、更に第２のフィルタと第２のアナロ
   グ−デジタル・コンバータとを含む第２の低周波用交流
   測定装置を有し、前記第４のコンパレータが前記第２の
   フィルタの出力に接続されることを特徴とする装置。
7. 【請求項７】請求項２記載の装置において、前記イベン
   ト・エッジが差動ECLであることを特徴とする装置。
8. 【請求項８】請求項７記載の装置において、前記伝送経
   路がシールドされた撚対線を含み、前記ローカル・コン
   パレータの中の１つを前記入力セレクタに接続すること
   を特徴とする装置。
9. 【請求項９】請求項７記載の装置において、前記入力セ
   レクタが、該入力セレクタを通る差動ECL経路を有する
   ことを特徴とする装置。
10. 【請求項１０】請求項９記載の装置において、前記入力
    セレクタが、各入力に対して、付勢され入力を当該セレ
    クタに接続する独立して付勢可能な差動増幅器を用いる
    ことを特徴とする装置。
11. 【請求項１１】請求項10記載の装置において、前記独立
    して付勢可能な差動増幅器のそれぞれが同じ集積回路チ
    ップによって提供され該集積回路の側面に沿った２列の
    チップ・リードにおいて相互に位置合わせされた出力を
    有する１対の差動増幅器から成り、入力セレクタ内の複
    数の集積回路チップが前記チップ・リードが接続される
    出力線が直線となるように整列されていることを特徴と
    する装置。
12. 【請求項１２】請求項11記載の装置において、前記差動
    増幅器に対する入力線には終端抵抗が設けられ前記伝送
    経路のインピーダンスと整合されていることを特徴とす
    る装置。
13. 【請求項１３】請求項１記載の装置において、前記時間
    測定装置が、時間カウンタと、イベント・カウンタと、
    前記入力セレクタを該時間カウンタと該イベント・カウ
    ンタとに接続するスイッチング及び時間ゲート回路と、
    を備えていることを特徴とする装置。
14. 【請求項１４】請求項13記載の装置において、前記時間
    測定装置が前記スイッチング及びゲート回路に接続され
    るプリカウンタを有しており、前記時間カウンタ又は前
    記イベント・カウンタによる計数の開始を遅らせること
    を特徴とする装置。
15. 【請求項１５】電子回路を自動的に試験し時間測定を行
    う装置において、 被試験回路の複数のノードに接触する複数のノード接点
    を有する取付具と、 入力試験信号を発生し、該入力試験信号を前記ノード接
    点に供給する手段と、 前記ノード接点からの出力信号を検出し処理する手段
    と、 クロック・パルスを供給するクロックと、 与えられたスタート・イベント・エッジとストップ・イ
    ベント・エッジとの間に供給されるクロック・パルスを
    計数する時間測定回路と、 複数の入力の１つを前記時間測定回路にそれぞれ選択的
    に接続する２つの独立した入力セレクタであって、該独
    立した入力セレクタのいずれかからのイベント・エッジ
    を前記時間測定回路がスタート・イベント・エッジ又は
    ストップ・イベント・エッジとして使用することができ
    る２つの独立した入力セレクタと、 当該試験装置内の計時すべき信号源の近くに位置し、し
    きい値を横切る信号源からの信号を受け取った際にはイ
    ベント・エッジを発生する複数のローカル・コンパレー
    タであって、該コンパレータのいくつかはノードにおい
    て信号の時間測定だけを行うタイミング・コンパレータ
    であり、また、いくつかはデジタル出力信号の検出と時
    間測定との両方を行うのに用いられるデジタル・コンパ
    レータであり、伝送経路によって前記入力セレクタの入
    力のそれぞれに接続される、複数のローカル・コンパレ
    ータと、 前記タイミング・コンパレータと前記デジタル・コンパ
    レータとからの伝送経路をデスキューすることによっ
    て、デジタル・データ・ノード及びそれ以外のノードに
    おけるイベントが同じ時間測定において計時されるよう
    にする手段と、
16. 【請求項１６】請求項15記載の装置において、前記イベ
    ント・エッジが差動ECLであることを特徴とする装置。
17. 【請求項１７】請求項16記載の装置において、前記伝送
    経路がシールドされた撚対線を含み、前記ローカル・コ
    ンパレータの中の１つを前記入力セレクタに接続するこ
    とを特徴とする装置。
18. 【請求項１８】請求項17記載の装置において、前記入力
    セレクタが、該入力セレクタを通る差動ECL経路を有す
    ることを特徴とする装置。
19. 【請求項１９】請求項16記載の装置において、前記複数
    のローカル・コンパレータが、インピーダンスが制御さ
    れた経路を通って前記ノード接点に接続されていること
    を特徴とする装置。
20. 【請求項２０】電子回路を自動的に試験し時間測定を行
    う装置において、 被試験回路の複数のノードに接触する複数のノード接点
    を有する取付具と、 入力試験信号を発生し、該入力試験信号を前記ノード接
    点に供給する手段と、 前記ノード接点からの出力信号を検出し処理する手段
    と、 クロック・パルスを供給するクロックと、 与えられたスタート・イベント・エッジとストップ・イ
    ベント・エッジとの間に供給されるクロック・パルスを
    計数する時間測定回路と、 被試験回路からのアナログ源信号を受け取るように接続
    されている第１のフィルタと、該第１のフィルタの出力
    を受け取るように接続されている第１のアナログ−デジ
    タル・コンバータとを含む第１の交流測定装置と、 前記第１のフィルタに接続され、濾波されたアナログ源
    信号を受け取り、該濾波された信号がしきい値を横切る
    場合にはイベント・エッジを発生する第１のローカル・
    コンパレータと、 前記第１のローカル・コンパレータを前記時間測定回路
    に接続する第１の伝送経路と、 を備えていることを特徴とする装置。
21. 【請求項２１】請求項20記載の装置において、前記第１
    の交流測定装置は高周波用であって、第２のフィルタと
    第２のアナログ−デジタル・コンバータとを含む第２の
    低周波用の交流測定装置と、前記第２のフィルタの出力
    に接続され濾波されたアナログ源信号を受け取り該濾波
    された信号がしきい値を横切る場合にはイベント・エッ
    ジを発生する第２のローカル・コンパレータと、前記第
    ２のローカル・コンパレータを前記時間測定回路に接続
    する第２の伝送経路と、を更に備えていることを特徴と
    する装置。