JPS63222277A

JPS63222277A - 電子回路の自動試験及び時間測定装置

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Publication number: JPS63222277A
Application number: JP63007377A
Authority: JP
Inventors: ウィリアム・ヨゼフ・ボフェアス; マイケル・ロドニー・ファーランド
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1987-01-16
Filing date: 1988-01-16
Publication date: 1988-09-16
Anticipated expiration: 2010-10-25
Also published as: GB8800917D0; DE3801223A1; GB2200465B; JPH0799381B2; DE3801223C2; GB2200465A; FR2613079B1; FR2613079A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は電子回路を自動的に試験する装置における時間
測定に関する。

（背景技術）電子回路を試験する装置においては、入力信号が発生さ
れ被試験回路（ＣＵＴ）と結合する取付具に供給され、
その結果の出力信号が予期される結果と比較される。試
験信号及び結果出力はデイジタノへアナログ（例えばオ
ーディオ又はビデオ）、又はディジタル及びアナログの
組合せ（例えば、コーデック又はモデム用）となり得る
。

そのような試験装置は、典型的には時間測定装置を含み
ＣＵＴのノードにおける信号について、立上り時間、パ
ルス幅、伝搬遅延、周波数、デユティ・サイクル及び事
象（イベント）の反復率を測定する。典型的には、計時
される信号又は複数の信号を受はイベント・エッジをタ
イマ／カウンタに供給するコンパレータを含む１つの時
間測定回路が使用され、計時される１つの又は複数のア
ナログ信号を受けるために選択的に接続される。

タイマ／カウンタは、典型的にはスタート・イベント（
事象開始）及びストップ・イベント（事象停止）間（即
ち、コンパレータがイベント・エッジを与える選定され
た閾値を目的とする信号が横切る間）のクロック・パル
スを計数し、２つノカウンタを使用してその１つがクロ
ック・パ／Ｌ／　ｙ、　ヲ計赦し、他方がイベントを計
数するようにすることができる。ＣＵＴのディジタル・
ノードにおけるディジタル信号を計時するときは、ディ
ジタル検出器のコンパレータがイベント・エッジを供給
し、それらのエツジがスイッチングによって時間測定回
路に選択的に向けられる。

テラダイン社から入手できる従来の回路試験機（品番：
Ｍ２Ｏ３）においては、時間測定回路がメインフレーム
に設けられ、一対のタイミング・コンパレータが近接の
テスト・テーブルに配置されて入力／出カブラグに接続
され、そのプラグにハユーザがＣＵＴの取付具及び任意
のローカル・ピン電子装置（例えば、スイッチング及び
特別装置）を電気的に接続した。２つのタイミング・コ
ンパレータの２以上のピンへの接続はローカル・ピン電
子装置においてユーザが切換える必要があった。ディジ
タル検出器は２つの試験ステーションのだめのサブシス
テム内にあり、そのステーションもメインフレームから
分離されてあった。時間測定回路は、メインフレーム内
の入力スイッチを介して、計時用の２つのコンパレータ
又は２つの試験ステーション・サブシステムの一方のデ
ィジタル検出器の２つのコンパレータのいずれかに接続
することができた。

（発明の概要）本発明の１つの特徴によれば、計時される信号源の近く
に位置しタイミングに向けられたローカル・タイミング
・コンパレータを時間測定回路の２つの独立した入力セ
レクタに伝送路によって接続することにより、自動回路
試験装置における信号の時間測定を正確に行うことがで
きる。各ローカル・コンパレータはイベント・エッジを
供給する。そのイベント・エッジは、計時される信号と
は無関係で、他のコンパレータからのエツジと同じ特性
を有し、計時される信号がプログラム可能な閾値（計時
される特定のイベントに調節される）を横切ることを感
知するとき発生される。１つの入力セレクタがイベント
計数スタートを与え、他方がイベント計数ストップを与
えることができる。

この２つの独立した入力セレクタを使用することによっ
て、融通性及び能力が増大される。即ち、源の近くに位
置する複数のタイミング・コンパレータのうちスタート
・イベンＩｆ検出するコンパレータ及びストップ・イベ
ントを検出するコンパレータを選択することができるか
らである。また、入力セレクタによって与えられるスイ
ッチングはイベント・エッジで計時される実際のアナロ
グ信号ではなく、従って計時される信号そして閾値の検
出には影響を与えない。

好適実施例においては、伝送路は差動ＥＣＬのシールド
された撚対線であり、２対のローカル・タイミングΦコ
ンパレータがテスト拳ヘッド内の２チヤンネル・カード
上で時間測定にだけ向けられ、テスト・ヘッドはＣＵＴ
のリードに接触するノード接点を有する取付具を含む。

ローカル・コンパレータは回路のノード接点にインピー
ダンス制御された路によって接続され反射を防止してい
る。各ローカル−タイミング−コンパレータはそこに短
い路を通って接続される関連の接触ノードを有し、容量
（キャパシタンス）を減少させている。インピーダンス
制御される２ライン・スイッチング・マトリックスが設
けられ、アナログ骨ノード接点の出力をタイミングφコ
ンパレータト関連のノードではないタイミング・コンパ
レータに接続可能にする。そして入力セレクタは各入力
に対して、一対の差動増幅器を使用し、その増幅器は同
じ集積回路チップによって与えられ、出力バスに沿って
相互に２列に整列される出力を有し、入力をセレクタに
接続するのに給電される。

本発明の別の特徴によれば、ディジタル検出器コンパレ
ータが、入力を、ローカル−タイミング・コンパレータ
（即ち時間測定に向けられる）に接続される入力を有す
る２つの独立した入力セレクタに接続させ、伝送路がデ
ィジタル検出器コンパレータからのエツジ及びタイミン
グ・コンパレータからのエツジを時間測定の開始及び終
了に使用できるようにデスキューされる。

本発明の別の特徴によれば、ローカル・タイミンｙ−コ
ンパレータをアナログ−ディジタル・コンバータを含む
アナログ信号処理装置内のフィルタの出力に接続し、そ
れによってローカル・タイミング・コンパレータへの信
号内のノイズを減少させ、平均化するのに必要な測定の
回数を減少させる。好適実施例においては、高周波及び
低周波アナログ信号処理装置とフィルタ出力に接続され
る別々のタイミング・コンパレータが設ケラれる。

本発明の更に別の特徴によれば、複数の差動入力の１つ
を差動出力バスに選択的に接続する入力セレクタが設け
られ、そのセレクタが各入力に対し別個に給電される差
動増幅器を採用し、その増幅器の出力が共通出力バスに
直接的に接続される。

夫々の増幅器を簡単に付勢して入力を選択的に出力バス
に接続することができる。好適実施例においては、各差
動増幅器は１つの集積回路上に設けられ共通の電力制御
を有し駆動電力を増大させる一対の差動増幅器素子によ
って与えられる。その増幅器対は集積回路チップの側面
に沿って相互に２列に整列される出力を有し、入力セレ
クタ内の複数の集積回路チップは出力線が直線となるよ
うに位置合せされる。共通出力バス上には終端抵抗が設
けられ所望のインピーダンスを提供する。電力制御はＦ
ＥＴによって行なわれる。以上の構成によって、高い品
質の伝送ライン出力、集積回路の高密度化、及び非常に
低い電力制御信号が可能・となる。

（実施例の説明）構　　造第１図には時間測定に関係する電子回路試験機１０が示
される。該試験機にはメインフレーム・キャビネット電
子装置部１２及びテスト・ヘッド電子装置部１４が含ま
れる。テスト・ヘッド電子装置部はテスト・ヘッド内に
配置され、そのテスト・ヘッドはディジタル及びアナロ
グ装置の一部を塔載する複数のドーター・チャンネル・
カードを含み、その装置は短かい距離のインピーダンス
制御された路を介して被試験回路（ＣＵＴ　）　１６に
接続される取付具１５に電気的に接続される。

メインフレーム・キャビネット電子装置部１２には、時
間測定サブシステム１８が含まれ、そのサブシステムは
イベント間の時間を測定し、そして特定の時間間隔内の
イベントを計数するのに使用され、例えば、立上り時間
、パルス幅、伝搬遅延、周波数、デユティ・サイクル、
及びＣＵＴ１６のノードにおける信号についてのイベン
ト反復率を測定する。メインフレーム電子装置部１２に
はフォーマット・ケージ２０が含まれ、入力ディジタル
試験信号をＣＵＴ　１６へ与え、そこからの出力ディジ
タル信号を受信し処理する。まだ変換ケージ２２も含ま
れ、ＣＵＴ　１６へ入力アナログ試験信号を与えそこか
らの出力アナログ信号を処理する。

テスト・ヘッド電子装置部１４は２つのアナログ時間チ
ャンネル・カード２４を含み、その各々が時間測定を行
うだめのローカル・タイミング・コンパレータ２６，２
８（６８７型差動ＥＣＬ）を有する。テスト・ヘッド電
子装置部１４は、またアナログ直流源及び測定チャンネ
ル・カード３０とアナログ交流源及び測定チャンネル・
カード３２（低周波及び高周波の両方のだめの変換カー
ドともいう）を含み、アナログ信号、例えば直流、高精
度直流、低周波交流、高周波交流を供給及び取得する。

アナログ・チャンネル・カード２４．３０又は３２の各
々はインピーダンス制御された路３４，３６．３８′ｆ
、通してＣＵＴ　１６の２つのノードに接続されること
ができ、それらの路はインターフェースφボード３９（
チャンネル・カードに垂直）上のポーゴーピン、デバイ
ス・カード４１（インターフェース・ボードに平行でそ
こにポーゴーピンによって接続される）、デバイス・カ
ード４１上に支持される取付具１５を通して接続される
（第１Ａ図参照）。８路３４゜３６、又は３８は各チャ
ンネル・カード上の部品に直接接続することができ（最
短の妨害のない最も正確な信号伝送路を提供）、あるい
は２ラインのインピーダンス制御されたスイッチング・
マトリックス４０を介して他のアナログ・チャンネル・
カード上の部品に接続することができる。

時間チャンネル響カード２４は高インピーダンス・バッ
ファ４２を含み、該バッファは高忠実度及び高速にして
ＣＵＴ　１６のノードの負荷を最小にする。各バッファ
４２はスイッチ４４を介してローカル・タイミング・コ
ンパレータ２６，２８の一方又は両方（例えば、１チヤ
ンネル測定のため）に接続されることができる。コンパ
レータ２６．２８の他の入力はプログラマブル閾値電圧
発生器４６．４８の夫々に接続される。コンパレータ２
６，２８の出力はシールドされた撚対線５０．５２を介
してＡ、Ｂ入力セレクタ５４．５６に接続される。第３
のＥ入力セレクタ５７はフォーマット・ケージ２０及び
変換ケージ２２からの入力をシールドされた撚対線（差
動ＥＣＬ線）を通して受ける。変換カード３２は同軸ケ
ーブル６０．６１によって高周波及び低周波アナログ信
号プロセッサ６２．６３（偽信号防止及び帯域制限フィ
ルタを含む）に接続される。信号プロセッサ６２．６３
の出力は、ライン６４．６５を介してＡ／Ｄコンバータ
６６．６７に接続される。変換ケージ２２は、また、高
周波及び低周波ローカル・タイミング・コンパレータ６
８，７０を含み、それらのコンパレータの閾値入力がグ
ランドに接続され零クロスを検出する。コンパレータ６
８゜７０の出力はセレクタ５４，５６．５７の入カニ交
流差動ＥＣＬチャンネル書セレクタ７２を通して選択的
に接続することができる。

テスト・ヘッド電子装置部１４は、複数のディジタルｅ
チャンネル・カード７４を含み、高速ディジタル試験信
号をＣＵＴ　１６のディジタル・ビンに供給し、出力デ
ィジタル信号を検出する。ディジタル勤チャンネル・カ
ード７４は、高速インピーダンス・バッファ７５及び二
重閾値ディジタルナコンパレータ７６を含み、該コンパ
レータは、プログラマブル電圧閾値発生器７８と、バス
８３を通して、高速ディジタル比較回路８４（出力ディ
ジタル信号を処理しそれらを予期値と比較する）及び差
動ＥＣＬ高速ディジタル・チャンネル・セレクタ８６の
両方に接続される差動ＥＣＬ出力ライン８０．８２とを
有する。カード７４は、また高速ディジタル・ドライバ
８７を含む。

Ａ、Ｂ、Ｅ入力セレクタ５４．５６．５７の各々は、第
２図に関連して後述する１６−１差動ＥＣＬマルチプレ
クサである。セレクタ５４．５６の夫々の１６人力のう
ちの６人力はタイミング・コンパレータ２６，２８（テ
スト−ヘッド当す２つで３つのテスト・ヘッドまで可能
）のだめのものであり、４つは高速ディジタル・コンパ
レータ７６のだめのものであり、１つは周波数タイミン
グ・コンパレータ６８又は７０用で、１つはチェック用
、そして４つが将来付加可能なコンパレータのためのも
のである。

Ａ及びＢ入力セレクタ５４．５６の出力は、スイッチ８
８．９０を介してスロープ・セレクタ９２．９４に接続
されそこを通るエツジに所望のスロープを与える。スロ
ープ・セレクタ９２．９４の入力は１つの閾値コネクタ
９６によって相互に接続されることができ、このコネク
タは単一の閾値及び単一チャンネル測定（例えば周波数
）を行うだめに使用される。スロープ−セレクタ９２゜
９４０出力は、スイッチング及び時間ゲート回路９８に
接続され、該回路はゲートされるクロック骨パルス及ヒ
イベント・パルスをカウンタ１００゜１０２（２４ビツ
ト・カウンタ）に供給する。カウンタ１００，１０２の
出力はＲＡＭ及びコンピュータ・リードバック回路１０
４に与えられ所望のタイミング情報を記憶する。レジス
タ１０６゜１０８は夫々カウンタ１００，１０２をプリ
ロードするのに使用され、ストップ・イネーブル・ロジ
ック１１０によるポストカウント機能を達成する。スタ
ート・イネーブルＱタイマ／カウ／り１１２はＥ入力セ
レクタ５７あるいはＡ又はＢ入力セレクタ５４，５６か
らの入力を受け、指定されたイベント、又は時間、ある
いはそれらの組合せの後でスタート・イネーブル・パル
スを供給する。スイッチング及び時間ゲート回路９８は
、パルスを補間カウンタ回路１１４に与え、該回路はク
ロック・エツジと非同期のイベントとクロック・エツジ
との間の時間を判断し、基準クロックよりも高い測定分
解能をもたらす。補間カウンタ回路１１４の出力はコン
ピュータ俸リードパック１１６内のＲＡＭに与えられカ
ラ／り１００゜１０２からの出力と共に使用される。

ここで第２図を参照すると、入力セレクタ５４の１／２
（８人力）の部分回路図が示される。入力セレクタ５６
．５７は同じものである。８個の差動ＥＣＬ入力１１８
は同一集積回路チップ上の差動増幅器１２０（１０２１
６）の対に並列に接続され、その出力は差動出力バス１
２２に接続される。各増幅器１２０の対は増大したパワ
ーの差動増幅器１２３を形成する。入力１１８は終端抵
抗Ｒ１（７５オーム）、Ｒ２（７５オーム）及びＲ３（
４７０オーム）に接続される。バス１２２は終端抵抗Ｒ
４及びＲ５（６８オーム）を含む。

各差動増幅器１２０の対は、トランジスタ１２４（ＶＭ
Ｏ３ＦＥＴ、、ｔ、−バーテックス製、品番ＶＮＯ１０
６）によって付勢及び消勢される。コンデンサＣ１（０
，１μＦ）は差動増幅器の電源のバイパスに使用される
。第２Ａ図から理解できるように、差動増幅器１２０の
対の出力ピン（２゜３．１５．１４）は２列になってお
り、隣接する集積回路１２６，１２８，１３０は回路ボ
ード上の導体によって与えられる出力バス１２２が直線
となるように位置合せされている。これによって、高品
質伝送ライン出力及び集積回路の高密度化が可能になる
。ＦＥＴ１２４は非常に小さい電力制御信号によって駆
動される。

動　　　作典型的時間測定においては、計時される信号が閾値を横
断するとき、スタート及びストップ・イベント・エッジ
がローカル・タイミング・コンパレータによって与えら
れ、入力セレクタ５４，５６を介してスイッチング及び
時間ゲート回路９８に送られ、時間カウンタ１００が２
つのイベント・エッジ間のクロック・パルスを計数する
。イベント・カウンタ１０２は、もし必要であれば、ス
タート及びストップ・イベント・エッジ間の時間中のイ
ベントを計数することができる。

計時される信号を有するＣＵＴ　１６のノードは路３４
を通ってコンパレータ２６，２８に、又は路３６．３８
及び２ライン・スイッチング・マトリックス４０を通っ
て送られる。ＣＵＴ　１６のノードからローカル・タイ
ミング・コンパレータへの路は、インピーダンス制御さ
れ（反射を避けるため）、路長は短かくされ（キャパシ
タンス及び負荷を減少させる）、ローカル・コンパレー
タへ与えられる信号に対する歪を最小にし、閾値イベン
トへのトリガーを正確にする。ローカル・タイミング・
コンパレータ２６又は２８に与えられる信号が閾値を横
切るとき、ＥＣＬ差動エツジは夫々のシールドされた撚
対線５０又は５２を伝搬して夫々の入力セレクタ５４又
は５６に至る。伝送路５０．５２は差動動作であるので
、シングル・エンド路の例えばノイズ及び温度に関係す
る信号伝送歪がない。これらの路のシールドは、制御さ
れるインピーダンスを与え、歪を減少させるのに役立つ
。

第２図の入力セレクタの回路を参照すると、差動入力１
１８は、一対の差動増幅器１２０が関連のトランジスタ
１２４によって付勢されるとき、差動出力バス１２２に
接続される。終端抵抗Ｒ１乃至Ｒ３は、入力ラインのイ
ンピーダンスを伝送路５０．５２のインピーダンスに整
合させる。終端抵抗Ｒ４，Ｒ５はプリント回路ボード上
の出力バスのインピーダンス整合を行なう。２つの差動
増幅器回路素子１２０を並列に使用することによって、
終端抵抗Ｒ４，Ｒ５に対する電力を増大させることがで
きる。再び、第１図を参照すると、スロープΦセレクタ
９２．９４は所望のスタート・スロープ及びストップ・
スロープを選択する。

周期的信号入力を計時するとき、スタート・イネーブル
・タイマ／カウンタ１１２は、複数のイベントのうち計
数を開始するのにどのイベントを使用するかを選択する
のに用いられる。同様に、ストップ・イネーブル・ロジ
ック１１０は、どのイベントがストップ・イベントとし
て使用されるかを決定するのに用いられる。

時間測定がディジタル・チャンネル・カード上のコンパ
レータ７６によって検出される１又はそれ以上のディジ
タル信号を含むとき、高速ディジタルΦチャンネル・セ
レクタ８６がライン８０゜８２（各ディジタル・ピンは
関連のディジタル・コンパレータ７６及び２つのライン
８０．８２を有する）上の１又は２個のイベント・エッ
ジを入力セレクタ５４，５６．５７の１又は２個に与え
る０アナログ信号の周波数又は周期の測定を行なうときは、
差動増幅器５８からの出力が夫々のアナログ信号プロセ
ッサ６２又は６３によって濾波され、その出力が夫々の
コンパレータ６８又は７０への入力として使用される。

セレクタ７２はそのエツジを入力セレクタ５４，５６．
５７の１つに選択的に与える。

各種コンパレータを通ってスイッチング及びゲート回路
に至る差動伝送路は、等しい遅延の分路された回路網を
通って同じ入力を与え、時間測定回路に信号が到達した
時間を比較することによってデスキューされる。比較さ
れた値は、次にソフトウェアにおいて自動的に使用され
、遅延の差を調整する。このデスキューによって、ロー
カル・コンパレータ２６，２８，６８．７０又は７６の
いずれからのイベント−エツジも他のローカル・コンパ
レータからのイベント・エッジと共に使用することが可
能となる。

４つのローカル・タイミング・コンパレータを被試験回
路の近くのテスト・ヘッドに設けることによって、被試
験回路のノードとコンパレータとの間の臨界路（クリテ
ィカル・バス）における中継の数を制限して、４ピンの
正確な時間測定が可能となる。実際、計時のため異なる
信号を選択する切換は差動ＥＣＬ入力セレクタ５４．５
６において行なわれ、この差動ＥＣＬ信号分配は、アナ
ログ分配システムが達成できるよりも時間効率がはるか
によい。ローカル・コンパレータ２６．２８を被試験回
路１６の別のピン（即ち、ライン３４に接続されていな
いピン）に接続するため切換が必要なとき、それはイン
ピーダンス制御された２ライン・マトリックス４０によ
って行なわれる。

第３図は、ＣＵＴがＰＬＬ集積回路であるときの時間測
定例を示すタイミング図で、ここではＣＵＴが準備完了
した状態でループがロックされたことを示した後、入力
及び出力交流信号間の位相差を試験することが望ましい
。ＣＵＴ　１６のアナログ入力は低周波源カードに接続
され、アナログ出力信号は低周波測定カードに接続され
る。２ライン・マトリックス４０はそのスイッチを閉じ
て、入力信号をローカル・タイミング・コンパレータ２
６，２８の一方に与え、出力信号を他方に与える。入力
セレクタ５４，５６はコンパレータ２６．２８からのイ
ベント・エッジをスロープ・セレクタ９２．９４を介し
てスイッチング及び時間ゲート回路９８に与えるように
切換えられる。

ＣＵＴ１６のディジタル準備完了ＣＲＤＹ　）はディジ
タル番コンパレータ７６を通して接続され、所望の出力
ライン８０又は８２は高速ディジタル入力セレクタ８６
を通してＥ入力セレクタ５７に向けられ、スタート・イ
ネーブル信号をスイッチング及び時間ゲート回路９８に
与える。ディジタル準備完了出力がディジタル・コンパ
レータ７６によって検出されたとき、スタート・イネー
ブル信号はスイッチング及び時間ゲート回路９８に与え
られる。アナログ入力信号が次に閾値を所望の方向に横
切ると、スタート・イベント・エッジがカウンタに与え
られ、カウンタ１００がクロック・パルスの計数を開始
する。出力波形の次の閾値が所望の方向に横断されると
き、ストップ・イベント・エッジが与えられ、カウンタ
１００は計数を停止する。それらの２つのイベント間に
計数すれたクロック・パルスが位相差を与える。

他の実施例本発明の他の実施例が本発明の範囲内で可能である。例
えば、アナログ・チャンネル・カードをローカル・タイ
ミング、コンパレータとともに付加して、被試験回路に
接続し、それらの出力を差動ＥＣＬ伝送ラインで入力セ
レクタ５４，５６゜５７に接続することが可能である。

【図面の簡単な説明】

第１図は時間測定機能に関連する電子回路試験装置の構
成ブロック図である。第１Ａ図は第１図に示す装置の被試験回路のだめの取付
具へのチャンネル・カードの接続を示す部分立面図であ
る。第２図は第１図の装置の入力セレクタの回路図である。第２Ａ図は第２図の入力セレクタの集積回路チップの布
線図である。第３図は第１図の装置を使用する周波数測定を説明する
タイミング図である。（外４名）図面の浄？（内容に変更なし）（づＩＩ）　ＰＬＬＰＬＬ）’？−ＴＭＳＡＦＩＧ、　３手続補正書１、事件の表示昭和６３年特許願第７３７７号２、発明の名称電子回路の自動試験及び時間ａｌｌｌ装定３、補正をす
る者事件との関係　　特許出願人住所名　称　　テラダイン・インコーホレーテッド４、代理
人住　所　　東京都千代田区大手町二丁目２番１号５、補
正の対象

Claims

【特許請求の範囲】

（１）電子回路を自動的に試験し時間測定を行う装置で
あつて、被試験回路の複数のノードに接触する複数のノード接点
を有する取付具と、入力試験信号を発生しそれを前記ノード接点に供給する
手段と、前記ノード接点から出力信号を検出及び処理する手段と
、クロック・パルスを供給するクロックと、与えられるスタート・イベント・エッジ及びストップ・
イベント・エッジ間に供給されるクロック・パルスを計
数する時間測定回路と、夫々が複数の入力の１つを前記
時間測定回路に選択的に接続する２つの独立した入力セ
レクタと、を含み、前記時間測定回路がいずれかのセレクタからの
イベント・エッジをスタート・イベント・エッジ又はス
トップ・イベント・エッジとして使用することができ、
更に、前記試験装置内の計時すべき信号源の近くに位置し、閾
値を横切る信号を受けたときイベント・エッジを発生す
る複数のローカル・タイミング・コンパレータであつて
、計時すべき特定の信号のイベントに対して調節するた
めプログラム可能な複数の閾値を有するコンパレータと
、前記ローカル・タイミング・コンパレータを前記セレ
クタの入力の夫々に接続する伝送路と、を有し、前記ロ
ーカル・コンパレータの第１及び第２コンパレータが前
記独立の入力セレクタの１つに接続され、第３コンパレ
ータが他の独立の入力セレクタに接続され、前記第１、
第２及び第３ローカル・コンパレータは時間測定にのみ
向けられる、装置。
（２）前記ローカル・コンパレータの第４コンパレータ
が前記他のセレクタに接続される請求項第１項記載の装
置。
（３）前記複数のローカル・コンパレータがインピーダ
ンス制御される路を通つて前記ノード接点に接続される
請求項第２項記載の装置。
（４）前記取付具及び複数のローカル・コンパレータが
、前記取付具と、該取付具に電気的に接続されそれを支
持するボードと、該ボードに電気的に接続されそれを支
持するボードと垂直の複数のチャンネル・カードと、を
含むテスト・ヘッド内に位置し、前記ローカル・コンパ
レータが前記チャンネル・カード上に位置する、請求項
第３項記載の装置。
（５）第１フィルタ及び第１アナログ−ディジタル・コ
ンバータを含む第１の交流測定装置を有し、前記第１コ
ンパレータが前記第１フィルタの出力に接続される、請
求項第１項記載の装置。
（６）前記ローカル・コンパレータの第４コンパレータ
が前記入力セレクタに接続され、前記第１交流測定装置
が高周波用であり、更に第２フィルタ及び第２アナログ
−ディジタル・コンバータを含む第２低周波交流測定装
置を有し、前記第４ローカル・コンパレータが前記第２
フィルタの出力に接続される、請求項第１項記載の装置
。
（７）前記イベント・エッジが差動ＥＣＬである請求項
第２項記載の装置。
（８）前記伝送路が前記ローカル・コンパレータを前記
入力セレクタに接続するシールドされた撚対線を含む請
求項第７項記載の装置。
（９）前記入力セレクタがそこを通る差動ＥＣＬ路を有
する請求項第７項記載の装置。
（１０）前記入力セレクタが、入力をセレクタに接続す
るため付勢される独立して付勢可能な差動増幅器を使用
する請求項第９項記載の装置。
（１１）前記独立して付勢可能な差動増幅器が、同じ集
積回路チップによつて与えられる共通の電力制御を有し
集積回路チップの側面に沿つて２列のチップ・リードに
相互に位置合せされた出力を有する一対の差動増幅器か
ら成り、入力セレクタ内の複数の集積回路チップが整列
され前記チップ・リードが接続される出力線が直線であ
る、請求項第１０項記載の装置。
（１２）前記差動増幅器に対する入力線には終端抵抗が
設けられ前記伝送路のインピーダンスと整合される請求
項第１１項記載の装置。
（１３）前記時間測定回路が、時間カウンタと、イベン
ト・カウンタと、前記入力セレクタを前記時間カウンタ
及びイベント・カウンタに接続するスイッチング及び時
間ゲート回路と、から成る請求項第１項記載の装置。
（１４）前記時間測定回路が、前記スイッチング及びゲ
ート回路に接続されるプリカウンタを有し、前記時間カ
ウンタ又はイベント・カウンタによる計数の開始を遅ら
せる、請求項第１３項記載の装置。
（１５）電子回路を自動的に試験し時間測定を行う装置
であつて、被試験回路の複数のノードに接触する複数のノード接点
を有する取付具と、入力試験信号を発生しそれを前記ノード接点に供給する
手段と、前記ノード接点から出力信号を検出及び処理する手段と
、クロック・パルスを供給するクロックと、与えられるスタート・イベント・エッジ及びストップ・
イベント・エッジ間に供給されるクロック・パルスを計
数する時間測定回路と、夫々が複数の入力の１つを前記
時間測定回路に選択的に接続する２つの独立した入力セ
レクタと、を含み、前記時間測定回路がいずれかのセレクタからの
イベント・エッジをスタート・イベント・エッジ又はス
トップ・イベント・エッジとして使用することができ、
更に、前記試験装置内の計時すべき信号源の近くに位置し、源
からの閾値を横切る信号を受けたとき、イベント・エッ
ジを発生する複数のローカル・コンパレータと、を有し、前記ローカル・コンパレータのいくつかがノー
ドにおける信号の時間を測定するだけに向けられるタイ
ミング・コンパレータであり、いくつかがディジタル出
力信号を検出するとともに時間を測定するのに使用され
るディジタル・コンパレータであり、更に、前記ローカル・コンパレータを前記入力セレクタの入力
の夫々に接続する伝送路と、前記タイミング・コンパレータ及びディジタル・コンパ
レータからの伝送路をデスキューする手段であつて、デ
ィジタル・データ・ノード及び他のノードにおけるイベ
ントが同じ時間測定において計時される、手段と、を含む、装置。
（１６）前記イベント・エッジが差動ＥＣＬである請求
項第１５項記載の装置。
（１７）前記伝送路が前記ローカル・コンパレータを前
記入力セレクタに接続するシールドされた撚対線を含む
請求項第１６項記載の装置。
（１８）前記入力セレクタがそこを通る差動ＥＣＬ路を
有する請求項第１７項記載の装置。
（１９）前記ローカル・コンパレータがインピーダンス
制御された路を通つて前記ノード接点に接続される請求
項第１６項記載の装置。
（２０）電子回路を自動的に試験し時間測定を行う装置
であつて、被試験回路の複数のノードに接触する複数のノード接点
を有する取付具と、入力試験信号を発生しそれを前記ノード接点に供給する
手段と、前記ノード接点から出力信号を検出及び処理する手段と
、クロック・パルスを供給するクロックと、与えられるスタート・イベント・エッジ及びストップ・
イベント・エッジ間に供給されるクロック・パルスを計
数する時間測定回路と、被試験回路からのアナログ源信
号を受けるように接続される第１フィルタ、及び前記第
１フィルタの出力を受けるように接続される第１のアナ
ログ−ディジタル・コンバータを含む第１交流測定装置
と、前記第１フィルタに接続され濾波されたアナログ源信号
を受け、濾波された信号が閾値を横切るとき１つのイベ
ント・エッジを発生する第１ローカル・タイミング・コ
ンパレータと、前記第１ローカル・タイミング・コンパ
レータを前記時間測定回路に接続する第１伝送路と、か
ら構成される装置。
（２１）前記第１交流測定装置が高周波用であり、更に
、第２フィルタ及び第２アナログ−ディジタル・コンバ
ータを含む第２低周波交流測定装置と、前記第２フィル
タの出力に接続され、濾波されたアナログ源信号を受け
、該濾波された信号が閾値を横切るとき１つのイベント
・エッジを発生する第２ローカル・タイミング・コンパ
レータと、前記第２ローカル・タイミング・コンパレー
タを前記時間測定回路に接続する第２伝送路と、を有す
る請求項第２０項記載の装置。
（２２）複数の差動入力の１つの１個の差動出力に選択
的に接続する差動入力セレクタであつて、複数対の差動
入力ラインと、差動出力バスと、前記入力ラインの各対に接続される別々に付勢可能な差
動増幅器であつて、前記差動出力バスに直接的に接続さ
れ、前記入力ラインの１対を前記出力バスに選択的に接
続するため付勢及び消勢される増幅器と、から構成されるセレクタ。
（２３）前記差動増幅器の各々が、共通の電力制御を有
する同じ集積回路チップ上の一対の差動増幅器素子によ
つて供給される請求項第２２項記載のセレクタ。
（２４）前記差動増幅器素子の対が、集積回路チップの
側面に沿つて２列のチップ・リードにおいて相互に位置
合せされた出力リードを有し、複数の集積回路チップが
整列され、前記チップ・リードが接続される出力バス・
ラインは前記差動出力バスから成り、直線状である、請
求項第２３項記載のセレクタ。
（２５）前記入力ラインに接続され入力のインピーダン
スに整合された終端抵抗を更に有する請求項第２３項記
載のセレクタ。