JPH0777445B2 - 画像表示装置 - Google Patents
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- JPH0777445B2 JPH0777445B2 JP62247461A JP24746187A JPH0777445B2 JP H0777445 B2 JPH0777445 B2 JP H0777445B2 JP 62247461 A JP62247461 A JP 62247461A JP 24746187 A JP24746187 A JP 24746187A JP H0777445 B2 JPH0777445 B2 JP H0777445B2
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- Japan
- Prior art keywords
- signal
- field
- memory
- side drive
- video data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶等を表示部に用いた画像表示装置におけ
る画像表示方法に関し、特にテレビ等で奇数フィール
ド、偶数フィールドとに分割して、映像信号が伝送され
るインタレース方式映像信号を用いて、ノンインタレー
ス表示を行なう画像表示方法に関する。
る画像表示方法に関し、特にテレビ等で奇数フィール
ド、偶数フィールドとに分割して、映像信号が伝送され
るインタレース方式映像信号を用いて、ノンインタレー
ス表示を行なう画像表示方法に関する。
現在、主として液晶を表示部に用いた画像機器（例えば
小型TV）が商品化されている。現状では、それらの表示
部は小型のために、映像信号、特にTV用映像信号による
画像表示では、奇数および偶数フィールドの各フィール
ドに分割された映像信号のフィールドにわたって隣接す
る二つの走査線の映像信号を表示部の同一の行に表示す
る方式をとっている。すなわち表示部の走査側の行数は
約220〜240本となり、通常のテレビに比べて半分の縦方
向の解像度となる。また、表示部の書き換え周波数は60
Hzとなって、液晶を表示部に用いても、フリッカは気に
ならない。
小型TV）が商品化されている。現状では、それらの表示
部は小型のために、映像信号、特にTV用映像信号による
画像表示では、奇数および偶数フィールドの各フィール
ドに分割された映像信号のフィールドにわたって隣接す
る二つの走査線の映像信号を表示部の同一の行に表示す
る方式をとっている。すなわち表示部の走査側の行数は
約220〜240本となり、通常のテレビに比べて半分の縦方
向の解像度となる。また、表示部の書き換え周波数は60
Hzとなって、液晶を表示部に用いても、フリッカは気に
ならない。
しかしながら、従来のような小型の画像表示では見づら
く、また解像度も劣る。そこで、表示部の大型化も開発
が進んでいるが、例えば液晶表示部の場合に、走査側の
行数を現在の２倍の、440〜480本にして、通常のテレブ
と同じようにインタレース駆動しようとすると、表示部
の書き換え周波数は30Hzとなって、フリッカが目立つ。
く、また解像度も劣る。そこで、表示部の大型化も開発
が進んでいるが、例えば液晶表示部の場合に、走査側の
行数を現在の２倍の、440〜480本にして、通常のテレブ
と同じようにインタレース駆動しようとすると、表示部
の書き換え周波数は30Hzとなって、フリッカが目立つ。
本発明は、上記のような問題点に鑑みて、インタレース
映像信号でも、ノンインタレース駆動することにより、
液晶を用いた表示部の場合においてもフリッカがなく、
解像度の高い画像表示方法を提供することを目的とす
る。
映像信号でも、ノンインタレース駆動することにより、
液晶を用いた表示部の場合においてもフリッカがなく、
解像度の高い画像表示方法を提供することを目的とす
る。
本発明では上記目的を達成するために、 １）（ａ）奇数フィールドと偶数フィールドとに分割し
て、映像信号が伝送されるインタレース方式映像信号の
画像表示装置において、 （ｂ）画像メモリとしては、１フィールド期間の映像信
号データを記憶するフィールドメモリを１系列有し、 （ｃ）１水平期間の映像信号データを記憶するラインメ
モリを２系列有し、 （ｄ）前記フィールドメモリ及びラインメモリからの映
像信号データをうけて、表示部の信号側駆動信号を発生
する信号側駆動回路と、 （ｅ）表示部の走査側駆動信号を発生する走査側駆動回
路を有し、 （ｆ）前記２系列ラインメモリは、１水平期間毎に、交
互に１水平期間の映像データが書き込まれ、 （ｇ）前記信号側駆動回路への映像データの転送は、１
水平期間の前半では、前記フィールドメモリからなさ
れ、後半では、前記２系列ラインメモリから、１水平期
間毎に交互になされ、 （ｈ）かつ１水平期間の後半では、前記ラインメモリか
ら、読み出された映像データが、前記フィールドメモリ
へ転送されることを特徴とする画像表示方法。
て、映像信号が伝送されるインタレース方式映像信号の
画像表示装置において、 （ｂ）画像メモリとしては、１フィールド期間の映像信
号データを記憶するフィールドメモリを１系列有し、 （ｃ）１水平期間の映像信号データを記憶するラインメ
モリを２系列有し、 （ｄ）前記フィールドメモリ及びラインメモリからの映
像信号データをうけて、表示部の信号側駆動信号を発生
する信号側駆動回路と、 （ｅ）表示部の走査側駆動信号を発生する走査側駆動回
路を有し、 （ｆ）前記２系列ラインメモリは、１水平期間毎に、交
互に１水平期間の映像データが書き込まれ、 （ｇ）前記信号側駆動回路への映像データの転送は、１
水平期間の前半では、前記フィールドメモリからなさ
れ、後半では、前記２系列ラインメモリから、１水平期
間毎に交互になされ、 （ｈ）かつ１水平期間の後半では、前記ラインメモリか
ら、読み出された映像データが、前記フィールドメモリ
へ転送されることを特徴とする画像表示方法。
２）（ａ）奇数フィールドと偶数フィールドとに分割し
て、映像信号が伝送されるインタレース式映像信号の画
像表示において、 （ｂ）画像メモリとしては、１フィールド期間の映像信
号データを記憶するフィールドメモリを１系列有し、 （ｃ）１水平期間の映像信号データを記憶するラインメ
モリを２系列有し、 （ｄ）前記フィールドメモリ及びラインメモリからの映
像信号データをうけて、表示部の信号側駆動信号を発生
する信号側駆動回路と、 （ｅ）表示部の走査側駆動信号を発生する走査側駆動回
路を有し、 （ｆ）前記２系列ラインメモリは、１水平期間毎に、交
互に１水平期間の映像データが書き込まれ、 （ｇ）前記信号側駆動回路への映像データの転送は、１
水平期間の前半では、前記２系列ラインメモリから、１
水平期間毎に交互になされ、後半では、前記フィールド
メモリからなされ、 （ｈ）かつ１水平期間の前半では、前記ラインメモリか
ら、読み出された映像データが、前記フィールドメモリ
へ転送されることを特徴とする画像表示方法。
て、映像信号が伝送されるインタレース式映像信号の画
像表示において、 （ｂ）画像メモリとしては、１フィールド期間の映像信
号データを記憶するフィールドメモリを１系列有し、 （ｃ）１水平期間の映像信号データを記憶するラインメ
モリを２系列有し、 （ｄ）前記フィールドメモリ及びラインメモリからの映
像信号データをうけて、表示部の信号側駆動信号を発生
する信号側駆動回路と、 （ｅ）表示部の走査側駆動信号を発生する走査側駆動回
路を有し、 （ｆ）前記２系列ラインメモリは、１水平期間毎に、交
互に１水平期間の映像データが書き込まれ、 （ｇ）前記信号側駆動回路への映像データの転送は、１
水平期間の前半では、前記２系列ラインメモリから、１
水平期間毎に交互になされ、後半では、前記フィールド
メモリからなされ、 （ｈ）かつ１水平期間の前半では、前記ラインメモリか
ら、読み出された映像データが、前記フィールドメモリ
へ転送されることを特徴とする画像表示方法。
３）（ａ）前記走査側駆動回路は、奇数フィールドにお
いては、表示部の偶数行、奇数行の順に走査側駆動信号
を発生し、 （ｂ）偶数フィールドにおいては、表示部の奇数行、偶
数行の順に走査側駆動信号を発生することを特徴とする
特許請求の範囲第１項、第２項記載の画像表示方法を提
供する。
いては、表示部の偶数行、奇数行の順に走査側駆動信号
を発生し、 （ｂ）偶数フィールドにおいては、表示部の奇数行、偶
数行の順に走査側駆動信号を発生することを特徴とする
特許請求の範囲第１項、第２項記載の画像表示方法を提
供する。
前記のような構成によれば、２系列のラインメモリは、
１水平期間毎に、交互に１水平期間（1Hと呼ぶ）の映像
データが書き込まれ、次に1Hの後半で、書き込まれた映
像データが読み出されて、信号側駆動回路へ転送される
と同時に、１系列のフィールドメモリに書き込まれる。
各水平期間の前半では、フィールドメモリに書き込まれ
ている１フィールド前の映像データが、各水平期間に対
応して読み出される。また、走査側駆動回路では、奇数
フィールドでは、偶数行、奇数行の順に走査側駆動信号
が発生され、偶数フィールドでは、奇数行、偶数行の順
に走査側駆動信号が発生される。それにより、フィール
ドメモリに記憶された前フィールドの映像データとライ
ンメモリに記憶された現フィールドの映像データによる
映像を表示部上の正規の走査位置に表示できる。
１水平期間毎に、交互に１水平期間（1Hと呼ぶ）の映像
データが書き込まれ、次に1Hの後半で、書き込まれた映
像データが読み出されて、信号側駆動回路へ転送される
と同時に、１系列のフィールドメモリに書き込まれる。
各水平期間の前半では、フィールドメモリに書き込まれ
ている１フィールド前の映像データが、各水平期間に対
応して読み出される。また、走査側駆動回路では、奇数
フィールドでは、偶数行、奇数行の順に走査側駆動信号
が発生され、偶数フィールドでは、奇数行、偶数行の順
に走査側駆動信号が発生される。それにより、フィール
ドメモリに記憶された前フィールドの映像データとライ
ンメモリに記憶された現フィールドの映像データによる
映像を表示部上の正規の走査位置に表示できる。
１水平期間の前半で、ラインメモリから、映像データを
読み出し、後半で、フィールドメモリから映像データを
読み出す場合も、同様の走査を行なう。
読み出し、後半で、フィールドメモリから映像データを
読み出す場合も、同様の走査を行なう。
メモリを用いているため、画像の書き換え周波数は60Hz
となるし、フィールドメモリ１個とラインメモリ２個で
ノンインタレース表示が可能となる。
となるし、フィールドメモリ１個とラインメモリ２個で
ノンインタレース表示が可能となる。
以下に本発明の１実施例を図面をもとに説明する。
第１図は、本発明による画像表示方法を実現する為の画
像表示装置のブロック図である。111はタイミングコン
トロールでφwlからFCLまでの各種タイミング信号を発
生する。タイミングコントローラ111の構成は、第２図
に示されている。
像表示装置のブロック図である。111はタイミングコン
トロールでφwlからFCLまでの各種タイミング信号を発
生する。タイミングコントローラ111の構成は、第２図
に示されている。
タイミングコントローラ111は、基本的にはPLL（Phase
Locked Loop）回路である。201は電圧制御発振器（V
CO）である。本発明では、表示部110（第１図）の水平
方向の画素数を640個と想定する。テレビ信号の場合に
は、1Hの約74％に有効画像があると考えられるから、1H
は、 640÷0.74≒864画素 から成っていると考えることができる。したがって、VC
O201の発振周波数fvcoは、 fvco＝２×864×15734（Hz） ≒27.2（MHz） である。VCO出力は信号φｃとして出力される一方、1/2
分周器202で分周される。その出力は信号φwlとなる一
方、分周器203へ入力される。分周器203は1/864分周器
であって、その最終段の出力は、PLLがロック状態にあ
る時、水平同期信号と周波数が等しい。また分周器203
の各段の出力は、信号側タイミング回路209へも出力さ
れている。209はデコーダよりなっていて、信号側で必
要となるタイミング信号STRからFCLまでを出力する。20
5は位相比較器（PC）であって、分周器203の最終出力信
号と複合周期信号中の水平同期信号との位相比較した信
号を出力する。同信号はローパスフィルタ（LPF）で直
流化され、VCO201の制御電圧を形成する。複合同期信号
は同時に奇数フィールド／偶数フィールド（O/E）識別
回路206と周波数分離回路207へ入力される。O/E識別回
路206では、偶数フィールドと奇数フィールドとを識別
し、周波数分離回路207では、垂直同期信号を識別す
る。いずれの信号も走査側タイミング回路208へ入力さ
れている。208には分周器203の最終信号も入力されてい
て、走査で必要となるタイミング信号DYと、φｙを出力
する。各信号の機能は以下のようである。
Locked Loop）回路である。201は電圧制御発振器（V
CO）である。本発明では、表示部110（第１図）の水平
方向の画素数を640個と想定する。テレビ信号の場合に
は、1Hの約74％に有効画像があると考えられるから、1H
は、 640÷0.74≒864画素 から成っていると考えることができる。したがって、VC
O201の発振周波数fvcoは、 fvco＝２×864×15734（Hz） ≒27.2（MHz） である。VCO出力は信号φｃとして出力される一方、1/2
分周器202で分周される。その出力は信号φwlとなる一
方、分周器203へ入力される。分周器203は1/864分周器
であって、その最終段の出力は、PLLがロック状態にあ
る時、水平同期信号と周波数が等しい。また分周器203
の各段の出力は、信号側タイミング回路209へも出力さ
れている。209はデコーダよりなっていて、信号側で必
要となるタイミング信号STRからFCLまでを出力する。20
5は位相比較器（PC）であって、分周器203の最終出力信
号と複合周期信号中の水平同期信号との位相比較した信
号を出力する。同信号はローパスフィルタ（LPF）で直
流化され、VCO201の制御電圧を形成する。複合同期信号
は同時に奇数フィールド／偶数フィールド（O/E）識別
回路206と周波数分離回路207へ入力される。O/E識別回
路206では、偶数フィールドと奇数フィールドとを識別
し、周波数分離回路207では、垂直同期信号を識別す
る。いずれの信号も走査側タイミング回路208へ入力さ
れている。208には分周器203の最終信号も入力されてい
て、走査で必要となるタイミング信号DYと、φｙを出力
する。各信号の機能は以下のようである。
φc:信号側駆動回路（DD）108内のシフトレジスタのク
ロック信号 φwl:A/Dコンバータ101での映像信号サンプリングクロ
ック φsl1:マルチプレクサ107でのラインメモリ。１（LM1）
102からの映像データ指定信号及びLM1におけるリード／
ライト制御信号 φsl2:マルチプレクサ107でのラインメモリ。２（LM2）
103からの映像データ指定信号及びLM2におけるリード／
ライト制御信号 CL1:LM1アドレスカウンタクロック信号 CL2:LM2アドレスカウンタクロック信号 CS1:LM1チップセレクト信号 CS2:LM2チップセレクト信号 STW:アドレスメモリ105でのアドレスラッチ信号 ADS:アドレスカウンタ106でのアドレスプリセット信号 φsf:マルチプレクサ107でのフィールドメモリ（FM）か
らの映像データ指定信号及びFMにおけるリード／ライト
制御信号 FCL:フィールドメモリアドレスカウンタクロック信号 FCS:フィールドメモリチップセレクト信号 DY:走査側駆動回路（SD）109内のシフトレジスタのデー
タ信号 φy:SD109内のシフトレジスタのクロック信号 第１図において101はA/Dコンバータであって、信号φwl
によって映像信号をサンプリングしディジタル的な映像
データに変換する。変換された、映像データは、データ
バス112を介して、ラインメモリ。１（LM1）102とライ
ンメモリ。２（LM2）103へ転送される。データバス112
をバスコントロールすることによって、１水平期間毎
に、交互にLM1とLM2に映像データが転送される。LM1、L
M2への映像データの書き込みは、信号φsl1、φsl2がLo
wの期間中で、信号CS1、CS2の各々クロックの立ち上が
りで行なわれる。LM1、LM2のアドレスカウンタを、アク
セスすることによって設定される。LM1、LM2は、640×
４＝2560ビット（本例では映像データは４ビットとす
る）構成の1Hの映像データを記憶するラインメモリであ
る。
ロック信号 φwl:A/Dコンバータ101での映像信号サンプリングクロ
ック φsl1:マルチプレクサ107でのラインメモリ。１（LM1）
102からの映像データ指定信号及びLM1におけるリード／
ライト制御信号 φsl2:マルチプレクサ107でのラインメモリ。２（LM2）
103からの映像データ指定信号及びLM2におけるリード／
ライト制御信号 CL1:LM1アドレスカウンタクロック信号 CL2:LM2アドレスカウンタクロック信号 CS1:LM1チップセレクト信号 CS2:LM2チップセレクト信号 STW:アドレスメモリ105でのアドレスラッチ信号 ADS:アドレスカウンタ106でのアドレスプリセット信号 φsf:マルチプレクサ107でのフィールドメモリ（FM）か
らの映像データ指定信号及びFMにおけるリード／ライト
制御信号 FCL:フィールドメモリアドレスカウンタクロック信号 FCS:フィールドメモリチップセレクト信号 DY:走査側駆動回路（SD）109内のシフトレジスタのデー
タ信号 φy:SD109内のシフトレジスタのクロック信号 第１図において101はA/Dコンバータであって、信号φwl
によって映像信号をサンプリングしディジタル的な映像
データに変換する。変換された、映像データは、データ
バス112を介して、ラインメモリ。１（LM1）102とライ
ンメモリ。２（LM2）103へ転送される。データバス112
をバスコントロールすることによって、１水平期間毎
に、交互にLM1とLM2に映像データが転送される。LM1、L
M2への映像データの書き込みは、信号φsl1、φsl2がLo
wの期間中で、信号CS1、CS2の各々クロックの立ち上が
りで行なわれる。LM1、LM2のアドレスカウンタを、アク
セスすることによって設定される。LM1、LM2は、640×
４＝2560ビット（本例では映像データは４ビットとす
る）構成の1Hの映像データを記憶するラインメモリであ
る。
LM1、LM2からの、映像データの読み出しは、信号φs
l1、φsl2がHigh、信号CS1、CS2がLowの期間中、アドレ
スが設定された時点で、そのアドレスに対応するデータ
が読み出される。アドレスは、信号CL1、CL2でアドレス
カウンタをアクセスすることによって設定される。
l1、φsl2がHigh、信号CS1、CS2がLowの期間中、アドレ
スが設定された時点で、そのアドレスに対応するデータ
が読み出される。アドレスは、信号CL1、CL2でアドレス
カウンタをアクセスすることによって設定される。
LM1、LM2は、640×４＝2560ビット（本例では映像デー
タは４ビットとする）構成の1Hの映像データを記憶する
ラインメモリである。
タは４ビットとする）構成の1Hの映像データを記憶する
ラインメモリである。
LM1、LM2から読み出された、映像データは、データバス
113、114を介して、マルチプレクサ107と、双方向バス1
15へ転送される。LM1、LM2の映像データ読み出し期間中
は、双方向バス115は、フィールドメモリ（FM）104への
映像データ転送バスとして働く。
113、114を介して、マルチプレクサ107と、双方向バス1
15へ転送される。LM1、LM2の映像データ読み出し期間中
は、双方向バス115は、フィールドメモリ（FM）104への
映像データ転送バスとして働く。
FM104はフィールドメモリであって、その容量は、 640×４×220＝563200ビット である。（但し、映像が重畳された有効走査線数を220
本とした）106はアドレスカウンタでFM104のアドレスを
指定する。アドレスカウンタ106は、信号FCLによってア
クセスされアドレスを設定する。105はアドレスメモリ
であって、信号STWで、その時のアドレスカウンタによ
り指定されるアドレスをラッチし、信号ADSでアドレス
メモリ105の内容がアドレスカウンタ106へプリセットさ
れる。FM104への映像データの書き込みは、信号φsfがL
owの期間中で、信号FCSのクロックの立ち上がりで行な
われる。FM104からの映像データの読み出しは、信号φs
fがHigh、信号FCSがLowの期間中で、アドレスが、設定
された時点で、そのアドレスに対応するデータが読み出
される。読み出された映像データは、双方向データバス
115を介してマルチプレクサ107へ転送される。
本とした）106はアドレスカウンタでFM104のアドレスを
指定する。アドレスカウンタ106は、信号FCLによってア
クセスされアドレスを設定する。105はアドレスメモリ
であって、信号STWで、その時のアドレスカウンタによ
り指定されるアドレスをラッチし、信号ADSでアドレス
メモリ105の内容がアドレスカウンタ106へプリセットさ
れる。FM104への映像データの書き込みは、信号φsfがL
owの期間中で、信号FCSのクロックの立ち上がりで行な
われる。FM104からの映像データの読み出しは、信号φs
fがHigh、信号FCSがLowの期間中で、アドレスが、設定
された時点で、そのアドレスに対応するデータが読み出
される。読み出された映像データは、双方向データバス
115を介してマルチプレクサ107へ転送される。
107は、マルチプレクサであって、データバス113、11
4、115で転送されてくる、映像データのいずれかを選定
する。信号φsl1でデータバス113から転送されてくるLM
1より読み出された映像データを選択し、信号φsl2でデ
ータバス114から転送されてくるLM2より読み出された映
像データを選択し、信号φsfで双方向データバス115か
ら転送されてくるFMより読み出された映像データを選択
する。マルチプレクサ107で、選択された映像データ
は、データバス116へ転送される。
4、115で転送されてくる、映像データのいずれかを選定
する。信号φsl1でデータバス113から転送されてくるLM
1より読み出された映像データを選択し、信号φsl2でデ
ータバス114から転送されてくるLM2より読み出された映
像データを選択し、信号φsfで双方向データバス115か
ら転送されてくるFMより読み出された映像データを選択
する。マルチプレクサ107で、選択された映像データ
は、データバス116へ転送される。
108は信号側駆動回路（DD）である。DD108は内部シフト
レジスタを含み、データバス116を介して転送されてく
る映像データを時系列的にシリアルに取り込み、パラレ
ル（並列的）の信号側駆動信号を発生する。信号STRに
より、シフトレジスタは始動し、信号φｃで、内部デー
タをシフトしてゆく。
レジスタを含み、データバス116を介して転送されてく
る映像データを時系列的にシリアルに取り込み、パラレ
ル（並列的）の信号側駆動信号を発生する。信号STRに
より、シフトレジスタは始動し、信号φｃで、内部デー
タをシフトしてゆく。
109は走査側駆動回路（SD）である。SD109はシフトレジ
スタ構成であり、信号DYで始動し、信号φｙで内部デー
タが転送されて、走査側駆動信号を発生する。
スタ構成であり、信号DYで始動し、信号φｙで内部デー
タが転送されて、走査側駆動信号を発生する。
110は、液晶等の表示体を用いた表示部であり、DD108と
SD109によって線順次駆動される。
SD109によって線順次駆動される。
次にタイムチャートにより第１図に示される画像表示装
置の動作を説明する。第４図はその第１のタイムチャー
トである。本タイムチャートは、信号側駆動回路（DD）
への映像データの転送が１水平期間の前半ではFMからな
され、後半ではラインメモリからなされる場合である
が、その逆の場合も同様の考え方によるタイミングにな
る。
置の動作を説明する。第４図はその第１のタイムチャー
トである。本タイムチャートは、信号側駆動回路（DD）
への映像データの転送が１水平期間の前半ではFMからな
され、後半ではラインメモリからなされる場合である
が、その逆の場合も同様の考え方によるタイミングにな
る。
第４図は奇数（Odd）フィールドの第NHと第（Ｎ＋１）
Ｈの映像信号を示している。STWはFMの各水平期間のス
タートアドレスラッチ信号であるので、映像信号の有効
映像期間の前縁近くにある。信号φsfは1Hの前半部でHi
ghになり、信号φsl1、φsl2は1Hおきに、1Hの後半でHi
ghになる。
Ｈの映像信号を示している。STWはFMの各水平期間のス
タートアドレスラッチ信号であるので、映像信号の有効
映像期間の前縁近くにある。信号φsfは1Hの前半部でHi
ghになり、信号φsl1、φsl2は1Hおきに、1Hの後半でHi
ghになる。
STW以下の信号については、時間軸をさらに拡大して説
明してある。LM1、LM2への映像データの書き込みは、各
々信号φsl1、φsl2がLowの期間で、信号CS1、CS2のク
ロック信号部分の立ち上がりで行なわれる。アドレス
は、各々信号CL1、CL2の立ち上がりで、１ステップずつ
増加してゆく。アドレスリセットは信号STWにより1Hの
初期で行なわれる。同時に、A/Dコンバータ101では、信
号φｌの立ち上がりで映像信号のサンプリングがなされ
ているので、Odd第NHの映像データはLM1の０番地ワード
から、Odd第（Ｎ＋１）Ｈの映像データはLM2の０番地ワ
ードから順番に書きこまれてゆく。
明してある。LM1、LM2への映像データの書き込みは、各
々信号φsl1、φsl2がLowの期間で、信号CS1、CS2のク
ロック信号部分の立ち上がりで行なわれる。アドレス
は、各々信号CL1、CL2の立ち上がりで、１ステップずつ
増加してゆく。アドレスリセットは信号STWにより1Hの
初期で行なわれる。同時に、A/Dコンバータ101では、信
号φｌの立ち上がりで映像信号のサンプリングがなされ
ているので、Odd第NHの映像データはLM1の０番地ワード
から、Odd第（Ｎ＋１）Ｈの映像データはLM2の０番地ワ
ードから順番に書きこまれてゆく。
LM1、LM2からの、映像データの読み出しは、信号φs
l1、φsl2が各々High、信号CL1、CL2が各々Lowの期間
に、アドレスが設定された時点で、そのアドレスに対応
する映像データが読み出される。アドレスは、各々信号
CL1、CL2の立ち上がりで１ステップづつ増加してゆく。
信号CL1、CL2の映像データ読み出し期間のクロック周波
数は、書き込み期間のクロック周波数の２倍になるの
で、映像データの読み出しは、1Hの後半の1/2H期間で、
640画素分の映像データが読み出される。
l1、φsl2が各々High、信号CL1、CL2が各々Lowの期間
に、アドレスが設定された時点で、そのアドレスに対応
する映像データが読み出される。アドレスは、各々信号
CL1、CL2の立ち上がりで１ステップづつ増加してゆく。
信号CL1、CL2の映像データ読み出し期間のクロック周波
数は、書き込み期間のクロック周波数の２倍になるの
で、映像データの読み出しは、1Hの後半の1/2H期間で、
640画素分の映像データが読み出される。
FM104からの映像データの読み出しは、信号φsfがHig
h、信号FCSがLowの期間である1Hの前半で、FMのアドレ
スが設定された時点で、そのアドレスに対応した映像デ
ータが読み出される。読み出される映像データは、１フ
ィールド前の該当する、1H分の映像データである。1Hの
後半では、LM1、LM2から読み出された映像データが、FM
に書き込まれる。映像データの書き込みは、信号φsfが
Lowで、信号FCSの立ち上がりで行なわれる。FMのアドレ
スカウンタのアドレスは、信号FCLの立ち上がりで１ス
テップずつ増加してゆく。Odd第NHの先頭では、アドレ
スは“n"番地であると同時に、信号STWによって、アド
レスメモリ105に“n"番地がラッチされる。そして、信
号FCLによってアドレスが１ステップずつ増加してゆ
き、1Hの前半で、“ｎ＋639"番地までカウントした後、
1Hの後半の始まりで、信号ADSによって、アドレスメモ
リ105に、ストアされている、“n"番地が呼び出され、
アドレスを“n"番地にプリセットする。そして、信号FC
Lで“n"番地から再びカウントしてゆき、最終的には、1
Hの最終部分では、“ｎ＋640"番地までカウントする。
但し、1Hの後半で、FMに書き込む映像データは、“ｎ＋
639"番地のデータまでで、最終番地“ｎ＋640"番地は、
Odd第（Ｎ＋１）Ｈのスタートアドレス“n"番地とな
る。以上の様な、アドレスアクセスにより、Odd第NHの
前半では、“n"番地から、“ｎ＋639"番地にストアされ
ている１フィールド前の、Even第（Ｎ−１）Ｈのデータ
が読み出された後、Odd第NHの後半では、同様の“n"番
地から、“ｎ＋639"番地にラインメモリから読み出され
たOdd第（Ｎ−１）Ｈのデータが順次書き込まれる。他
の水平同期でも同様のアクセスが行なわれ、偶数（Eve
n）フィールドでは、第４図中のOddを全てEvenに変更す
れば、同様に説明できる。
h、信号FCSがLowの期間である1Hの前半で、FMのアドレ
スが設定された時点で、そのアドレスに対応した映像デ
ータが読み出される。読み出される映像データは、１フ
ィールド前の該当する、1H分の映像データである。1Hの
後半では、LM1、LM2から読み出された映像データが、FM
に書き込まれる。映像データの書き込みは、信号φsfが
Lowで、信号FCSの立ち上がりで行なわれる。FMのアドレ
スカウンタのアドレスは、信号FCLの立ち上がりで１ス
テップずつ増加してゆく。Odd第NHの先頭では、アドレ
スは“n"番地であると同時に、信号STWによって、アド
レスメモリ105に“n"番地がラッチされる。そして、信
号FCLによってアドレスが１ステップずつ増加してゆ
き、1Hの前半で、“ｎ＋639"番地までカウントした後、
1Hの後半の始まりで、信号ADSによって、アドレスメモ
リ105に、ストアされている、“n"番地が呼び出され、
アドレスを“n"番地にプリセットする。そして、信号FC
Lで“n"番地から再びカウントしてゆき、最終的には、1
Hの最終部分では、“ｎ＋640"番地までカウントする。
但し、1Hの後半で、FMに書き込む映像データは、“ｎ＋
639"番地のデータまでで、最終番地“ｎ＋640"番地は、
Odd第（Ｎ＋１）Ｈのスタートアドレス“n"番地とな
る。以上の様な、アドレスアクセスにより、Odd第NHの
前半では、“n"番地から、“ｎ＋639"番地にストアされ
ている１フィールド前の、Even第（Ｎ−１）Ｈのデータ
が読み出された後、Odd第NHの後半では、同様の“n"番
地から、“ｎ＋639"番地にラインメモリから読み出され
たOdd第（Ｎ−１）Ｈのデータが順次書き込まれる。他
の水平同期でも同様のアクセスが行なわれ、偶数（Eve
n）フィールドでは、第４図中のOddを全てEvenに変更す
れば、同様に説明できる。
第５図は、第１図に示された画像表示装置の動作を説明
するための、第２のタイムチャートである。第５図の説
明を補強するために、第１図における表示部110の周辺
を第３図に詳細する。
するための、第２のタイムチャートである。第５図の説
明を補強するために、第１図における表示部110の周辺
を第３図に詳細する。
第３図において、301は表示部（第１図の110）、302は
信号側駆動回路（DD）（第１図の108）である。走査側
駆動回路109は、表示部301の奇数行駆動用（SDO）303と
偶数行駆動用（SDE）304に分割され、相互に１行おきに
走査側駆動信号を発生する。
信号側駆動回路（DD）（第１図の108）である。走査側
駆動回路109は、表示部301の奇数行駆動用（SDO）303と
偶数行駆動用（SDE）304に分割され、相互に１行おきに
走査側駆動信号を発生する。
さて第５図において、左側は奇数フィールド、右側は偶
数フィールドである。LM1、LM2は1Hおきに交互に映像デ
ータ（０（2m−１）はOddの第（2m−１）Ｈの映像デー
タのこと）を書きこむ。そして、映像データの書き込み
水平期間の次の水平期間の後半で、映像データが読み出
される。同時に、読み出される映像データが、フィール
ドメモリに書き込まれる。1Hの前半では、フィールドメ
モリに書き込まれている、１フィールド前の映像データ
が読み出される。フィールドメモリのアドレスは1Hの前
半と後半で同じアドレスがアクセスされる。例えば、Od
dフィールド第（2m−１）Ｈにおいて、1Hの前半ではフ
ィールドメモリのアドレスは、“i"番地から“ｉ＋k"番
地までアクセスされ、1Hの後半では、同様に“i"番地か
ら、“ｉ＋k"番地までアクセスされる。以上の動作によ
り、信号側駆動回路（DD）へ転送される映像データは、
Oddフィールドにおいては、1Hの前半ではフィールドメ
モリから、１フィールド前のEvenフィールドの該当する
1Hの映像データが転送され、1Hの後半ではラインメモリ
から、現Oddフィールドの該当する1Hの映像データが転
送される。次にEvenフィールドにおいては、1Hの前半で
は、フィールドメモリから１フィールド前のOddフィー
ルドの該当する1Hの映像データが転送され、1Hの後半で
は、ラインメモリから、現Evenフィールドの該当する1H
の映像データが転送される。以上の動作により、Oddフ
ィールドでは、該当する1Hの映像データのフィールドの
順は、Even、Oddの順であり、Evenフィールドでは、該
当する、1Hの映像データのフィールドの順は、Odd、Eve
nの順である。ここで、信号側駆動回路（DD）では、転
送されてきた映像データを、内部でシリアル−パラレル
変換し、転送されてきた時間より約1/2H遅れて表示部30
1（もしくは110）を駆動する信号側駆動信号として出力
される。従って、第５図に示すDD→表示部Dataの項に示
す順で表示部へ映像データが転送される。以上の動作に
より、表示部上の正規の走査位置に、映像データを表示
するために、走査側駆動回路（SD）の出力は、奇数（Od
d）フィールドでは、時間的に表示部の偶数行、奇数行
の順、即ち、Ye2m-1、Yo2m-1、Te2m、Yo2mの順で走査信
号が発生する。また、偶数フィールドでは、時間的に表
示部の奇数行、偶数行の順、即ち、Yo2m-1、Ye2m-1、Ye
2m、Ye2mの順で走査信号が発生する。
数フィールドである。LM1、LM2は1Hおきに交互に映像デ
ータ（０（2m−１）はOddの第（2m−１）Ｈの映像デー
タのこと）を書きこむ。そして、映像データの書き込み
水平期間の次の水平期間の後半で、映像データが読み出
される。同時に、読み出される映像データが、フィール
ドメモリに書き込まれる。1Hの前半では、フィールドメ
モリに書き込まれている、１フィールド前の映像データ
が読み出される。フィールドメモリのアドレスは1Hの前
半と後半で同じアドレスがアクセスされる。例えば、Od
dフィールド第（2m−１）Ｈにおいて、1Hの前半ではフ
ィールドメモリのアドレスは、“i"番地から“ｉ＋k"番
地までアクセスされ、1Hの後半では、同様に“i"番地か
ら、“ｉ＋k"番地までアクセスされる。以上の動作によ
り、信号側駆動回路（DD）へ転送される映像データは、
Oddフィールドにおいては、1Hの前半ではフィールドメ
モリから、１フィールド前のEvenフィールドの該当する
1Hの映像データが転送され、1Hの後半ではラインメモリ
から、現Oddフィールドの該当する1Hの映像データが転
送される。次にEvenフィールドにおいては、1Hの前半で
は、フィールドメモリから１フィールド前のOddフィー
ルドの該当する1Hの映像データが転送され、1Hの後半で
は、ラインメモリから、現Evenフィールドの該当する1H
の映像データが転送される。以上の動作により、Oddフ
ィールドでは、該当する1Hの映像データのフィールドの
順は、Even、Oddの順であり、Evenフィールドでは、該
当する、1Hの映像データのフィールドの順は、Odd、Eve
nの順である。ここで、信号側駆動回路（DD）では、転
送されてきた映像データを、内部でシリアル−パラレル
変換し、転送されてきた時間より約1/2H遅れて表示部30
1（もしくは110）を駆動する信号側駆動信号として出力
される。従って、第５図に示すDD→表示部Dataの項に示
す順で表示部へ映像データが転送される。以上の動作に
より、表示部上の正規の走査位置に、映像データを表示
するために、走査側駆動回路（SD）の出力は、奇数（Od
d）フィールドでは、時間的に表示部の偶数行、奇数行
の順、即ち、Ye2m-1、Yo2m-1、Te2m、Yo2mの順で走査信
号が発生する。また、偶数フィールドでは、時間的に表
示部の奇数行、偶数行の順、即ち、Yo2m-1、Ye2m-1、Ye
2m、Ye2mの順で走査信号が発生する。
次に、第３図に示すSDO303、SDE304の構成とその動作に
ついて説明する。SDO303、SDE304共に第６図のような構
成である。601のフリップフロップ群でシフトレジスタ
が構成され、DYはその始動信号、φｙはその転送クロッ
ク信号である。シフトレジスタで転送されたデータ（フ
リップ・フロップ601のθ出力は、φｙの反転信号との
論理積がANDゲート602でとられる。AND602の出力が走査
側駆動信号として発生する。（Y1、Y2……）Y1、Y2は60
3の走査側駆動電圧発生回路を介して、表示部301（もし
くは110）で走査に必要な電圧をもった走査側駆動信号6
04を発生する。
ついて説明する。SDO303、SDE304共に第６図のような構
成である。601のフリップフロップ群でシフトレジスタ
が構成され、DYはその始動信号、φｙはその転送クロッ
ク信号である。シフトレジスタで転送されたデータ（フ
リップ・フロップ601のθ出力は、φｙの反転信号との
論理積がANDゲート602でとられる。AND602の出力が走査
側駆動信号として発生する。（Y1、Y2……）Y1、Y2は60
3の走査側駆動電圧発生回路を介して、表示部301（もし
くは110）で走査に必要な電圧をもった走査側駆動信号6
04を発生する。
第７図は第６図各部のタイムチャートである。SDO303、
SDE304の各シフトクロック信号は互いに逆相であって、
それぞれが奇数及び偶数フィールドで、DYに対しての位
相が逆となる。（これらの信号はタイミングコントロー
ラ111から発生する。）これによって、奇数フィールド
ではSDE304、SDO303の順に、偶数フィールドではSDO30
3、SDE304の順に走査側駆動信号が発生される。
SDE304の各シフトクロック信号は互いに逆相であって、
それぞれが奇数及び偶数フィールドで、DYに対しての位
相が逆となる。（これらの信号はタイミングコントロー
ラ111から発生する。）これによって、奇数フィールド
ではSDE304、SDO303の順に、偶数フィールドではSDO30
3、SDE304の順に走査側駆動信号が発生される。
次に第８図に、信号側駆動回路への映像データの転送
が、１水平期間の後半でフィールドメモリからなされ、
前半ではラインメモリから、１水平期間毎に交互になさ
れる場合のタイムチャートを示す。基本的な動作は、以
上述べた動作と同様の動作を示す。
が、１水平期間の後半でフィールドメモリからなされ、
前半ではラインメモリから、１水平期間毎に交互になさ
れる場合のタイムチャートを示す。基本的な動作は、以
上述べた動作と同様の動作を示す。
以上のように本発明によれば、ラインメモリ２個と、フ
ィールドメモリ１個で、奇数及び偶数フィールドに分割
されたインタレース映像信号でノンインタレース表示を
行なうことが可能となる。これは従来に比較して、画像
メモリが大幅に効率化されている。また、画像の書き換
え周波数も60Hzとなり、液晶を表示部に用いた場合でも
フリッカを起こすことはない。
ィールドメモリ１個で、奇数及び偶数フィールドに分割
されたインタレース映像信号でノンインタレース表示を
行なうことが可能となる。これは従来に比較して、画像
メモリが大幅に効率化されている。また、画像の書き換
え周波数も60Hzとなり、液晶を表示部に用いた場合でも
フリッカを起こすことはない。
第１図…本発明による画像表示方法を実現するための画
像表示装置の構成図 第２図…タイミングコントローラ111の構成図 第３図…表示部110の周辺構成図 第４図…第１図のタイムチャート（１）図 第５図…第１図のタイムチャート（２）図 第６図…走査側駆動回路の構成図 第７図…第６図のタイムチャート図 第８図…本発明による画像表示方法を実現するための第
２の画像表示装置のタイムチャート図
像表示装置の構成図 第２図…タイミングコントローラ111の構成図 第３図…表示部110の周辺構成図 第４図…第１図のタイムチャート（１）図 第５図…第１図のタイムチャート（２）図 第６図…走査側駆動回路の構成図 第７図…第６図のタイムチャート図 第８図…本発明による画像表示方法を実現するための第
２の画像表示装置のタイムチャート図
Claims (3)
- 【請求項１】（ａ）奇数フィールドと偶数フィールドと
に分割して、映像信号が伝送されるインタレース方式映
像信号の画像表示装置において、 （ｂ）画像メモリとしては、１フィールド期間の映像信
号データを記憶するフィールドメモリを１系列有し、 （ｃ）１水平期間の映像信号データを記憶するラインメ
モリを２系列有し、 （ｄ）前記フィールドメモリ及びラインメモリからの映
像信号データをうけて、表示部の信号側駆動信号を発生
する信号側駆動回路と、 （ｅ）表示部の走査側駆動信号を発生する走査側駆動回
路を有し、 （ｆ）前記２系列ラインメモリは、１水平期間毎に、交
互に１水平期間の映像データが書き込まれ、 （ｇ）前記信号側駆動回路への映像データの転送は、１
水平期間の前半では、前記フィールドメモリからなさ
れ、後半では、前記２系列ラインメモリから、１水平期
間毎に交互になされ、 （ｈ）かつ１水平期間の後半では、前記ラインメモリか
ら、読み出された映像データが、前記フィールドメモリ
へ転送されることを特徴とする画像表示装置。 - 【請求項２】（ａ）奇数フィールドと偶数フィールドと
に分割して、映像信号が伝送されるインタレース方式映
像信号の画像表示装置において、 （ｂ）画像メモリとしては、１フィールド期間の映像信
号データを記憶するフィールドメモリを１系列有し、 （ｃ）１水平期間の映像信号データを記憶するラインメ
モリを２系列有し、 （ｄ）前記フィールドメモリ及びラインメモリからの映
像信号データをうけて、表示部の信号側駆動信号を発生
する信号側駆動回路と、 （ｅ）表示部の走査側駆動信号を発生する走査側駆動回
路を有し、 （ｆ）前記２系列ラインメモリは、１水平期間毎に、交
互に１水平期間の映像データが書き込まれ、 （ｇ）前記信号側駆動回路への映像データの転送は、１
水平期間の前半では、前記２系列ラインメモリから、１
水平期間毎に交互になされ、後半では、前記フィールド
メモリからなされ、 （ｈ）かつ１水平期間の前半では、前記ラインメモリか
ら、読み出された映像データが、前記フィールドメモリ
へ転送されることを特徴とする画像表示装置。 - 【請求項３】（ａ）前記走査側駆動回路は、奇数フィー
ルドにおいては、表示部の偶数行、奇数行の順に走査側
駆動信号を発生し、 （ｂ）偶数フィールドにおいては、表示部の奇数行、偶
数行の順に走査側駆動信号を発生することを特徴とする
特許請求の範囲第２項記載の画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247461A JPH0777445B2 (ja) | 1987-09-30 | 1987-09-30 | 画像表示装置 |
| EP88304161A EP0291252A3 (en) | 1987-05-12 | 1988-05-09 | Method of video display and video display device therefor |
| US07/193,448 US4908710A (en) | 1987-05-12 | 1988-05-12 | Method for driving a liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247461A JPH0777445B2 (ja) | 1987-09-30 | 1987-09-30 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6490680A JPS6490680A (en) | 1989-04-07 |
| JPH0777445B2 true JPH0777445B2 (ja) | 1995-08-16 |
Family
ID=17163791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247461A Expired - Lifetime JPH0777445B2 (ja) | 1987-05-12 | 1987-09-30 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777445B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029004A (en) * | 1989-09-22 | 1991-07-02 | Victor Company Of Japan, Ltd. | Edge enhancement apparatus useful with liquid crystal displays |
-
1987
- 1987-09-30 JP JP62247461A patent/JPH0777445B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6490680A (en) | 1989-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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