JP2548018B2

JP2548018B2 - 倍速変換装置

Info

Publication number: JP2548018B2
Application number: JP62225725A
Authority: JP
Inventors: 武志小野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1987-09-09
Filing date: 1987-09-09
Publication date: 1996-10-30
Anticipated expiration: 2011-10-30
Also published as: JPS6468188A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はテレビジョン表示において、ノンインーター
レース走査を実現するための倍速変換装置に関する。

〔発明の概要〕

最近では、衛生放送、文字放送、ビデオディスク、大
型テレビジョン装置などの新しいメディアや機器が普及
されており、これらのメディアの特徴を生かすべく、テ
レビジョン画像の高画質化が試みられている。画像の高
画質化の一手段としてフィールドメモリやラインメモリ
を利用してノンインターレース走査をおこない、フリッ
カー等の妨害を低減する試みがなされている。

本発明は、メモリを利用してノンインターレース走査
を実現するための倍速変換装置において、先入れ先出し
（「First In First Out」、以下「FIFO」という。）方
式によりデータの入出力をおこなう１個のフィールドメ
モリと１個のラインメモリを用いて、１水平走査期間内
におけるデータの読み出しはフィールドメモリのデータ
を先に読み出すことにより、簡単なメモリ構成でノンイ
ンターレース走査に必要な倍速変換装置を実現するもの
である。

〔従来の技術〕

従来の倍速変換装置は第６図に示すように、２個のフ
ィールドメモリの入出力をフィールド毎に交互に切り替
え、データの読み出しを、書き込み速度の２倍の速度で
おこなうことによりノンインターレース走査を実現して
いた。

また、フィールドメモリーを３個用いて、１個のフィ
ールドメモリにデータを書き込む時間に、他の２個のフ
ィールドメモリから倍速で交互にデータを読み出して、
ノンインターレース走査を実現していた。

〔発明が解決しようとする問題点〕

しかし、前述の従来技術ではメモリの容量が大容量で
あるためメモリのコストが高く、メモリの構成もダイナ
ミックRAM等を使用してアドレス発生回路や入出力切替
回路を別に設ける必要があり、回路への負担が大きいと
いった問題点を有する。

そこで本発明はこのような問題点を解決するもので、
その目的とするところは簡単なメモリ構成でノンインタ
ーレース走査に必要な倍速変換装置を提供するところに
ある。また、画像の高画質化の一手段としてフィールド
メモリやラインメモリを利用してノンインターレース走
査をおこない、フリッカー等の妨害を低減可能とする装
置の提供を目的とする。

〔問題点を解決するための手段〕

本発明の倍速変換装置は、ｊ番目（ｊ＝１、２、３、・・・）の期間TF（ｊ）内
を区分してなるｉ番目（ｉ＝１、２、３、・・・）の期
間TH（i,j）にデータDH（i,j）を第１の周波数で順次入
力し、該第１の周波数の２倍の周波数である第２の周波
数で出力して倍速データに変換する倍速変換装置におい
て、前記期間TF（ｊ）に所定の個数の前記データDH（i,
j）を前記第１の周波数で書き込み、前記第２の周波数
で読み出す第１の記憶手段と、前記期間TH（i,j）に前記データDH（i,j）を前記第１
の周波数で書き込み、前記第２の周波数で読み出す第２
の記憶手段と、前記期間TF（ｊ）の各期間TH（i,j）では前記データD
H（i,j−１）を前記第１の記憶手段の所定のアドレスか
ら該期間TH（i,j）の開始に同期して前記第２の周波数
で読み出すとともにデータDH（i,j）を前記第１の周波
数で前記第１の記憶手段の前記所定のアドレスに書き込
み、前記期間TH（i,j）では前記データDH（i,j）を該期間
TH（i,j）の開始に同期して前記第１の周波数で前記第
２の記憶手段に書き込み、所定の数の前記データDH（i,
j−１）の前記第１の記憶手段からの読み出しが終了し
た後に前記第２の記憶手段のデータDH（i,j）を該期間T
H（i,j）が終了するまでに前記第２の周波数で読み出す
手段とを具備し、前記第１の記憶手段からの読み出しデータDH（i,j−
１）と前記第２の記憶手段からの読み出しデータDH（i,
j）とを前記期間TH（i,j）内に交互に出力して前記倍速
データへの変換をなすことを特徴とする。

また、本発明の倍速変換装置は、周波数φHzの映像データを入力し、該映像データを２
倍の周波数２φHzの倍速映像データに変換する倍速変換
装置において、前記映像データの１フィールド分のデータを前記φHz
の周波数で書き込み前記２φHzの周波数で読み出しを行
うフィールドメモリと、前記映像データの１水平走査期間分のデータを前記φ
Hzの周波数で書き込み前記２φHzの周波数で読み出しを
行うラインメモリと、水平同期信号に同期して前記フィールドメモリから前
記２φHzの周波数で１水平走査期間分のデータの読み出
しを開始すると共に該読み出しの開始のタイミングに同
期して該フィールドメモリへ前記φHzで前記映像データ
の書き込みを開始し、前記フィールドメモリへの前記映像データの書き込み
開始に同期して前記ラインメモリへ前記φHzで前記映像
データの書き込みを開始し、前記フィールドメモリから
前記１水平走査期間分のデータの読み出しが終了した後
に該ラインメモリから前記２φHzで読み出しを開始し該
水平走査期間の終了までに該読み出しを終了する手段と
を具備し、前記フィールドメモリからの読み出しデータと前記ラ
インメモリからの読み出しデータとを交互に出力して前
記倍速映像データへの変換をなすことを特徴とする。

〔作用〕

本発明の倍速変換装置の原理を第７図を用いて説明す
る。

同図に示すように、ｊ番目（ｊ＝１、２、３、・・
・）の期間TF（ｊ）内を区分してなるｉ番目（ｉ＝１、
２、３、・・・）の期間TH（i,j）にデータDH（i,j）が
第１の周波数で順次入力される。そして、第１の記憶手
段は、期間TF（ｊ）に該期間分の個数のデータDH（i,
j）を書き込み可能な記憶容量を持ち、書き込みは第１
の周波数で、読み出しは第２の周波数でおこなわれる。
第２の記憶手段は、期間TH（i,j）のデータDH（i,j）、
すなわち１個分のデータを記憶する容量を有し、第１の
周波数で書き込み第２の周波数で読み出しを行う。

期間TF（ｊ）においては、一つ前の期間TF（ｉ−１）
中にすでに第１の記憶手段に書き込まれていたデータDH
（i,j−１）を所定のアドレスから該期間TH（i,j）の開
始に同期して前記第２の周波数で読み出すとともに現在
のデータDH（i,j）を前記第１の周波数で前記第１の記
憶手段の前記所定のアドレスに書き込む。また、この期
間TH（i,j）ではデータDH（i,j）を該期間TH（i,j）の
開始に同期して第１の周波数で第２の記憶手段にも書き
込み、一つ前の期間の所定の数の前記データDH（i,j−
１）の前記第１の記憶手段からの読み出しが終了した後
に、前記第２の記憶手段のデータDH（i,j）を該期間TH
（i,j）が終了するまでに前記第２の周波数で読み出
す。

すなわち、期間TH（i,j）では、該期間の略前半には
一つ前の期間TF（ｊ−１）のTH（i,j−１）のデータDH
（i,j−１）を第１の記憶手段から倍速で読み出し、該
期間の略後半では現在の期間TF（ｊ）のTH（i,j）のデ
ータDH（i,j）を第２の記憶手段から倍速で読み出すこ
ととなり、期間TH（i,j）内で交互にこれらのデータを
出力して前記倍速データへの変換をなすことができる。

これをより具体的な例をもって説明する。期間TFを１
フィールド期間、期間THを１水平走査期間とし、第１の
記憶手段、第２の記憶手段をそれぞれフィールドメモ
リ、ラインメモリとする。そうすると、本発明による回
路の動作は、（イ）第１のフィールドの全データをフィールドメモリ
（１）の先頭番地から書き込む。

（ロ）第２のフィールドのデータは、フィールドメモリ
（１）とラインメモリ（２）の先頭番地から書き込む
が、データの読み出しも同時に倍速でおこなう。

（ハ）すなわち、ある１水平走査期間においては、フィ
ールドメモリ（１）とラインメモリ（２）には同一のデ
ータが書き込まれるが、（ニ）フィールドメモリ（１）の第１のフィールドのデ
ータは、第２のフィールドのデータが書き込まれるのと
同時かやや早く倍速で読み出しを開始して１水平走査期
間の略1/2の時間（１水平走査間の略前半の期間）で読
み出しを終了し、（ホ）ラインメモリ（２）のデーターは、フィールドメ
モリ（１）の読み出し終了後に読み出しを開始し１水平
走査期間終了前（即ち１水平走査期間の略後半の期間）
に読み出しを終了する。

以上の動作を繰り返すので、フィールドメモリ（１）
においては第１のフィールドのデータを読み出した後に
第２のフィールドのデータを書き込み、ラインメモリ
（２）においては書き込まれた第２のフィールドのデー
タを１水平走査期間の後半で読み出すことになる。

したがって、FIFOによりデータの入出力をおこなう１
個のフィールドメモリ（１）と１個のラインメモリ
（２）のみの簡単なメモリ構成により倍速変換装置が実
現でき、前フィールドの映像データを補間データとする
ノンインターレス走査が可能となるのである。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は倍速変換装置の構成図である。本発明の倍速
変換装置は１個のフィールドメモリ（１）と１個のライ
ンメモリ（２）で構成され、入力データ（３）は周波数
φHzの書き込みクロックφ（５）で書き込まれ、出力デ
ータ（４）はφの２倍の周波数である２φHzの読み出し
クロック２φ（６）で出力される。

他の制御信号としては、フィールドメモリ内部のアド
レスカウンタを先頭番地に設定する入力アドレスリセッ
ト信号RSTWA（８）、出力アドレスリセット信号RSTRA
（12）、ラインメモリ内部のアドレスカウンタを先頭番
地に設定する入力アドレスリセット信号RSTWB（９）、
出力アドレスリセット信号RSTWB（13）と、書き込みを
制御する書き込み信号WE（７）、フィールドメモリの読
み出しを制御する読み出し信号REA（10）、ラインメモ
リの読み出しを制御する読み出し信号REB（11）および
出力選択信号SEL（14）がある。

メモリへの書き込みは常時おこなっているので書き込
み信号WE（７）は、常に能動状態である。また、メモリ
の出力が３−ステイト構造であれば出力選択信号SEL（1
4）は省略できる。

第２図はフィールドメモリICの内部構成図である。フ
ィールドメモリ（１）とラインメモリ（２）の内部構成
は同一でありメモリアレイ（16）の容量が異なる。つま
り、ラインメモリ（２）においては１ライン分のデータ
即ち１水平走査期間分のデータを記憶可能なメモリ容量
があれば足りる。一方、フィールドメモリ（１）におい
ては１フィールド分（例えばNTSC信号を扱う場合には26
2.5ライン分）即ち１垂直走査期間分以上の容量が必要
であり、ラインメモリ（２）の263倍以上のメモリ容量
が必要である。

それぞれのデータはメモリのアドレス０番地よりφHz
の書き込みクロックφ（５）にて書き込まれる。

データの読み出しは、フィールドメモリ（１）におい
ては現在のフィールドの１水平走査期間のデータの書き
込みが始まると同時か直前より２φHzのスピードで読み
出され、その結果、１水平走査期間の前半分のデータの
書き込みが終了した時点では、前フィールドの１水平走
査期間分（１ライン分）のデータの読み出しを終了す
る。次の１水平走査期間のデータの書き込みが始まると
同時か直前より次のラインの１水平走査期間分のデータ
読み出しを開始し、水平走査線の数分だけ同様の動作を
繰り返す。すなわち、現在のフィールドの水平走査期間
のデータの書き込みが行われる前に１フィールド前の水
平走査期間のデータを読み出すという動作を繰り返すの
である。

ラインメモリにおいては、１水平走査期間のデータの
書き込みを開始した後、１水平走査期間の半分のデータ
書き込みが終了した時点で読み出しを開始し、１水平走
査期間のデータ書き込みが終了するのと同時かやや遅れ
て読み出しを終了する。

このように、フィールドメモリ（１）からは１フィー
ルド前の１水平走査期間のデータが２φHzのスピードで
読み出され、ラインメモリ（２）からは現在のフィール
ドの１水平走査期間のデータが２φHzのスピードで読み
出されるので、１水平走査期間の前半では１フィールド
前のデータが、後半では現在のフィールドのデータが倍
速で読み出されることになる。したがって、１水平走査
期間の時間内で交互に第１フィールドのデータと第２フ
ィールドのデータが読み出されて倍速変換装置が構成さ
れることとなる。

第２図に説明を戻すと、同図において入力データ
（３）は、入力レジスタ（15）に一時記憶されたのち、
入力アドレスカウンタ（18）が示すアドレスに記憶さ
れ、出力データ（４）は出力アドレスカウンタ（19）が
示すアドレスのデータが出力レジスタ（17）に記憶され
出力される。

入力アドレスカウンタ（18）は入力アドレスリセット
信号RSTWA（８）により０番地に設定され、φHzの書き
込みクロックφ（５）に同期して１番地づつカウントア
ップして書き込み番地を指定する。同様に出力アドレス
カウンタ（19）も出力アドレスリセット信号RSTRA（1
2）により０番地に設定され、２φHzの読み出しクロッ
ク２φ（６）に同期して１番地づつカウントアップして
読み出し番地を指定する。

読み出し信号REA（10）により出力アドレスカウンタ
（19）の動作を制御できる。すなわちこの信号が能動で
あれば出力アドレスカウンタ（19）が動作してデータは
出力される。

第３図は垂直期間におけるフィールドメモリへの書き
込みタイミング図である。入力アドレスリセット信号RS
TWA（８）は入力データ（３）の垂直帰線期間（20）に
同期して発生する。書き込み信号WE（７）は常時能動で
あるため、フィールドメモリ（１）には１フィールドの
全データを記憶したのち、次のフィールドの全データを
記憶するという動作を繰り返す。

第４図は水平走査期間におけるメモリのタイミング図
である。第１のフィールドデータ（22）がフィールドメ
モリ（１）にすでに書き込まれているとすれば、第２の
フィールドデータ（23）はフィールドメモリ（１）のデ
ータを書き替えるとともに、水平同期信号（21）に同期
した入力アドレスリセット信号RSTWB（９）によりライ
ンメモリ（２）の先頭番地より書き込みを始める。

このときフィールドメモリ（１）に書き込まれていた
第１のフィールドデータ（22）は、出力アドレスリセッ
ト信号RSTRA（12）が入力アドレスリセット信号RSTWA
（８）と同様に垂直帰線期間（20）に同期して発生して
おり、読み出し信号REA（10）が能動になることにより
書き込みクロックφ（５）の倍速で読み出され、１水平
走査期間の半分の時間で第１のフィールドデータ（22）
の１水平走査期間分のデータを読み出す。

またラインメモリ（２）に書き込まれた第２のフィー
ルドデータ（23）は、フィールドメモリ（１）の１水平
走査期間のデータの読み出しが終了後、出力アドレスリ
セット信号RSTRB（13）と読み出し信号REB（11）により
先頭番地から倍速で読み出される。その結果、出力デー
ター（４）は第１のフィールドデータ（22）と第２のフ
ィールドデーター（23）が倍速で交互に出力され、ノン
インターレース走査に必要な倍速変換出力が得られるの
である。

フィールドメモリ（１）とラインメモリ（２）のデー
タの読み出し順序は、必ずフィールドメモリ（１）のデ
ータを先に読み出す必要がある。即ち、１フィールド前
の第１フィールドデータ（22）の特定の１水平走査期間
分のデータを先に読み出し、次に現在のフィールドの第
２フィールドのデータ（23）の１水平走査期間分のデー
タを読み出すことにより、ノンインターレース走査に必
要な倍速変換出力が得られるのである。

第５図は液晶テレビのブロック図であり、倍速変換装
置をより具体的に使用した例である。

液晶テレビにおいても高精細な表示を得ようとすれば
ノンインターレース駆動が必要である。インターレース
駆動ではフリッカが目立ったり、透過型液晶パネルでは
画面が暗いといった問題を生じるからである。

ビデオ入力信号（24）はビデオ信号処理回路（25）で
処理されたのち、A/D変換回路（26）で、デジタル量に
変換され倍速変換回路に入る。倍速変換回路の出力は、
D/A変換回路（27）によりアナログ量となり、映像制御
回路（28）で液晶パネル（31）を駆動できる形に変換し
て表示ユニット（30）に供給される。表示ユニット（3
0）は、液晶パネル（31）と液晶パネル（31）の表示す
る行を選択するＹ側ドライバ（33）と表示データを制御
するＸ側ドライバ（32）により構成される。制御信号発
生回路（29）は表示ユニット（30）や倍速変換装置で必
要とする制御信号を発生する。

〔発明の効果〕

以上説明したように本発明によれば、FIFOによりデー
タの入出力をおこなう１個のフィールドメモリと１個の
ラインメモリのみの簡単なメモリ構成で、ノンインター
レース走査に必要な倍速変換装置が実現できる。

構成が簡単なので回路の負担が少なく、回路規模が縮
小でき、低コストが実現できるといった効果を有する。
また、画像の高画質化の一手段としてフィールドメモリ
やラインメモリを利用してノンインターレース走査をお
こない、簡単な装置でフリッカー等の妨害を低減するこ
とができる。

【図面の簡単な説明】

第１図は倍速変換装置の構成図。第２図はフィールドメモリICの内部構成図。第３図は垂直走査期間におけるフィールドメモリへの書
き込みタイミング図。第４図は水平走査期間におけるメモリのタイミング図。第５図は液晶テレビのブロック図。第６図は従来例の図。第７図は本発明の原理図。１……フィールドメモリ２……ラインメモリ 20……垂直帰線期間

Claims

(57)【特許請求の範囲】

【請求項１】ｊ番目（ｊ＝１、２、３、・・・）の期間
TF（ｊ）内を区分してなるｉ番目（ｉ＝１、２、３、・
・・）の期間TH（i,j）にデータDH（i,j）を第１の周波
数で順次入力し、該第１の周波数の２倍の周波数である
第２の周波数で出力して倍速データに変換する倍速変換
装置において、前記期間TF（ｊ）に所定の個数の前記データDH（i,j）
を前記第１の周波数で書き込み、前記第２の周波数で読
み出す第１の記憶手段と、前記期間TH（i,j）に前記データDH（i,j）を前記第１の
周波数で書き込み、前記第２の周波数で読み出す第２の
記憶手段と、前記期間TF（ｊ）の各期間TH（i,j）では前記データDH
（i,j−１）を前記第１の記憶手段の所定のアドレスか
ら該期間TH（i,j）の開始に同期して前記第２の周波数
で読み出すとともにデータDH（i,j）を前記第１の周波
数で前記第１の記憶手段の前記所定のアドレスに書き込
み、前記期間TH（i,j）では前記データDH（i,j）を該期間TH
（i,j）の開始に同期して前記第１の周波数で前記第２
の記憶手段に書き込み、所定の数の前記データ（DH（i,
j−１）の前記第１の記憶手段からの読み出しが終了し
た後に前記第２の記憶手段のデータDH（i,j）を該期間T
H（i,j）が終了するまでに前記第２の周波数で読み出す
手段とを具備し、前記第１の記憶手段からの読み出しデータDH（i,j−
１）と前記第２の記憶手段からの読み出しデータDH（i,
j）とを前記期間TH（i,j）内に交互に出力して前記倍速
データへの変換をなすことを特徴とする倍速変換装置。
【請求項２】周波数φHzの映像データを入力し、該映像
データを２倍の周波数２φHzの倍速映像データに変換す
る倍速変換装置において、前記映像データの１フィールド分のデータを前記φHzの
周波数で書き込み前記２φHzの周波数で読み出しを行う
フィールドメモリと、前記映像データの１水平走査期間分のデータを前記φHz
の周波数で書き込み前記２φHzの周波数で読み出しを行
うラインメモリと、水平同期信号に同期して前記フィールドメモリから前記
２φHzの周波数で１水平走査期間分のデータの読み出し
を開始すると共に該読み出しの開始のタイミングに同期
して該フィールドメモリへ前記φHzで前記映像データの
書き込みを開始し、前記フィールドメモリへの前記映像データの書き込み開
始に同期して前記ラインメモリへ前記φHzで前記映像デ
ータの書き込みを開始し、前記フィールドメモリから前
記１水平走査期間分のデータの読み出しが終了した後に
該ラインメモリから前記２φHzで読み出しを開始し該水
平走査期間の終了までに該読み出しを終了する手段とを
具備し、前記フィールドメモリからの読み出しデータと前記ライ
ンメモリからの読み出しデータとを交互に出力して前記
倍速映像データへの変換をなすことを特徴とする倍速変
換装置。