JPH07504289A - ビットの一時記憶のための回路装置およびそのアドレス一時メモリとしての使用 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ビットの一時記憶のための回路装置およびそのアドレス一時メモリとしての使用 メモリモジュールでは個々のＤＲＡＭメモリセルのアドレス指定のためにビット がメモリモジュールのアドレス入力端に与えられる。有効なアドレスを与えた後 にアドレス入力端における変化がアドレスに影響を及ぼさないことを保証するた め、アドレスに相応するビットが一時記憶される。信号はその際に一般にＣＭＯ Ｓレベルに変換される。

与えられたビットの一時記憶の後にアドレス入力端が他の信号経路から切り離さ れる。

その際に使用される回路装置はアドレス一時メモリまたはアドレスラッチと呼ば れる。この回路装置は行アドレス、列アドレスに対して、またデータ書込みの範 囲に応用される。

本発明の課題は、ピントの一時記憶のための回路装置であって、できるだけ少数 のトランジスタにより構成される、従ってまた占を場所の小さい回路装置を提供 することにある。

この課題は、本発明によれば、請求項１による回路装置により解決される０本発 明の他の実施態様はその他の請求項に記載されている。

本発明による回路装置では、入力端が個々のトランジスタ、たとえばＮＭＯＳト ランジスタを介して、ビットが一時記憶されるメモリ要素と接続される。メモリ 要素は、メモリ要素の出力端における出力信号をビットに相応する入力信号のル ベルに関係して予め定められた電位にもたらす手段を含んでいる。こうして入力 信号の信号高さにおける損失が第１のトランジスタにおける論理ｌの通過接続の 際に補償される。

メモリ要素はたとえばインバータおよびＰＭＯ３）ランジスタを含んでおり、こ のトランジスタはそのゲート電極で反転された信号自体により駆動され、また導 通状態でインバータの入力端を、より高いレベルに相応する電位を供給する供給 電圧源と接続する。

反転された入力信号により駆動され、また導通状態でメモリ要素の入力端を、低 いレベルに相応する電位を供給する供給電圧源と接続する別のＮＭＯＳトランジ スタを設けることは本発明の範囲内にある。こうして、入力信号が論理０の値を とるときに、出力信号のノイズも補償される。

本発明による２つの回路装置からアドレス一時メモリを構成することは本発明の 範囲内にある。一方の回路装置にはディジタル入力信号がインバータを介して供 給される０両回路装置は共通に第１の制御信号により駆動される。アドレス一時 メモリの出力端に出力信号および反転された出力信号が得られる。

アドレス入力端における８ＭＯ５）ランジスタおよびＰＭＯ３）ランジスタおよ びメモリ要素としてのインバータを有する本発明による回路構成により、ビット をメモリ要素の入力端に接続するのに、第１の制御信号のみが必要である。

アドレス一時メモリの低いレベルのノイズ除去のためにＮＭＯＳ）ランジスタを 有する実施例で８ＭＯ５トランジスタのゲート電極を交叉状に人力信号および反 転された人力信号により駆動すると有利である。それによりより高いノイズイミ ユニティが保証される。

以下、実施例および図面により本発明を一層詳細に説明する。

図面にはディジタル信号の一時記憶のための回路装置が示されている。

入力端Ｅは第１のＭＯＳ）ランジスタＴ１の第１の端子と接続されている。第１ のＭＯＳトランジスタＴｌはたとえばｎチャネルトランジスタである。第１のＭ ＯＳトランジスタＴ１のゲート電極は第１の制御信号Ｓ１により駆動される。

第２のＭＯＳトランジスタＴ２が設けられており、その第１の端子は第１の供給 電圧源ＶＤＤと接続されている。第２のＭＯＳ）ランジスタＴ２の第２の端子は 第１のＭＯＳトランジスタＴｌの第２の端子と接続されている。第２のＭＯＳト ランジスタＴ２はｐチャネルトランジスタである。

第１のインバータ１１が設けられており、その入力端は第１のＭＯＳ）ランジス タＴｌおよび第２のＭＯＳ）ランジスタＴ２の第２の端子と接続されている。

第１のインバータ１１の出力端は第２のＭＯＳ）ランジスタＴ２のゲートを極と 接続されている。

第２のＭＯＳ）ランジスタＴ２はＰチャネルトランジスタであるから、第２のＭ ＯＳ　）ランジスタＴ２は、第１のＭＯＳトランジスタＴ１の第２の端子にお（ １て入力信号が高いほうのレベルを有し、従ってまた第１のインノく一夕１１の 出力端に低いほうのレベル（低レベル）が生じているとき、通過接続する。この 場合、゛　第１のインバータ１１の入力端における電位は第２のＭＯＳ）ランジ スタＴ２を介して供給電圧ＶＤＤの電位に引き込まれる。それにより、“ビが入 力端に与えられている場合には、第１のＭＯＳ）ランジスタＴｌ上のカットオフ 電圧の損　。

失が補償される。

第１のインバータ■１の出力端は第２のインバータ■２の入力端と接続されてい る。第２のインバータＩ２の出力端は出力端Ａ１と接続されてしする。出力端Ａ １には入力信号に相応する出力信号が得られる。

ｎチャネルトランジスタである第３のＭＯＳ）ランジスタＴ３が設けられており 、その第１の端子は第１のＭＯＳ）ランジスタＴ１の第２の端子と接続されてお り、またその第２の端子は出力信号の低いレベｌしに相応する電位を有する第２ の供給電圧源ＶＳＳと接続されている。第３のＭＯＳ）ランジスタＴ３のゲート 電極は反転された人力信号により駆動される。

たとえばｎチャネルトランジスタである第４のＭＯＳトランジスタＴ４力（設番 すられている。第４のＭＯＳ）ランジスタＴ４の第１の端子は第１のＭＯＳトラ ンジスタＴ１の第２の端子と接続されている。第４のＭＯＳ）ランジスタＴ４の 第２の端子は接地電位と接続されている。第４のＭＯ３Ｉ−ランジスタＴ４のゲ ートｔｌｊを介して第２の制御信号Ｓ２が与えられる。

第１のＭＯＳ）ランジスタＴ１に対して並列に入力端Ｅが第３のインノ＜−タＩ ３と接続されている。第３のインバータ１３の出力端しよ第５のＭＯＳ）ランジ スタＴ５の第１の端子と接続されている。第５のＭＯＳ）ランジスタＴ５もたと えばｎチャネルトランジスタである。第５のＭＯＳ）ランジスタＴ５のゲート電 極は同じく第１の制御信号Ｓｌにより駆動される。

同じくＰチャネルトランジスタである第６のＭＯＳ）ランジスタＴ６カ（設番す られている。第６のＭＯ５Ｉ−ランジスタＴ６の第１の端子番よ第１のイ共給電 圧源■ＤＤと接続されている。第６のＭＯＳトランジスタＴ６の第２の端子番よ 第５のＭＯＳトランジスタＴ５の第２の端子と接続されている。

第４のインバータ■４が設けられており、その入力端は第５のＭＯＳ）ランジス タＴ５の第２の端子および第６のＭＯ３Ｉ−ランジスタＴ６の第２の端子と接続 されている。第４のインバータｒ４の出力端は第６のＭＯＳトランジスタＴ６の ゲート電極と接続されている。

第６のＭＯＳトランジスタＴ６はｎチャネルトランジスタであるから、第６のＭ ＯＳトランジスタＴ６は、第４のインバータＩ４の出力端に低いほうの電圧レベ ル（低レベル）が生じており、従ってまた第４のインバータＩ４の入力端に高い 電圧レベルを有する信号が与えられているときに、通過接続する。論理」の通過 接続の際にこれは第６のＭＯ３Ｉ−ランジスタＴ６を介して供給電圧ＶＤＤの電 位に引き寄せられる。

第５のインバータＩ５が設けられており、その入力端は第４のインバータ■４の 出力端と接続されている。第５のインバータＩ５の出力端は反転された出力端Ａ ２と接続されている０反転された出力端Ａ２には出力端ＡＩに対して反転された 出力信号が生じている。

第７のＭＯＳ）ランジスタＴ７が設けられている。第７のＭＯＳトランジスタＴ ７はｎチャネルトランジスタである。第５のＭＯＳトランジスタＴ５の第２の端 子が第７のＭＯＳトランジスタＴ７の第１の端子と接続されている。第７のＭＯ ＳトランジスタＴ７の第２の端子は第２の供給電圧源ＶＤＤと接続されている。

第７のＭＯＳ）ランジスタＴ７のゲート電極はディジタル入力信号により駆動さ れる。第７のＭＯＳトランジスタＴ７のゲート電極は第３のＭＯＳ）ランジスタ Ｔ３の第１の端子と接続されている。第３のＭＯＳトランジスタＴ３のゲート電 極は第７のＭＯＳ）ランジスタＴ７の第１の端子と接続されている。

第３のＭＯＳトランジスタＴ３および第７のＭＯＳ）ランジスタＴ７のこの接続 によりそれぞれ低い電圧レベルにある回路部分が第２の供給電圧源■ＳＳの電位 に引き込まれる。

たとえばｎチャネルトランジスタである第８のＭＯＳトランジスタＴ８が設けら れている。第８のＭＯＳトランジスタＴ８の第１の端子は第５のＭＯＳ）ランジ スタＴ５の第２の端子および第６のＭＯＳ）ランジスタＴ６の第２の端子と接続 されている。第８のＭＯＳ）ランジスタＴ８の第２の端子ｌよ接ｊｌｉ！ｔ（立 と接続されている。第８のＭＯＳ）ランジスタＴ８のゲート電極を介して第２の ｓｍ信号Ｓ２が与えられる。

高いレベルを有する第２の制御信号Ｓ２を与えることにより第４のＭＯＳトラン ジスタＴ４および第８のＭＯＳ　トランジスタＴ８が導通状態になる。それによ り第１のＭＯＳ）ランジスタＴ１の第２の端子および第５のＭＯＳトランジスタ Ｔ５の第２の端子が接地電位におかれる。このことは回路装置のな力・に一時言 己憶された情報を消去させる。

入力信号が論理１の値をとるとき、第２のＭＯＳ）ランジスタＴ２および第１の インバータ１１がメモリ要素として作用する０人力信号力１禽理Ｏの値をとると き、第６のＭＯＳ）ランジスタＴ６および第４のインツイータ１４力くメモＩＪ 要素として作用する。

本発明による回路装置では出力信号および反転された出力信号に対して低し１圧 レベルが第２の供給電圧源ＶＳＳとの相応の接続により、また高し）！圧しベル が第１の供給電圧源ＶＤＤとの相応の接続により用意される。さらに互し）に反 転されている両回路分岐は互いにロックされている。

本回路装置は１６Ｍ−ＤＲＡＭメモリに対するアドレスランチとして遺してＩ、 ｓる。

国際調査報告　ＤｒＴｌ、、ｔ　Ｑ’４１Ｗｎｎ

Claims (1)

1. 【特許請求の範囲】 １．一ビットが一時記憶されるメモリ要素が設けられており、−第１の制御信号 （Ｓ１）を与えられた際にビットに相応する入力信号をメモリ要素の入力端に接 続する第１のＭＯＳトランジスタ（Ｔ１）が設けられており、−メモリ要素が、 メモリ要素の出力端における出力信号を入力信号のレベルに関係して予め定めら れた電位にもたらす手段を設けられていることを特徴とするビットの一時記憶の ための同路装置。 ２．−メモリ要素が第２のＭＯＳトランジスタ（Ｔ２）および第１のインバータ （１１）を含んでおり、 −第２のＭＯＳトランジスタ（Ｔ２）がｐチャネルトランジスタであり、このト ランジスタが第１のインバータ（１１）の出力により駆動され、また導通状態で 第１のインバータ（１１）の入力端を、高いほうのレベルに相応ずる電位を供給 する第１の供給電圧源（ＶＤＤ）と接続することを特徴とする請求項１記載の回 路装置。 ３．−第３のＭＯＳトランジスタ（Ｔ３）が設けられており、−第３のＭＯＳト ランジスタ（Ｔ３）がｎチャネルトランジスタであり、このトランジスタが反転 された入力信号により駆動され、また導通状態でメモリ要素の入力端を、低いレ ベルに相応する電位を供給する第２の供給電圧源（ＶＳＳ）と接続する ことを特徴とする請求項１または２記載の回路装置。 ４．第４のＭＯＳトランジスタ（Ｔ４）が設けられており、このトランジスタが 第２の制御信号（Ｓ２）を与えられた際にメモリ要素の内容を消去することを特 徴とする請求項１ないし３の１つに記載の回路装置。 ５．メモリ要素の出力端が第２のインバータ（１２）の入力端と接続されている ことを特徴とする請求項１ないし４の１つに記載の回路装置。 ６．−第１の回路装置に入力信号が、また第２の回路装置に第３のインバータ（ １３）により反転された入力信号が読入れられ、−両回路装置が第１の制御信号 （Ｓ１）により駆動され、−出力端に出力信号および反転された出力信号が与え られることを特徴とする請求項１ないし５の１つに記載の２つの回路装置を使用 するアドレス一時メモリ。 ７．一方の回路装置の第３のＭＯＳトランジスタ（Ｔ３）のゲート電極がそれぞ れ他方の回路装置のメモリ要素の入力端と接続されていることを特徴とする請求 項３と関連した請求項６記載のアドレス一時メモリ。