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JPH07307091A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPH07307091A
JPH07307091A JP6097511A JP9751194A JPH07307091A JP H07307091 A JPH07307091 A JP H07307091A JP 6097511 A JP6097511 A JP 6097511A JP 9751194 A JP9751194 A JP 9751194A JP H07307091 A JPH07307091 A JP H07307091A
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JP
Japan
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signal
word line
level
potential
node
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Application number
JP6097511A
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English (en)
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JP3667787B2 (ja
Inventor
Shigeki Tomishima
茂樹 冨嶋
Kazutami Arimoto
和民 有本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US08/438,730 priority patent/US5617369A/en
Publication of JPH07307091A publication Critical patent/JPH07307091A/ja
Priority to US08/789,240 priority patent/US5870348A/en
Priority to US09/181,562 priority patent/US6097665A/en
Priority to US09/467,916 priority patent/US6377508B1/en
Application granted granted Critical
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 ワード線および／またはビット線の電位変化
に伴う非選択状態のメモリセルのメモリトランジスタの
チャネルリーク電流を抑制することにより、メモリセル
の電荷保持特性を改善することを目的とする。 【構成】 レベル変換器３１は、ロウデコーダ２０から
の振幅が電源電位Ｖｃｃと接地電位ＧＮＤを有するワー
ド線グループ指定信号の振幅高電圧Ｖｐｐおよび負電位
Ｖｂｂの互いに相補な論理信号ＷＤおよびＺＷＤに変換
する。ＲＸデコーダ３は、ワード線グループのうちの１
本のワード線を特定する振幅Ｖｐｐ−Ｖｂｂの信号を出
力する。各ワード線に対応して設けられたワードドライ
バは、レベル変換回路からの信号ＷＤおよびＺＷＤに従
って対応のワード線ＷＬにワード線特定信号ＲＸまたは
負電位Ｖｂｂを伝達する。ワード線が非選択状態のとき
にはＭＯＳトランジスタＮ２またはＮ３を介して負電位
Ｖｂｂが与えられる。ワード線が選択状態のときにはＭ
ＯＳトランジスタＮ２を介して高電圧Ｖｐｐが与えられ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、情報を電荷の形態で記憶するダイナミック型
半導体記憶装置に関する。より特定的には、この発明は
ダイナミック型半導体記憶装置におけるメモリセルの電
荷保持特性を改善するための構成に関する。具体的に
は、この発明は、ワード線を選択するための回路の構成
に関する。
【０００２】
【従来の技術】図６３は、従来のダイナミック型半導体
記憶装置（ＤＲＡＭと以下称す）の全体の構成を概略的
に示す図である。図６３において、ＤＲＡＭは、行およ
び列のマトリクス状に配列されるメモリセルＭＣを有す
るメモリセルアレイ９００を含む。メモリセルアレイ９
００においては、メモリセルＭＣの各行に対応してワー
ド線ＷＬが配設され、またメモリセルＭＣの各列に対応
して列線（ビット線対）ＢＬ，／ＢＬが配設される。図
６３においては、１本のワード線ＷＬと１つのビット線
対ＢＬ，／ＢＬを代表的に示す。メモリセルＭＣは、ワ
ード線ＷＬとビット線対ＢＬ，／ＢＬの交差部に対応し
て配置される。図６３においては、ビット線ＢＬとワー
ド線ＷＬの交差部に対応して配置されるメモリセルＭＣ
が一例として示される。メモリセルＭＣは、情報を電荷
の形態で格納するためのメモリキャパシタＭＱと、ワー
ド線ＷＬ上の信号電位に応答して導通し、メモリキャパ
シタＭＱをビット線ＢＬ（または／ＢＬ）に接続するメ
モリトランジスタＭＴを含む。
【０００３】ＤＲＡＭは、さらに、外部から与えられる
アドレス信号から内部アドレス信号を生成するアドレス
バッファ９０２と、アドレスバッファ９０２からの内部
ロウアドレス信号をデコードし、メモリセルアレイ９０
０内の対応のワード線を指定するデコード信号を生成す
るロウデコード回路９０４と、ロウデコード回路９０４
からのロウデコード信号に従って対応のワード線上へ選
択状態を示す信号電圧を伝達するワード線ドライブ回路
９０６を含む。ワード線ドライブ回路９０６は、その構
成については後に詳細に説明するが、選択されたワード
線（アドレス信号が指定する行に対応するワード線）上
に動作電源電位Ｖｃｃよりも高い高電圧Ｖｐｐを伝達す
る。
【０００４】ＤＲＡＭは、さらに、ビット線対ＢＬ，／
ＢＬそれぞれに対応して設けられ、対応のビット線対上
の信号電位を差動的に増幅する複数のセンスアンプを含
むセンスアンプ帯９０８と、アドレスバッファ９０２か
らの内部コラムアドレス信号をデコードし、メモリセル
アレイ９００内の対応の列（ビット線対）を指定する列
選択信号を生成するコラムデコーダ９１０と、コラムデ
コーダ９１０からの列選択信号に従ってメモリセルアレ
イ内の対応の列（ビット線対）を内部データ線（内部Ｉ
／Ｏ線）９１３へ接続するＩ／Ｏゲート回路９１２と、
外部データＤＱの入出力を行なうための入出力回路９１
４を含む。Ｉ／Ｏゲート回路９１２は、ビット線対それ
ぞれに対応して設けられる列選択ゲートを含む。入出力
回路９１４は、データ書込時には外部からのデータＤＱ
から内部書込データを生成し、内部データ線９１３へ伝
達する。データ読出時には入出力回路９１４は内部デー
タ線９１３上の内部読出データから外部読出データＤＱ
を生成する。入出力回路９１４は、同じピン端子を介し
てデータの入出力を行なうように示されるが、これは別
々のピン端子を介してデータの入出力を行なってもよ
い。
【０００５】ＤＲＡＭの内部動作のタイミングを決定す
るために、制御信号発生回路９１６が設けられる。制御
信号発生回路９１６は、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥおよびアウトプットイネーブル
信号／ＯＥを受け、様々な内部制御信号を発生する。図
６３においては、制御信号発生回路９１６は、アドレス
バッファ９０２およびロウデコード回路９０４へ内部制
御信号を与える様に示される。ロウアドレスストローブ
信号／ＲＡＳは、活性時にＬレベルとなり、メモリセル
サイクルの開始（ＤＲＡＭへのアクセス開始）を指定す
るとともに、アドレスバッファ９０２およびロウデコー
ド回路９０４におけるアドレス信号のラッチおよびデコ
ード動作を指定する。すなわち、アドレスバッファ９０
２は、ロウアドレスストローブ信号／ＲＡＳがＬレベル
となると、アドレス信号をラッチして内部ロウアドレス
信号を生成してロウデコード回路９０４へ与える。この
ロウアドレスストローブ信号／ＲＡＳは、メモリセルア
レイ９００における行を選択するための回路の動作を制
御する。
【０００６】コラムアドレスストローブ信号／ＣＡＳ
は、列選択に関連する動作のタイミングを決定する。信
号／ＣＡＳがＬレベルとなると、アドレスバッファ９０
２は、外部からのアドレス信号をラッチして内部列アド
レス信号を生成してコラムデコーダ９１０へ与える。コ
ラムデコーダ９１０は、この信号／ＣＡＳのＬレベルに
従って与えられたアドレス信号をデコードする。ライト
イネーブル信号／ＷＥは、活性時にＬレベルとなり、デ
ータ書込動作が指定されたことを示す。アウトプットイ
ネーブル信号／ＯＥは、活性時にＬレベルとなり、選択
されたメモリセルのデータを読出すべきことを指定す
る。次に、１ビットのメモリセルの選択動作について簡
単に説明する。
【０００７】信号／ＲＡＳの立下がりに応答して、制御
信号発生回路９１６の制御の下に、アドレスバッファ９
０２が外部から与えられたアドレス信号を取込んで内部
行アドレス信号を生成する。ロウデコード回路９０４
が、また制御信号発生回路９１６の制御の下にこの与え
られた内部行アドレス信号をデコードし、１本のワード
線ＷＬを指定するワード線指定信号を生成する。ワード
線ドライブ回路９０６は、ロウデコード回路９０４から
のワード線指定信号に従って、アドレス指定されたワー
ド線ＷＬの電位を立上げる。後に詳細に説明するが、ワ
ード線ドライブ回路９０６は、選択ワード線の電位を動
作電源電圧Ｖｃｃよりも高い高電圧Ｖｐｐにまで昇圧す
る。この選択ワード線の電位を昇圧する理由についても
後に詳細に説明する。
【０００８】選択ワード線に接続されるメモリセルＭＣ
に含まれるメモリトランジスタＭＴが導通し、メモリキ
ャパシタＭＱがビット線ＢＬ（または／ＢＬ）に接続さ
れる。それまで、中間電位Ｖｃｃ／２の電位でフローテ
ィング状態にあったビット線ＢＬ（または／ＢＬ）の電
位がメモリキャパシタＭＱの記憶する情報（蓄積電荷）
に従って変化する。センスアンプ帯９０８に含まれるセ
ンスアンプが制御信号発生回路９１６の制御の下に活性
化され、各ビット線対ＢＬ，／ＢＬの電位差を増幅しラ
ッチする。
【０００９】一方、信号／ＣＡＳがＬレベルとなると、
アドレスバッファ９０２が外部からのアドレス信号をラ
ッチし、内部コラムアドレス信号を生成してコラムデコ
ーダ９１０へ与える。コラムデコーダ９１０は、また制
御信号発生回路９１６の制御の下に活性化され、このア
ドレスバッファ９０２からの内部コラムアドレス信号を
デコードし、メモリセルアレイ９００における対応の列
（ビット線対）を指定する列選択信号を発生する。Ｉ／
Ｏゲート回路９１２がこのコラムデコーダ９１０からの
列選択信号に従って対応の列（ビット線対）を選択して
内部データ線９１３にこの選択された列（ビット線対）
を接続する。
【００１０】データの書込および読出は、信号／ＷＥお
よび／ＯＥにより決定される。データ書込時には、信号
／ＷＥがＬレベルとなり、入出力回路９１４が外部から
の書込データＤから内部書込データを生成し、内部デー
タ線９１３およびＩ／Ｏゲート回路９１２を介して選択
列上に内部書込データを伝達する。データ読出時におい
ては信号／ＯＥがＬレベルとなり、入出力回路９１４
は、内部データ線９１３上の内部読出データから外部読
出データＱを生成して出力する。図６４は、ロウデコー
ド回路およびワード線ドライブ回路の構成の一例を示す
図である。図６４においては、１本のワード線ＷＬに関
連する部分の構成のみを示す。
【００１１】図６４において、ロウデコード回路９０４
は、ワード線ＷＬに対応して設けられるロウデコーダ９
２４を含む。ロウデコーダ９２４は、アドレスバッファ
からの所定の組合わせの内部ロウアドレス信号を受ける
ＡＮＤ型デコーダ９２４ａと、ＡＮＤ型デコーダ９２４
ａの出力ＷＤを反転するインバータ９２４ｂを含む。Ａ
ＮＤ型デコーダ９２４ａおよびインバータ９２４ｂの出
力はともにＶｃｃの振幅（Ｈレベルが電源電圧Ｖｃｃレ
ベル、Ｌレベルが接地電位レベル）を有する。ＡＮＤ型
デコーダ９２４ａは、与えられたアドレス信号がすべて
Ｈレベルのときに選択状態となり、Ｈレベルの信号を出
力する。
【００１２】ワード線ドライブ回路９０６は、ワード線
ＷＬ各々に対して設けられるワードドライバ９２６を含
む。ワードドライバ９２６は、対応のロウデコーダ９２
４からのデコード信号ＷＤをノードＡへ伝達するｎチャ
ネルＭＯＳトランジスタＮ１と、ノードＡ上の信号電位
に応答して導通し、導通時に昇圧されたワード線駆動信
号ＲＸをワード線ＷＬへ伝達するｎチャネルＭＯＳトラ
ンジスタＮ２と、対応のロウデコーダ９２４からの反転
デコード信号ＺＷＤに応答して導通して、ワード線ＷＬ
を接地電位レベルに放電するｎチャネルＭＯＳトランジ
スタＮ３を含む。
【００１３】ＲＸ発生回路９３０は、信号／ＲＡＳの立
下がりに応答して活性化され、高圧発生回路９３２が発
生する高電圧Ｖｐｐを所定のタイミングでワード線駆動
信号ＲＸとして出力する。次に動作について説明する。
スタンバイ時、ロウデコーダ９２４は、図１に示す制御
信号発生回路９１６の下にプリチャージ状態にあり、Ａ
ＮＤ型デコーダ９２４ａの出力ＷＤはＬレベル、インバ
ータ９２４ｂから出力される信号ＺＷＤはＨレベルであ
る。この状態においては、ＭＯＳトランジスタＮ２がオ
フ状態、ＭＯＳトランジスタＮ３がオン状態である。ワ
ード線ＷＬはＭＯＳトランジスタＮ３を介して接地電位
レベルに放電されている。
【００１４】信号／ＲＡＳがＬレベルとなると、メモリ
サイクルが始まる。ロウデコーダ９２４が図１に示す制
御信号発生回路９１６からの外部制御信号に従って活性
化され、アドレスバッファから与えられたアドレス信号
をデコードする。ロウデコーダ９２４からの信号ＷＤが
Ｈレベルのとき、ノードＡは電源電位ＶｃｃからＭＯＳ
トランジスタＮ１のしきい値電圧Ｖｔｈ低い電位Ｖｃｃ
−Ｖｔｈの電位レベルに充電される。信号ＺＷＤはＬレ
ベルであり、ＭＯＳトランジスタＮ３はオフ状態にあ
る。
【００１５】ノードＡが充電された後、ＲＸ発生回路９
３０からの昇圧信号ＲＸの電位が立上がりＭＯＳトラン
ジスタＮ２の一方導通端子（ドレイン）に与えられる。
ＭＯＳトランジスタＮ２においては、そのゲートとドレ
インとの容量結合により、ノードＡの電位が上昇し（セ
ルフブースト動作）、ＭＯＳトランジスタＮ２のゲート
電位が上昇する。これにより、ワード線ＷＬへは、ＭＯ
Ｓトランジスタを介して昇圧信号ＲＸが伝達され、ワー
ド線ＷＬの電位が電源電位Ｖｃｃよりも高い高電圧Ｖｐ
ｐレベルにまで昇圧される。ロウデコーダ９２４からの
信号ＷＤがＬレベルの場合には、ＲＸ発生回路９３０か
らのワード線駆動信号ＲＸが立上がっても、ノードＡの
電位は立上がらず、ＭＯＳトランジスタＮ２はオフ状態
を維持する。このときには、信号ＺＷＤがＨレベルであ
り、ＭＯＳトランジスタＮ３がオン状態となり、ワード
線ＷＬの電位が接地電位レベルとなる。
【００１６】ノードＡの電位がＬレベルのとき、信号Ｒ
Ｘが立上がってもノードＡの電位がＬレベルを維持する
のは以下の理由による。ノードＡがＶｃｃ−Ｖｔｈの電
位レベルに充電されたとき（信号ＷＤがＶｃｃレベルの
Ｈレベルのとき）、ＭＯＳトランジスタＮ１はほぼオフ
状態となり（そのゲート−ソース間電位差はしきい値電
圧Ｖｔｈ）、信号ＲＸが立上がり、容量結合によりノー
ドＡの電位が上昇するとＭＯＳトランジスタＮ１は完全
にオフ状態となり、ノードＡの電荷が閉込められる。す
なわちノードＡはフローティング状態とされるため、そ
の電位はＶｃｃ＋Ｖｔｈ以上に昇圧される。一方、信号
ＷＤがＬレベルのとき、ノードＡもＬレベルであり、Ｍ
ＯＳトランジスタＮ１はオン状態である。したがって、
信号ＲＸが立上がってもノードＡはフローティング状態
とはならず、ノードＡの電位は上昇せずにＬレベルを維
持する。すなわちＭＯＳトランジスタＮ１は、ノードＡ
の電位が上昇したときにノードＡとロウデコーダ９２４
の出力部（ＡＮＤ型デコーダ９２４ａの出力部）を切離
すデカップリングトランジスタの機能を備える。
【００１７】ワード線駆動信号ＲＸを動作電源電位Ｖｃ
ｃ以上に昇圧するのは以下の理由による。選択ワード線
の電位を高電圧Ｖｐｐにまで上昇させる方が電源電位Ｖ
ｃｃにまで上昇させる場合に比べてその電位上昇速度が
速くなる。したがって、メモリセルの記憶情報（メモリ
キャパシタの蓄積電荷）のビット線（ＢＬまたは／Ｂ
Ｌ）への読出タイミングを速くすることができる。ま
た、メモリキャパシタの蓄積電荷量Ｑは、Ｑ＝Ｃ・（Ｖ
−Ｖｃｐ）で表わされる。ここで、Ｖはメモリキャパシ
タの一方電極（メモリトランジスタに接続されるストレ
ージノード）の電位を示し、Ｖｃｐはメモリキャパシタ
の他方電極（セルプレート）の電位を示し、Ｃはメモリ
キャパシタの静電容量を示す。パラメータＣおよびＶｃ
ｐは、一定である。したがって、メモリキャパシタの蓄
積電荷量Ｑを多くするためには、メモリキャパシタの一
方電極の電位Ｖをできるだけ高くするのが好ましい。メ
モリキャパシタの一方電極は図６３に示すように、メモ
リトランジスタＭＴを介してビット線（ＢＬまたは／Ｂ
Ｌ）に接続される。ワード線ＷＬの電位を高電圧Ｖｐｐ
とすることにより、メモリトランジスタＭＴのしきい値
電圧の損失を伴うことなくビット線（ＢＬまたは／Ｂ
Ｌ）の電源電位Ｖｃｃレベルの電圧をメモリキャパシタ
ＭＱの一方電極へ伝達することができる。これにより、
メモリキャパシタＭＱにおける蓄積電荷量を確保する。
【００１８】また、通常、セルプレートの電位Ｖｃｐは
中間電位Ｖｃｃ／２に設定される。メモリキャパシタの
一方電極に伝達されるＨレベルの電位が電源電位Ｖｃｃ
レベル、Ｌレベルが接地電位レベルである。ビット線Ｂ
Ｌおよび／ＢＬの基準電位（プリチャージ電位）は中間
電位Ｖｃｃ／２である。メモリキャパシタのハイレベル
として電源電位Ｖｃｃレベルの電位を伝達することによ
り、メモリキャパシタからのＨレベルおよびＬレベルの
データ読出時におけるビット線（ＢＬまたは／ＢＬ）の
電位変化量を等しくし、センス動作の安定化（センスマ
ージンの拡大等）を図る。
【００１９】図６５は、従来のワード線選択回路の他の
構成を示す図である。図６５に示す構成においては、ワ
ードドライバ自身がデコード機能を有する。図６５にお
いて、ロウデコード回路９０４は、アドレスバッファか
らの内部アドレス信号をプリデコードしてロウプリデコ
ード信号ＡＸを発生するロウプリデコーダ９４０と、ア
ドレスバッファからの独自の内部アドレス信号をプリデ
コードし、ワード線駆動信号ＲＸａ（図６５においては
ＲＸ０〜ＲＸ３）を発生するＲＸデコーダ９４６と、ロ
ウプリデコーダ９４０からのプリデコード信号をデコー
ドし、複数のワード線を含むワード線グループを指定す
る信号ＷＤおよびＺＷＤを発生するロウデコーダ９４２
を含む。
【００２０】ロウプリデコーダ９４０は、所定数（図６
５においては４本）のワード線を含むワード線グループ
を指定するためのプリデコード信号を発生する（図６５
においては代表的にプリデコード信号ＡＸ０、ＡＸ１お
よびＡＸ２を示す）。ロウデコーダ９４２は、ワード線
グループに対応して設けられ、対応のワード線グループ
に含まれるワード線を同時に指定するデコード信号を発
生する。ロウデコーダ９４２は、ロウプリデコーダ９４
０の出力するプリデコード信号を受けるＡＮＤ型デコー
ダ９４３と、ＡＮＤ型デコーダ９４３の出力を反転する
インバータ９４５を含む。ＡＮＤ型デコーダ９４３およ
びインバータ９４５は高電圧Ｖｐｐを動作電源電圧とし
て動作し、ロウプリデコーダ９４０から与えられる電源
電圧Ｖｃｃレベルの振幅を有するプリデコード信号をデ
コードして、そのハイレベルの信号電位を高電圧Ｖｐｐ
レベルに変換する。接地電位レベルの信号はレベル変換
されず、接地電位レベルの信号として出力される。
【００２１】ＲＸデコーダ９４６は、アドレスバッファ
からの内部アドレス信号をプリデコードするＸプリデコ
ーダ９４７と、Ｘプリデコーダ９４７の出力のＨレベル
を高電圧Ｖｐｐレベルに変換してワード線駆動信号ＲＸ
０〜ＲＸ３を発生するレベル変換回路９４９を含む。レ
ベル変換回路９４９からのワード線駆動信号ＲＸ０〜Ｒ
Ｘ３のうちの１つがＨレベルとされ、残りの３つのワー
ド線駆動信号はＬレベル（接地電位レベル）とされる。
ワード線ドライブ回路９０６においては、１つのロウデ
コーダ９４２に対し複数（図６５においては４つ）のワ
ードドライバ９５０ａ〜９５０ｄが設けられる。ワード
ドライバ９５０ａ〜９５０ｄは、それぞれ、ＲＸデコー
ダ９４６からのワード線駆動信号ＲＸ０〜ＲＸ３を受け
る。ワードドライバ９５０ａ〜９５０ｄの各々は同じ構
成を備え、ロウデコーダ９４２からのデコード信号ＷＤ
を内部ノードＢへ伝達するｎチャネルＭＯＳトランジス
タＮ４と、ノードＢ上の信号電位に応答してワード線駆
動信号ＲＸｉ（ｉ＝０〜３）を対応のワード線ＷＬｉ上
へ伝達するｎチャネルＭＯＳトランジスタＮ５と、ロウ
デコーダ９４２からのデコード信号ＺＷＤに応答してワ
ード線ＷＬｉを接地電位に放電するｎチャネルＭＯＳト
ランジスタＮ６を含む。ＭＯＳトランジスタＮ４のゲー
トへは高電圧Ｖｐｐが与えられる。次に動作について簡
単に説明する。
【００２２】ロウデコーダ９４２の出力する信号ＷＤお
よびＺＷＤは、スタンバイ時および非選択時（ロウプリ
デコーダ９４０の出力ＡＸ０、ＡＸ１およびＡＸ２の少
なくとも１つがＬレベル）のとき、それぞれＬレベルお
よびＨレベルとなる。この状態においては、ノードＢの
電位がＬレベルであり、ＭＯＳトランジスタＮ５がオフ
状態、ＭＯＳトランジスタＮ６がオン状態となり、ワー
ド線ＷＬ０〜ＷＬ３はすべて接地電位レベルに保持され
る。動作時、ロウプリデコーダ９４０の出力ＡＸ０、Ａ
Ｘ１およびＡＸ２がすべてＨレベルのとき、ロウデコー
ダ９４２の出力ＷＤおよびＺＷＤが、それぞれ、Ｈレベ
ルおよびＬレベルとなる。ＭＯＳトランジスタＮ６がオ
フ状態となり、ＭＯＳトランジスタＮ５がオン状態とな
る。ノードＢの電位はＶｐｐ−Ｖｔｈレベルとなる。Ｖ
ｔｈはＭＯＳトランジスタＮ４のしきい値電圧である。
信号ＷＤは高電圧Ｖｐｐレベルであり、ＭＯＳトランジ
スタＮ４はほぼオフ状態になる。この状態であ、ＲＸデ
コーダ９４６からのワード線駆動信号ＲＸ０〜ＲＸ３の
１つが高電圧ＶｐｐレベルのＨレベルに立上がる。
【００２３】今、ワード線駆動信号ＲＸ０が高電圧Ｖｐ
ｐレベル、残りのワード線駆動信号ＲＸ１〜ＲＸ３が接
地電位レベルのＬレベルとする。ワードドライバ９５０
ａにおいて、ノードＢの電位がＭＯＳトランジスタＮ５
のセルフブースト効果により上昇し、Ｖｐｐ＋Ｖｔｈ以
上の電位レベルに上昇する。ここでＶｔｈはＭＯＳトラ
ンジスタＮ５のしきい値電圧である。これにより、ＭＯ
ＳトランジスタＮ５は、高電圧Ｖｐｐレベルのワード線
駆動信号ＲＸ０をしきい値電圧の損失を伴うことなくワ
ード線ＷＬ０上へ伝達する。ワードドライバ９５０ｂ〜
９５０ｄにおいては、ワード線駆動信号ＲＸ１〜ＲＸ３
が接地電位レベルのＬレベルであり、ＭＯＳトランジス
タＮ５を介してワード線ＷＬ１〜ＷＬ３へ接地電位レベ
ルのＬレベルの信号が伝達される。
【００２４】図６６は、従来のワード線ドライバ回路の
さらに他の構成を示す図である。図６６においては、１
つのワード線に対して設けられるワードドライバの構成
を示す。図６６において、ワードドライバは、ワード線
ＷＬをデコード信号ＺＷＤに応答して高電圧Ｖｐｐレベ
ルに昇圧するｐチャネルＭＯＳトランジスタＰ１と、デ
コード信号ＺＷＤに応答してワード線ＷＬを接地電位レ
ベルに放電するｎチャネルＭＯＳトランジスタＮ１を含
む。図示しないデコードステージから与えられるデコー
ド信号ＺＷＤはＨレベルが高電圧Ｖｐｐレベルであり、
Ｌレベルが接地電位レベルである。このデコード信号Ｚ
ＷＤは１つのワード線のみを指定する。ｐチャネルＭＯ
ＳトランジスタＰ１はその一方導通端子（ソース）に高
電圧Ｖｐｐを受け、そのゲートにデコード信号ＺＷＤを
受け、その他方導通端子（ドレイン）がワード線ＷＬに
接続される。ｎチャネルＭＯＳトランジスタＮ１は、そ
の一方導通端子（ソース）は接地電位を受けるように接
続され、そのゲートにデコード信号ＺＷＤを受け、その
他方導通端子（ドレイン）がワード線ＷＬに接続され
る。この図６６に示すワードドライバは、高電圧Ｖｐｐ
と接地電位の間で動作するＣＭＯＳインバータ回路の構
成を備える。次に動作について簡単にする。スタンバイ
時および非選択時においては、信号ＺＷＤが高電圧Ｖｐ
ｐレベルである。ＭＯＳトランジスタＰ１がオフ状態、
ＭＯＳトランジスタＮ１はオン状態となり、ワード線Ｗ
Ｌは接地電位レベルに放電されている。信号ＺＷＤが接
地電位レベルのＬレベルとなると、ＭＯＳトランジスタ
Ｎ１がオフ状態となり、ＭＯＳトランジスタＰ１がオン
状態となり、ワード線ＷＬには高電圧Ｖｐｐが伝達され
る。
【００２５】
【発明が解決しようとする課題】図６７に、メモリセル
アレイ部の詳細構成を示す。図６７においては、２行２
列に配列されたメモリセルＭＣ００、ＭＣ０１、ＭＣ１
０、およびＭＣ１１を示す。ワード線ＷＬ０にメモリセ
ルＭＣ００およびＭＣ１０が接続され、ワード線ＷＬ１
にメモリセルＭＣ０１およびＭＣ１１が接続される。ビ
ット線対ＢＬ０および／ＢＬ０にはメモリセルＭＣ００
およびＭＣ０１が接続され、ビット線対ＢＬ１および／
ＢＬ１にメモリセルＭＣ１０およびＭＣ１１が接続され
る。
【００２６】ビット線対ＢＬ０、および／ＢＬ０にはプ
リチャージ／イコライズ回路ＰＥ０およびセンスアンプ
ＳＡ０が設けられ、ビット線対ＢＬ１および／ＢＬ１に
はプリチャージ／イコライズ回路ＰＥ１およびセンスア
ンプＳＡ１が設けられる。プリチャージ／イコライズ回
路ＰＥ０およびＰＥ１の各々は、ビット線イコライズ信
号ＢＥＱに応答して導通し、対応のビット線／ＢＬおよ
びＢＬへ所定の中間電位ＶＢＬを伝達するｎチャネルＭ
ＯＳトランジスタＴ２およびＴ３と、イコライズ信号Ｂ
ＥＱに応答して導通し、ビット線ＢＬ０（ＢＬ１）およ
び／ＢＬ０（／ＢＬ１）を電気的に短絡するｎチャネル
ＭＯＳトランジスタＴ１を含む。通常、ＶＢＬ＝Ｖｃｐ
＝Ｖｃｃ／２である。
【００２７】ビット線イコライズ信号ＢＥＱは、信号／
ＲＡＳが非活性状態の“Ｈ”のときに活性状態となり、
対応のビット線ＢＬ０（ＢＬ１）および／ＢＬ０（／Ｂ
Ｌ１）を中間電位ＶＢＬ（＝Ｖｃｃ／２）にプリチャー
ジしかつイコライズする。信号／ＲＡＳがＬレベルの活
性状態となるとビット線イコライズ信号ＢＥＱがＬレベ
ルの非活性状態となり、トランジスタＴ１、Ｔ２および
Ｔ３がオフ状態とされ、ビット線ＢＬ０（ＢＬ１）、お
よび／ＢＬ０（／ＢＬ１）は中間電位のフローティング
状態とされる。たとえばワード線ＷＬ０が選択され、そ
の電位が上昇したとき、メモリセルＭＣ００およびＭＣ
１０においてメモリトランジスタＭＴがオン状態とな
り、ビット線ＢＬ０およびＢＬ１の電位がプリチャージ
電位ＶＢＬからメモリセルＭＣ００およびＭＣ１０の記
憶する情報に従って変化する。ビット線／ＢＬ０および
／ＢＬ１はプリチャージ電位を保持する。センスアンプ
ＳＡ０およびＳＡ１がこの後活性化され、ビット線ＢＬ
０および／ＢＬ０ならびにＢＬ１および／ＢＬ１の電位
差をそれぞれ増幅する。
【００２８】ＤＲＡＭにおいてはメモリキャパシタＭＱ
に電荷の形態で情報が格納される。キャパシタからの電
荷のリークにより蓄積電荷が減少する。このメモリセル
キャパシタの蓄積電荷のリークについて以下に考察す
る。図６８に示すようにメモリセルＭＣにＨレベルのデ
ータ（電位Ｖｃｃレベルの信号）が書込まれた状態を考
える。データ書込完了後、ワード線ＷＬは非選択状態の
接地電位レベル（０Ｖ）となる。スタンバイ時において
は、図６７に示すプリチャージ／イコライズ回路によ
り、ビット線ＢＬの電位は中間電位Ｖｃｃ／２である。
メモリキャパシタＭＱにおいてはストレージノードＳＮ
の電位がＶｃｃ、セルプレートＳＰの電位がＶｃｐであ
る。この状態においては、メモリトランジスタＭＴのゲ
ートの電位はそのソース（ビット線ＢＬに接続される導
通端子）の電位よりも十分低い。したがってノイズなど
の影響により、ワード線ＷＬの電位が少し変動しても、
メモリトランジスタＭＴは確実にオフ状態にあり、メモ
リキャパシタＭＱからビット線ＢＬへ電荷が流出（ビッ
ト線ＢＬからメモリキャパシタＭＱへの電子の流入）は
生じない。
【００２９】今、図６９に示すように、メモリセルＭＣ
１がＨレベルのデータを記憶しており、ワード線ＷＬ０
にメモリトランジスタＭＴ１が接続されている状態を考
える。ワード線ＷＬ１にはメモリセルＭＣ２が接続され
ており、Ｌレベルのデータを記憶している。メモリトラ
ンジスタＭＴ１およびＭＴ２はビット線ＢＬに接続され
る。ワード線ＷＬ１が選択され、その電位が上昇したと
きメモリセルＭＣ２の保持データがビット線ＢＬに伝達
される。この後センスアンプが動作し、ビット線ＢＬの
電位は接地電位（０Ｖ）にまで放電される。この状態に
おいて、メモリセルＭＣ１のゲートとソースは同電位と
なる。したがって、この状態においてはワード線ＷＬ０
の電位がワード線ＷＬ１との容量結合により上昇するか
またはワード線ＷＬ１の電位の立下がり時にワード線Ｗ
Ｌ１とビット線ＢＬとの容量結合によりビット線ＢＬの
電位が負方向に少し低下した場合、メモリセルＭＣ１に
おいてはメモリキャパシタＭＱ１の保持電荷がビット線
ＢＬへ流出する。このようなワード線またはビット線の
電位変化によるメモリトランジスタのチャネルを介して
のメモリキャパシタの蓄積電荷のリークによる電荷保持
特性の変化を「ディスターブリフレッシュ」と称す。
【００３０】今、図７０に示すように、スタンバイ時に
おいてメモリキャパシタＭＱにＬレベルのデータが格納
されている状態を考える。ＭＯＳトランジスタのソース
は２つの導通端子のうち電位の低い導通端子である。し
たがって図７０に示す場合、ソースはストレージノード
ＳＮに接続される導通端子となる。この場合において
も、ワード線ＷＬの電位がノイズの影響を受けて上昇し
た場合、メモリキャパシタＭＱに電荷が流入する。この
場合には、メモリキャパシタにおける電子のリークによ
る記憶情報の破壊の問題が生じる。したがって図７０に
示すような場合においても「ディスターブリフレッシ
ュ」に弱いという問題が生じる。
【００３１】図７１に、ＭＯＳトランジスタのサブスレ
ッショルド特性の一例を示す。図７１においては、ドレ
イン−ソース間電圧ＶGSが０．１Ｖのときのゲート−ソ
ース間電圧ＶGSとドレイン電流ＩD の関係が示される。
しきい値電圧よりもゲート電圧ＶGSが小さくなるときに
は、ドレイン電流ＩD が指数関数的に減少する。しかし
ながら、ゲートとソースの電位が等しくなったときにお
いても極めて微小な電流が流れる。メモリキャパシタＭ
Ｑの静電容量が比較的大きい場合には、リフレッシュ周
期に対しこのようなリークはそれほど大きな影響を及ぼ
さない。しかしながら、近年のＤＲＡＭの高集積化に伴
ってメモリキャパシタの容量が極めて小さくされると、
蓄積電荷量が小さくなり、このようなリーク電流がその
リフレッシュ間隔に大きな影響を及ぼすようになる。
【００３２】このようなチャネルリークによる電荷の流
出を防止する方策として、チャネル領域の不純物濃度を
十分高くしてメモリトランジスタＭＴのしきい値電圧Ｖ
ｔｈを高くすることが考えられる。チャネルリークの原
因となるサブスレッショルド電流は、チャネル領域にお
ける弱反転領域におけるドレイン電流であり、しきい値
電圧を上げることにより、この弱反転領域の形成を抑制
する。しかしながら、このようにメモリトランジスタＭ
Ｔのしきい値電圧Ｖｔｈを上昇させた場合、メモリキャ
パシタＭＱに電源電位Ｖｃｃレベルの信号電位（Ｈレベ
ルデータ）を書込むためには、ワード線ＷＬへ与えられ
る高電圧Ｖｐｐの電圧をさらに上昇させる必要がある。
高電圧Ｖｐｐを高くした場合、高電圧Ｖｐｐを発生する
回路の負荷が増加し、安定に高電圧Ｖｐｐを供給するこ
とができなくなるかまたは回路規模を大きくする必要が
ある。また消費電流も増加する。なぜならば、高電圧発
生回路は、通常、キャパシタのチャージポンプ動作を利
用して電源電位Ｖｃｃから高電圧Ｖｐｐを生成してい
る。電源電位Ｖｃｃから高電圧Ｖｐｐへの変換効率は５
０％以下である。高電圧Ｖｐｐを利用する回路の消費電
流がたとえば１ｍＷ増加し、変換効率が５０％とする
と、電源電位Ｖｃｃの消費電力が２ｍＷ増加することに
なる。加えて、高電圧Ｖｐｐを高くした場合、ワード線
に高電圧が印加され、ワード線の耐圧特性上の信頼性の
問題が生じるとともに、高電圧Ｖｐｐが印加されるトラ
ンジスタ（ワードドライバにおけるＭＯＳトランジスタ
およびメモリトランジスタ）の信頼性の問題が発生す
る。特にワードドライバ部分においては、ＭＯＳトラン
ジスタのドレイン−ソース間に高電圧Ｖｐｐが印加され
るため、素子の信頼性の問題が生じる。
【００３３】また、リフレッシュ特性（メモリセルの電
荷保持特性）の劣化を補償するためにリフレッシュ周期
を短くすると、リフレッシュ時においては、単にメモリ
セルのデータの読出および再書込が行なわれるだけであ
り、外部アクセスが禁止されるため、外部装置はＤＲＡ
Ｍへそのリフレッシュ期間中アクセスすることができ
ず、ＤＲＡＭの利用効率が低下し、このＤＲＡＭを用い
る処理システムの性能が劣化する。それゆえ、この発明
の目的は、構成要素の信頼性を損うことなくリフレッシ
ュ特性が改善された半導体記憶装置を提供することであ
る。
【００３４】この発明の他の目的は、低消費電流かつリ
フレッシュ特性が改善された半導体記憶装置を提供する
ことである。この発明のさらに他の目的はリフレッシュ
特性を改善することのできるワード線選択／駆動回路を
有する半導体記憶装置を提供することである。
【００３５】
【課題を解決するための手段】この発明は要約すれば、
非選択ワード線の電位をメモリセルの基板領域に印加さ
れるバイアス電圧と同じ極性の電圧に保持するように構
成したものである。非選択ワード線はスタンバイサイク
ル時およびアクティブサイクル時の両サイクルにおいて
非選択状態とされるワード線を意味する。メモリトラン
ジスタがｎチャネルＭＯＳトランジスタを含むとき、非
選択ワード線には接地電位より低い負電位が印加され
る。
【００３６】請求項１に係る半導体記憶装置は、行およ
び列のマトリクス状に配列されかつ各々が基板領域に形
成される複数のメモリセルを有するメモリセルアレイを
含む。このメモリセルの基板領域には第１の極性のバイ
アス電圧が印加される。請求項１の半導体記憶装置は、
さらに、各行に対応して設けられ、各々に対応の行のメ
モリセルが接続される複数のワード線と、これら複数の
ワード線の各々に対応して設けられ、各々が、対応のワ
ード線がアドレス信号により指定されたとき第１の極性
と異なる極性の電圧信号を対応のワード線上へ伝達する
ための第１のドライブ素子と、このアドレス信号が対応
のワード線とは別のワード線を指定するとき、該対応の
ワード線上へ第１の極性の電圧信号を伝達する第２のド
ライブ素子とを含む複数のワード線ドライブ手段を含
む。
【００３７】請求項２に係る半導体記憶装置は、行およ
び列のマトリクス状に配列されかつ各々が第１の極性の
バイアス電位が印加される基板領域に形成される複数の
メモリセルを有するメモリセルアレイと、各行に対応し
て配置され、各々に対応の行のメモリセルが接続される
複数のワード線と、アドレス信号に従って複数のワード
線のうち少なくとも１本のワード線を指定するワード線
指定信号を発生するワード線指定信号発生手段と、複数
のワード線各々に対応して設けられ、各々が第１のノー
ドと第２のノードとを有しかつ対応のワード線がワード
線指定信号により指定されたときこの第１のノードに印
加された電圧信号を対応のワード線上へ伝達するための
第１のドライブ素子と、それ以外のときに該対応のワー
ド線上へ第２のノードへ印加された第１の極性の電圧信
号を伝達する第２のドライブ素子とを有する複数のワー
ド線ドライブ手段とを備える。
【００３８】請求項３の半導体記憶装置は、請求項１ま
たは２記載の半導体記憶装置において、第２のドライブ
素子が伝達する第１の極性の電圧信号の電圧レベルはバ
イアス電圧の電圧レベルとは異なる。請求項４に係る半
導体記憶装置においては、請求項１ないし３のいずれか
に記載の半導体記憶装置においてさらに特定動作モード
指示信号に応答して、第２のドライブ素子が伝達する第
１の極性の電圧信号をその極性を変更することなく電圧
レベルを変更する手段を備える。
【００３９】請求項５に係る半導体記憶装置において
は、請求項１ないし４のいずれかに記載の半導体記憶装
置においてメモリアレイは複数のメモリブロックに分割
されるとともに、さらにアドレス信号に含まれるメモリ
ブロック指定信号に従ってこのブロック指定信号が指定
するメモリブロックに対して設けられたワード線ドライ
ブ手段に含まれる第２のドライブ素子が伝達する第１の
極性の電圧信号をその極性を変更することなく電圧レベ
ルを変更する手段をさらに備える。請求項６に係る半導
体記憶装置は、行および列のマトリクス状に配列される
複数のメモリセルと、各行に対応して設けられ、各々に
対応の行のメモリセルが接続される複数の行線と、各列
に対応して設けられ、各々に対応の列のメモリセルが接
続される複数の列線と、メモリサイクル開始指示信号の
不活性化時、行線の各々を第１の極性の所定電位に保持
するための行電位設定手段と、このメモリサイクル開始
指示信号の不活性化時に複数の列線の各々を第１の極性
と逆の第２の極性の電圧レベルに設定するための列電位
設定手段とを備える。行電位設定手段は、メモリサイク
ル開始指示信号の活性化時、与えられたアドレス信号を
デコードし、そのデコード結果に従ってアドレス信号か
指定する行線へ第２の極性の電圧を伝達しかつ残りのワ
ード線を第１の極性の電圧レベルに保持する手段を含
む。
【００４０】請求項７に係る半導体記憶装置は、行およ
び列のマトリクス状に配列される複数のメモリセルと、
各行に対応して配置され、各々に対応の行のメモリセル
が接続される複数のワード線と、第１の極性の電圧を発
生する電圧発生手段と、第１のアドレス信号をデコード
し、複数のワード線のうちの所定数のワード線を指定す
るワード線グループ指定信号を発生する第１のデコード
手段と、第２のアドレス信号をデコードして、所定数の
ワード線のうちの１つのワード線を特定するための第１
の極性電圧と第２の極性電圧の振幅を有するワード線特
定信号を発生する第２のデコード手段と、複数のワード
線の各々に対応して設けられ、かつ所定数のワード線ご
とにグループ化され、かつさらに各々が第２のデコード
手段の出力を受ける第１のノードと、電圧発生手段の発
生する電圧を受ける第２のノードと、対応のワード線グ
ループ指定信号を受ける第３のノードと、この第３のノ
ードへ与えられたワード線グループ指定信号が活性状態
のとき第１のノードに与えられた信号を対応のワード線
上へ伝達する第１のドライブ素子と、第３のノードへ印
加された指定信号が非活性状態のとき第２のノードに与
えられた第１の極性の電圧を対応のワード線上へ伝達す
る第２のドライブ素子とを有する複数のワード線ドライ
ブ手段とを備える。
【００４１】請求項８に係る半導体記憶装置は、行およ
び列のマトリクス状に配列される複数のメモリセルと、
各行に対応して配置され、各々に対応の行のメモリセル
が接続される複数のワード線と、これら複数のワード線
各々に対応する出力ノードを有し、与えられたアドレス
信号をデコードし、これら複数の出力ノードのうちの対
応の出力ノードに活性状態のワード線選択信号を発生す
るデコード手段と、複数のワード線の各々に対応して設
けられ、かつ各々が第１の極性の電圧を受ける第２のノ
ードと、第１の極性と符号の異なる第２の極性の電圧を
受ける第１のノードと、デコード手段の対応の出力ノー
ドから伝達されるワード線選択信号の活性化時、第１の
ノードに与えられた電圧を対応のワード線上へ伝達する
第１のドライブ素子と、該対応のワード線選択信号の非
活性化時第２のノードへ与えられた電圧を対応のワード
線上へ伝達する第２のドライブ素子とを含む複数のワー
ド線ドライブ手段とを備える。
【００４２】請求項９に係る半導体記憶装置は、行およ
び列のマトリクス状に配列される複数のメモリセルと、
各行に対応して設けられ、各々に対応の行のメモリセル
が接続される複数のワード線と、アドレス信号に従って
これら複数のワード線のうちの対応のワード線を特定す
るワード線特定信号を発生するワード線特定手段と、ワ
ード線特定信号が特定するワード線に第１の電圧を伝達
しかつ残りのワード線に第１の電圧と符号が異なる第２
の電圧を伝達する手段とを備える。第１および第２の電
圧の一方が正の電圧のとき他方は負の電圧である。この
請求項９に係る半導体記憶装置はさらに、特定動作モー
ド指示信号に応答してこの第２の電圧のレベルを変更す
る電圧変更手段をさらに備える。
【００４３】請求項１０に係る半導体記憶装置は、各々
が行および列のマトリクス状に配列される複数のメモリ
セルを有する複数のメモリブロックと、複数のメモリブ
ロック各々において各行に対応して設けられ、各々に対
応の行のメモリセルが接続される複数のワード線と、ア
ドレス信号に従ってこれら複数のワード線から対応のワ
ード線を特定するワード線特定信号を発生するワード線
選択手段を含む。このワード線選択手段はアドレス信号
に含まれるブロック指定信号に従って複数のメモリブロ
ックから対応のメモリブロックを指定するメモリブロッ
ク特定信号を発生する手段を含む。
【００４４】請求項１０に係る半導体記憶装置は、ワー
ド線特定信号が特定するワード線へ第１の電圧を伝達し
かつ残りのワード線へ第１の電圧と符号が異なる第２の
電圧を伝達するワード線駆動手段と、メモリブロック指
定信号に応答して、このブロック指定信号が指定するメ
モリブロックのワード線へ与えられる第２の電圧の電圧
レベルを変更する電圧変更手段を備える。請求項１１に
係る半導体記憶装置は、行および列のマトリクス状に配
列され、かつ各々が第１の極性のバイアス電圧が印加さ
れる基板領域に形成される複数のメモリセルと、各行に
対応して設けられ、各々に対応の行のメモリセルが接続
される複数のワード線と、バイアス電圧と異なる第１の
極性の電圧を発生する電圧発生手段と、メモリサイクル
開始指示信号に応答して活性化され、アドレス信号をデ
コードし、このデコード結果に従ってアドレス指定され
たワード線へ第１の極性と符号の異なる第２の極性の電
圧を伝達しかつ残りのワード線へは電圧発生手段が発生
する電圧を伝達するワード線選択手段と含む。このワー
ド線選択手段はメモリサイクル開始指示信号の非活性化
時には電圧発生手段が発生する電圧を各ワード線へ伝達
する手段を含む。
【００４５】
【作用】請求項１の半導体記憶装置においては、アドレ
ス信号が指定するワード線上へは第２の極性の電圧が伝
達され、それ以外のワード線へは第１の極性の電圧が印
加される。第１の極性の電圧は第２の極性の電圧とは極
性が異なっている。したがって、メモリセルトランジス
タ（メモリトランジスタ）のゲートとソースの電位を確
実に異ならすことができ、メモリトランジスタを確実に
オフ状態としてチャネルリークによる電荷の移動を防止
することができ、メモリセルの電荷保持特性すなわちリ
フレッシュ特性を改善することができる。
【００４６】請求項２の半導体記憶装置においては、ワ
ード線指定信号が指定するワード線上へは対応のワード
線ドライブ手段に含まれる第１のドライブ素子により第
２の極性の電圧が伝達され、それ以外のワード線上へは
第１の極性の電圧がワード線ドライブ手段に含まれる第
２のドライブ素子を介して伝達される。非選択メモリセ
ルすなわちワード線指定信号が指定するワード線以外の
ワード線に接続されるメモリセルにおいてはメモリトラ
ンジスタのソースとゲートの電位が異なっており、メモ
リトランジスタは確実にオフとなり、チャネルリークに
よる電荷の流出を防止することができる。
【００４７】請求項３に半導体記憶装置においては、メ
モリセル形成領域の基板領域に印加されるバイアス電圧
とワード線ドライブ手段が印加される第１の極性の電圧
とは電圧レベルが異なっている。すなわち基板バイアス
電圧とワード線上へ伝達される第１の極性の電圧レベル
とは別々に電圧レベルを設定することができ、メモリセ
ルの電荷保持特性の加速試験を容易に実現することがで
きる。請求項４の半導体記憶装置においては特定動作モ
ード指示信号に従って第１の極性の電圧のレベルが変更
され、メモリセルの電荷保持特性すなわちリフレッシュ
特性の加速試験等を容易に行なうことができる。また特
定動作モードがテストモード指示信号と異なる場合には
消費電流の低減も実現することができる。
【００４８】請求項５の半導体記憶装置においては、選
択メモリブロックすなわちアドレス信号が指定するワー
ド線を含むメモリブロックに対する第２の極性の電圧の
レベルが変更される。必要とされる第１極性の電圧レベ
ルは選択メモリブロックのみへ与えられ、このメモリブ
ロックへは必要とされる電圧レベルの第１の極性の電圧
を印加するだけでよく、第１の極性の電圧発生部の負荷
を低減することができ、応じて消費電流を低減すること
ができる。請求項６の半導体記憶装置においては、メモ
リサイクル開始指示信号の不活性化時すなわちスタンバ
イ時に行線へ第１の極性の電圧を印加する行電位設定手
段は、メモリサイクル開始指示信号の活性化時には与え
られたアドレス信号をデコードしこのデコード結果に従
ってアドレス信号が指定するワード線へ第２の極性の電
圧を伝達しかつ残りのワード線へは第１の極性の電圧を
伝達する。これにより、動作時（アクティブサイクル
時）およびスタンバイ時いずれにおいてもメモリセルの
トランジスタのソースおよびゲートの電位を異ならせる
ことができ、確実にメモリトランジスタをオフ状態とし
てチャネルリークによる電荷の移動を防止することがで
きる。
【００４９】請求項７の半導体記憶装置においては、第
１のデコード手段が所定数のワード線を指定し、第２の
デコード手段が所定数のワード線のうちの一方のワード
線を指定する。ワード線ドライブ手段が第１のデコード
手段の出力が活性状態のときには第２のデコード手段の
出力を対応のワード線へ伝達するとともに第１のデコー
ド手段の出力が非活性状態のとき対応のワード線へ第２
のノードに印加された電圧を伝達する。活性化された第
２のデコード手段の出力は第１の極性の電圧レベルおよ
び第２の極性の電圧レベルの信号を有する。したがっ
て、プリデコード方式の半導体記憶装置においても非選
択メモリセル（指定されたワード線と異なるワード線に
接続されるメモリセル）のトランジスタを確実にオフ状
態とすることができ、チャネルリークによる電荷の移動
を確実に抑制することができる。
【００５０】請求項８の半導体記憶装置においては、ア
ドレス信号がデコード手段によりデコードされ、ドライ
ブ手段がこのデコード手段の出力に従ってアドレス指定
されたワード線へ第２の極性の電圧を印加し残りのワー
ド線へは第１の極性の電圧を印加する。したがってアド
レス指定されたワード線以外のワード線に接続するメモ
リセルのトランジスタは確実にそのゲートとソースの電
位が異なりオフ状態とされ、メモリセルの電荷保持特性
が改善される。請求項９に係る半導体記憶装置において
は、特定動作モード時には電圧変更手段によりワード線
に印加される第１の極性の電圧レベルが変更される。こ
の特定動作モードがテストモードのときにはメモリセル
の電荷保持特性の加速試験を容易に実現することができ
る。この特定動作モードがたとえばスタンバイモードを
示す場合には、消費電流を低減することができる。
【００５１】請求項１０の半導体記憶装置においては、
メモリブロック指定信号が指定するメモリブロックに対
してのみワード線へ印加される第１の極性の電圧レベル
が変更される。したがって、選択メモリブロックに対し
てのみ「ディスターブリフレッシュ」を改善する最適レ
ベルの第１の極性の電圧を伝達することができる。非選
択状態のメモリブロックにおいてはワード線およびビッ
ト線の電位がこれらの容量結合により変化することはな
く「ディスターブリフレッシュ」特性を考慮する必要性
はなく、基板へのリークによる電荷の流出を防止する
「ポーズリフレッシュ」特性のみを考慮すればよく、ワ
ード線電位は絶対値の小さな第１の極性電圧であればよ
い。これにより、すべてのメモリブロックに対し最適レ
ベルの第１の極性の電圧を伝達する必要はなく、メモリ
セルの電荷保持特性すなわちリフレッシュ特性を損うこ
となく消費電流を低減することができる。
【００５２】請求項１１の半導体記憶装置においては、
メモリセル形成領域のバイアス電圧とワード線へ伝達さ
れる第１の極性の電圧は別々に印加され、「ディスター
ブリフレッシュ」および「ポーズリフレッシュ」特性い
ずれも加速テストを行なうことができるとともに、「デ
ィスターブリフレッシュ」特性を改善する最適な非選択
ワード線電位を設定することが可能となる。
【００５３】
【実施例】
［実施例１］図１はこの発明の第１の実施例である半導
体記憶装置の要部の構成を示す図である。図１におい
て、半導体記憶装置は外部からのアドレス信号を受けて
内部アドレス信号を生成するアドレスバッファ１と、ア
ドレスバッファ１からのたとえば上位内部アドレス信号
をデコードし、メモリセルアレイ１０における所定数
（図１においては４本）のワード線を指定するデコード
信号（ワード線グループ指定信号）を発生するロウデコ
ード回路２と、第１の極性の電圧である負電位Ｖｂｂを
発生する負電位発生回路１１と、第２の極性の電圧であ
る高電圧Ｖｐｐを発生する高電圧発生回路１２を含む。
ロウデコード回路２は、所定数のワード線のグループに
対応して設けられるロウデコーダ２０を含む。ロウデコ
ーダ２０は、ＮＡＮＤ型ロウデコーダで構成され、与え
られた内部アドレス信号がすべてＨレベルのときに選択
状態となり、Ｌレベルの信号を出力する。
【００５４】メモリセルアレイ１０においては、正確に
は示していないが、メモリセルが行および列のマトリク
ス状に配列され、各メモリセルの行に対応してワード線
が配設され、かつ各メモリセル列に対応してビット線対
（列線）が配置される。図１においては、２本のワード
線ＷＬ０およびＷＬ３が１つのワード線グループＷＬ０
〜ＷＬ３を示すために代表的に示される。メモリセル
は、キャパシタに電荷を格納することによりデータを記
憶するダイナミック型メモリセルの構成を備える。この
半導体記憶装置は、ダイナミック型メモリセルを備えて
いればよく、擬似ＳＲＡＭ、および仮想ＳＲＡＭにおい
ても適用可能である。以下の説明においては、単にダイ
ナミック・ランダム・アクセス・メモリを一例として説
明し、半導体記憶装置をＤＲＡＭと称す。
【００５５】ＤＲＡＭはさらに、アドレスバッファ１か
らのたとえば下位内部アドレス信号をデコードし、所定
数のワード線（ワード線グループ）のうちの１つのワー
ド線を特定する信号ＲＸｉ（ｉ＝０〜３）を発生するＲ
Ｘデコーダ３と、ロウデコード回路２の出力信号のレベ
ルを変換するレベル変換回路４と、レベル変換回路４の
出力とＲＸデコーダ３の出力に従ってメモリセルアレイ
１０におけるアドレス指定されたワード線を選択状態へ
駆動するワード線ドライブ回路５を含む。ＲＸデコーダ
３は、負電位発生回路１１からの負電位Ｖｂｂと高電圧
発生回路１２からの高電圧Ｖｐｐを受け、高電圧Ｖｐｐ
または負電位Ｖｂｂの信号ＲＸｉを発生する。すなわ
ち、ＲＸデコーダ３は、アドレスバッファ１からの内部
アドレス信号をデコードし、このデコード結果に従って
選択状態とされた信号ＲＸｉを所定のタイミングで高電
圧Ｖｐｐレベルにして出力し、非選択状態の信号ＲＸｉ
を負電位Ｖｂｂレベルの信号として出力する。ロウデコ
ード回路２の出力する信号の振幅は電源電位Ｖｃｃレベ
ルである。
【００５６】レベル変換回路４においては、１つのロウ
デコーダ２０に対して２つのレベル変換器３０および３
２が設けられる。これらのレベル変換器３０および３２
は、互いに相補な論理の信号ＷＤおよびＺＷＤをそれぞ
れ出力する。レベル変換器３０および３２から出力され
る信号ＷＤおよびＺＷＤのＬレベルは負電位Ｖｂｂレベ
ルである。信号ＷＤおよびＺＷＤのＨレベルは電源電位
Ｖｃｃレベルである。ワード線ドライブ回路５において
は、２つのレベル変換器３０および３２に対して４つの
ワードドライブ４０−０ないし４０−３が設けられる。
図１においては、ワードドライバ４０−０の詳細構成の
みを示す。ワードドライバ４０−０は、レベル変換器３
０からの信号ＷＤをノードＡに伝達するｎチャネルＭＯ
ＳトランジスタＮ１と、ノードＡの信号電位に応答して
そのノードＣ（第１のノード）に与えられた信号ＲＸ０
を対応のワード線ＷＬ０へ伝達するｎチャネルＭＯＳト
ランジスタＮ２と、レベル変換器３２からの出力信号Ｚ
ＷＤに応答して導通し、ノードＤ（第２のノード）に与
えられた負電位Ｖｂｂをワード線ＷＬ０へ伝達するｎチ
ャネルＭＯＳトランジスタＮ３を含む。
【００５７】ＲＡＳバッファ６は、外部からのロウアド
レスストローブ信号（メモリサイクル開始指示信号）／
ＲＡＳに従って内部ＲＡＳ信号φＲＡＳを生成する。内
部ＲＡＳ信号φＲＡＳに従ってアドレスバッファ１、ロ
ウデコード回路２およびＲＸデコーダ３の動作タイミン
グが決定される。図１においては、動作電源電位Ｖｃｃ
および接地電位ＧＮＤが外部からピン端子１３および１
５を介して与えられるように示される。動作電源電位Ｖ
ｃｃは内部で降圧回路を用いて発生されてもよい。通
常、動作電源電位Ｖｃｃが２．５Ｖのとき、高電圧Ｖｐ
ｐは４〜４．５Ｖであり、負電位Ｖｂｂは−１．５ない
し−２Ｖである。後に説明するメモリセルアレイ１０に
おけるメモリセル形成領域の基板領域に印加されるバイ
アス電圧Ｖｓｕｂと同じかまたはそれより絶対値の小さ
な電位である。次に動作につい説明いる。
【００５８】スタンバイ時においては、信号／ＲＡＳは
不活性状態のＨレベルであり、内部ＲＡＳ信号φＲＡＳ
はＬレベルである。この状態において、ロウデコード回
路２に含まれるロウデコーダ２０の出力はＨレベルであ
り、レベル変換回路４に含まれるレベル変換器３０から
の信号ＷＤは負電位Ｖｂｂレベルであり、一方、レベル
変換器３２の出力ＺＷＤは電源電位Ｖｃｃレベルであ
る。すなわち、レベル変換器３０は、ロウデコーダ２０
の出力の論理を反転する機能を備える。レベル変換器３
２は、ロウデコーダ２０の出力のＬレベルのレベル変換
を行なう機能のみを備える。
【００５９】ワード線駆動回路５においては、レベル変
換器３０の出力ＷＤが負電位Ｖｂｂレベルであり、レベ
ル変換器３２の出力ＺＷＤが電源電位Ｖｃｃレベルであ
るため、またＲＸデコーダ３の出力ＲＸｉが負電位Ｖｂ
ｂレベルであるため、ワードドライバ４０（４０−０〜
４０−３）においてｎチャネルＭＯＳトランジスタＮ２
がオフ状態、ｎチャネルＭＯＳトランジスタＮ３がオン
状態となり、ワード線ＷＬ０〜ＷＬ３は負電位Ｖｂｂレ
ベルに維持される。信号／ＲＡＳが活性状態のＬレベル
となると、メモリサイクル（アクティブサイクル）が始
まり外部からのアクセスが行なわれる。信号／ＲＡＳが
活性状態のアクティブサイクルにおいては、アドレスバ
ッファ１がＲＡＳバッファ６からの内部ＲＡＳ信号φＲ
ＡＳに応答して外部アドレス信号を取込み内部アドレス
信号を発生する。ロウデコード回路２およびＲＸデコー
ダ３が内部ＲＡＳ信号φＲＡＳに応答して活性化されて
アドレスバッファ１からの内部アドレス信号をデコード
する。
【００６０】ロウデコーダ２０の出力が電源電位Ｖｃｃ
レベルのＨレベルのとき（非選択時）、レベル変換器３
０の出力ＷＤが負電位ＶｂｂレベルのＬレベルとなり、
レベル変換器３２の出力ＺＷＤが電源電位Ｖｃｃレベル
のＨレベルとなる。この状態は、スタンバイ時と同じで
あり、このロウデコーダ２０に対応して設けられるワー
ドドライバ４０−０〜４０−３は、それぞれ、ワード線
ＷＬ０〜ＷＬ３を負電位Ｖｂｂレベルに保持する。ロウ
デコーダ２０の出力が接地電位ＧＮＤレベルのＬレベル
のとき（選択時）、レベル変換器３０の出力ＷＤが電源
電位ＶｃｃレベルのＨレベルとなり、レベル変換器３２
の出力が負電位ＶｂｂレベルのＬレベルとなる。ワード
線ドライブ回路５のワードドライバ４０（ワードドライ
バ４０−０〜４０−３を総称的に示す）においては、ゲ
ートに電源電位Ｖｃｃを受けるＭＯＳトランジスタＮ１
によりノードＡの電位がＶｃｃ−Ｖｔｈレベルとなり、
ＭＯＳトランジスタＮ２がオン状態となる。ＭＯＳトラ
ンジスタＮ１は、そのゲートとソース（ノードＡ）の電
位差がしきい値電圧Ｖｔｈであり、ほぼオフ状態とな
る。一方、ＭＯＳトランジスタＮ３は、負電位Ｖｂｂレ
ベルの信号ＺＷＤによりオフ状態となる（ＭＯＳトラン
ジスタＮ３のゲートとソース（ノードＤ）とが同じ電
位）。
【００６１】ＲＸデコーダ３からの信号ＲＸｉ（ｉ＝０
〜３）のいずれかが所定のタイミングで高電圧Ｖｐｐレ
ベルに昇圧される。今、信号ＲＸ０が高電圧Ｖｐｐレベ
ルであると、ワードドライバ４０−０において、ノード
Ａの電位がＭＯＳトランジスタＮ２のセルフブースト効
果により上昇し、ＭＯＳトランジスタＮ２が強いオン状
態となる。ノードＡの電位がＶｐｐ＋Ｖｔｈ（Ｖｔｈは
ＭＯＳトランジスタＮ２のしきい値電圧）以上となる
と、ワード線ＷＬ０の電位は高電圧Ｖｐｐレベルとな
る。
【００６２】信号ＲＸ０が負電位Ｖｂｂレベルのときに
は、ワード線ＷＬ０は、ＭＯＳトランジスタＮ２によ
り、ノードＣに与えられた負電位Ｖｂｂレベルに保持さ
れる。ビット線周辺部の構成は図６７に示す構成と同じ
であり、ビット線の電位振幅は電源電位Ｖｃｃ−接地電
位ＧＮＤ（０Ｖ）である。したがって、図２に示すよう
に、ワード線ＷＬに負電位Ｖｂｂが印加されたとき、メ
モリトランジスタＭＴのソースよりもそのゲートの電位
が常に低くなり、ＭＯＳトランジスタＭＴにおけるチャ
ネルリークを確実に抑制することができる。すなわち、
図７１に示すサブスレッショルド特性曲線からも明らか
なように、ワード線ＷＬの電位を負電位とすることによ
り、メモリトランジスタＭＴのゲート−ソース間電圧Ｖ
ｇｓを負の値にすることができ、そのサブスレッショル
ド電流を大幅に低減することができる。また、動作時に
おいて、負電位Ｖｂｂが印加されたワード線ＷＬの電位
が選択ワード線との容量結合により上昇しても、この非
選択状態のワード線の上昇電位は従来よりも｜Ｖｂｂ｜
だけ低くなるため、メモリトランジスタＭＴのサブスレ
ッショルド電流を大幅に低減することができ、チャネル
リークによるメモリキャパシタＭＱの蓄積電荷の移動を
大幅に低減することができ、「ディスターブリフレッシ
ュ」特性を大幅に改善することができる。
【００６３】また容量結合またはノイズによりビット線
ＢＬの電位が負方向に変化しても、ワード線ＷＬは負電
位Ｖｂｂが印加されているため、メモリトランジスタＭ
Ｔのゲート−ソース間電圧Ｖｇｓは従来よりも｜Ｖｂｂ
｜だけ低くなるため、同様にメモリトランジスタＭＴは
チャネルリークによる電荷の移動を従来よりも大幅に低
減することができる。メモリトランジスタＭＴのしきい
値電圧は高くしてはいない。高電圧Ｖｐｐの電圧レベル
は従来と同じであり、ＭＯＳトランジスタの耐圧上の信
頼性は確保される。また、ワード線負電位印加により以
下の利点も得られる。
【００６４】図３は、ワードドライバに含まれるワード
線駆動信号伝達用ＭＯＳトランジスタの断面構造を示す
図である。図３において、ＭＯＳトランジスタＮ２は、
基板領域５０の表面に形成される高濃度不純物領域５１
および５２と、この不純物領域５１および５２の間のチ
ャネル領域５４上にゲート絶縁膜５５を介して形成され
るゲート電極５３を含む。不純物領域５１がワード線Ｗ
Ｌに結合され、不純物領域５２がノードＣに接続され
る。ゲート電極５３はノードＡに接続される。基板領域
５０はＰ型であり、基板バイアス電圧Ｖｓｕｂが印加さ
れる。この基板バイアス電圧Ｖｓｕｂがメモリセル形成
領域に印加される基板バイアス電圧Ｖｓｕｂと同じであ
るとする。Ｐ型基板領域５０の表面不純物濃度を低くす
る。ノードＣに高電圧Ｖｐｐが印加されたとき、基板領
域５０の表面には空乏層５４が形成される。このＰ型基
板領域５０の不純物濃度が低い場合、形成される空乏層
の幅は以下の理由により大きくなる。ＭＯＳトランジス
タにおいて基板領域表面に形成される空乏層５４の幅
は、Ｐ型基板領域５０の表面の不純物濃度Ｎａの関数で
表わされる。通常、空乏層幅Ｗは不純物濃度Ｎａの−１
／２乗の関数で表わされる。したがって、不純物濃度Ｎ
ａが小さくなれば、基板領域５０表面に形成される空乏
層５４の幅が大きくなる。したがって、高電圧Ｖｐｐが
Ｎ型不純物領域５２に印加されても、このＰ型基板領域
５０とＮ型不純物領域５２の間の電界は空乏層５４に印
加されるため、Ｐ型基板領域５０とＮ型不純物領域５２
の間の電界を緩和することができ、ＭＯＳトランジスタ
の接合耐圧特性を改善することができる。
【００６５】また、ワード線ＷＬに負電位Ｖｂｂを印加
することにより、メモリトランジスタＭＴのしきい値電
圧は少し小さくてもよく、またメモリセルのストレージ
ノードＳＮから基板への電荷の流出を防止するために印
加される基板バイアス電圧Ｖｓｕｂの絶対値も少し小さ
くすることができる。これにより、Ｎ型不純物領域５２
とＰ型基板領域５０の間の電界をさらに緩和することが
でき、ＭＯＳトランジスタの耐圧特性は保証される。ま
た、図３に示すＭＯＳトランジスタの基板領域５０へ印
加される基板バイアス電圧Ｖｓｕｂと同じまたは同様の
負電位のバイアス電圧がメモリセル形成領域の基板領域
にも印加される。メモリセル形成領域に印加される基板
バイアス電圧は、（ａ）メモリトランジスタのしきい値
電圧のばらつきの抑制、（ｂ）信号線と基板との間の寄
生ＭＯＳトランジスタの形成の抑制、および（ｃ）スト
レージノードから基板への電子（メモリキャパシタの蓄
積電荷）の流出の抑制のために印加される。ワード線に
負電位を印加する場合、メモリトランジスタの電荷のチ
ャネルリークが抑制されるため、メモリセル形成領域に
印加される基板バイアス電圧の絶対値を小さくすること
ができる。このメモリセル形成領域に印加される基板バ
イアス電圧の絶対値を小さくすることにより、メモリト
ランジスタのしきい値電圧を小さくすることができ、選
択時メモリトランジスタが導通状態となるタイミングを
速くすることができ、高速でビット線上に信号電荷を伝
達することが可能となる。
【００６６】またメモリセル形成領域に印加される基板
バイアス電圧の絶対値を小さくした場合、メモリセル形
成領域における空乏層の幅が広くなり、ストレージノー
ドと基板との間に形成される電界が緩和され、ストレー
ジノードから基板への電子の流出を抑制することがで
き、メモリセルの電荷保持特性（「ポーズリフレッシ
ュ」特性）がまた改善される。次に各部の詳細構成につ
いて説明する。 ［レベル変換器］図４は、図１に示す信号ＷＤを生成す
るレベル変換器の構成を示す図である。図４において、
レベル変換器３０は、入力ノード６６に与えられる信号
ＩＮ（ロウデコーダ２０の出力）を反転するインバータ
６１と、入力ノード６６上の信号電位に応答して導通
し、電源ノード６８に与えられた電源電位Ｖｃｃを出力
ノード６７ａへ伝達するｐチャネルＭＯＳトランジスタ
６２と、インバータ６１の出力に応答して導通し、電源
ノード６８に与えられた電源電位Ｖｃｃを内部ノード６
７ｂへ伝達するｐチャネルＭＯＳトランジスタ６３と、
出力ノード６７ａ上の信号電位に応答して導通し、内部
ノード６７ｂへ他方電源ノード６９に与えられた負電位
Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ６５
と、内部ノード６７ｂ上の信号電位に応答し、出力ノー
ド６７ａに他方電源ノード６９に与えられた負電位Ｖｂ
ｂを伝達するｎチャネルＭＯＳトランジスタ６４を含
む。ｐチャネルＭＯＳトランジスタ６２および６３の基
板領域は電源ノード６８に接続され、ｎチャネルＭＯＳ
トランジスタ６４および６５の基板領域は他方電源ノー
ド６９に接続される。インバータ６１は、電源電位Ｖｃ
ｃと接地電位を両動作電源電圧として動作し、入力信号
ＩＮに従って電源電位Ｖｃｃレベルの信号または接地電
位ＧＮＤレベルの信号を出力する。次に動作について説
明する。
【００６７】入力信号ＩＮ（図１に示すロウデコーダ２
０の出力）が電源電位ＶｃｃレベルのＨレベルのとき、
（非選択時およびスタンバイ時）、インバータ６１の出
力がＬレベルとなり、ＭＯＳトランジスタ６２がオフ状
態、ＭＯＳトランジスタ６３がオン状態となる。内部ノ
ード６７ｂの電位はＭＯＳトランジスタ６３により電源
ノード６８に与えられる電源電位Ｖｃｃにまで充電され
る。内部ノード６７ｂの電位が上昇すると、ＭＯＳトラ
ンジスタ６４がオン状態となり、出力ノード６７ａは、
ＭＯＳトランジスタ６４を介して他方電源ノード６９に
与えられた負電位Ｖｂｂレベルにまで放電される。出力
ノード６７ａの電位が負電位Ｖｂｂレベルとなると、Ｍ
ＯＳトランジスタ６５は、そのゲートとソースが同電位
となり、オフ状態となる。これにより、出力ノード６７
ａは負電位Ｖｂｂレベル、内部ノード６７ｂは電源電位
Ｖｃｃレベルに保持される。
【００６８】入力ＩＮがＬレベル（接地電位レベル）の
とき（選択時）、インバータ６１の出力がＶｃｃレベル
のＨレベルとなり、ＭＯＳトランジスタ６２がオン状
態、ＭＯＳトランジスタ６３がオフ状態となる。出力ノ
ード６７ａはＭＯＳトランジスタ６２により電源電位Ｖ
ｃｃレベルにまで充電される。出力ノード６７ａの電位
の上昇により、ＭＯＳトランジスタ６５がオン状態とな
り、内部ノード６７ｂが負電位Ｖｂｂレベルにまで放電
される。この内部ノード６７ｂの電位低下に伴ってＭＯ
Ｓトランジスタ６４がオフ状態へ移行し、最終的に、内
部ノード６７ｂが負電位Ｖｂｂに到達したとき、ＭＯＳ
トランジスタ６４はそのゲートとソースの電位が同一と
なり、オフ状態となる。これにより、出力ノード６７ａ
は電源電位ＶｃｃレベルのＨレベル、内部ノード６７ｂ
は負電位Ｖｂｂレベルに保持される。
【００６９】図５は、図１に示す信号ＺＷＤを生成する
レベル変換器の構成を示す図である。図５において、レ
ベル変換器３２は、入力ノード７６に与えられる信号Ｉ
Ｎを反転するインバータ７１と、インバータ７１の出力
に応答して導通し、電源ノード７８に与えられた電源電
位Ｖｃｃを出力ノード７７ａへ伝達するＰチャネルＭＯ
Ｓトランジスタ７２と、入力ノード６７の信号電位に応
答して導通し、電源ノード７８に印加される電源電位Ｖ
ｃｃを内部ノード７７ｂに伝達するｐチャネルＭＯＳト
ランジスタ７３と、内部ノード７７ｂ上の電位に応答し
て導通し、出力ノード７７ａを他方電源ノード７９に与
えられた負電位Ｖｂｂレベルに放電するｎチャネルＭＯ
Ｓトランジスタ７４と、出力ノード７７ａ上の信号電位
に応答して導通し、内部ノード７７ｂを負電位Ｖｂｂレ
ベルにまで放電するｎチャネルＭＯＳトランジスタ７５
を含む。ｐチャネルＭＯＳトランジスタ７２および７３
の基板領域は電源ノード７８に接続され、ｎチャネルＭ
ＯＳトランジスタ７４および７５の基板領域は他方電源
ノード７９に接続される。次に動作について説明する。
【００７０】入力ノード７６へ与えられる入力ＩＮが電
源電位Ｖｃｃレベルのとき、インバータ７１の出力が接
地電位レベルのＬレベルとなり、ＭＯＳトランジスタ７
２がオン状態、ＭＯＳトランジスタ７３がオフ状態とな
る。出力ノード７７ａがＭＯＳトランジスタ７２を介し
て電源電位Ｖｃｃレベルにまで充電される。出力ノード
７７ａの電位上昇に伴って、ＭＯＳトランジスタ７５が
オン状態となり、内部ノード７７ｂが負電位Ｖｂｂレベ
ルへと放電される。内部ノード７７ｂの電位が負電位Ｖ
ｂｂとなると、ＭＯＳトランジスタ７４がオフ状態とな
り、出力ノード７７ａの電位は電源電位Ｖｃｃレベル、
内部ノード７７ｂの電位は負電位Ｖｂｂレベルに保持さ
れる。
【００７１】入力Ｉが接地電位レベルのＬレベルのと
き、インバータ７１の出力が電源電位ＶｃｃレベルのＨ
レベルとなり、ＭＯＳトランジスタ７２がオフ状態、Ｍ
ＯＳトランジスタ７３がオン状態となる。内部ノード７
７ｂがＭＯＳトランジスタ７３を介して電源電位Ｖｃｃ
レベルにまで充電される。出力ノード７７ａがＭＯＳト
ランジスタ７４を介して負電位Ｖｂｂレベルに放電され
る。図５に示すレベル変換器３２の構成は、図４に示す
レベル変換器の構成において、入力ノード６６の前段に
インバータを設けた構成と等価である。したがって、図
４および図５にそれぞれ示すレベル変換器３０および３
２は、互いに相補な出力ＷＤおよびＺＷＤを生成する。
すなわち出力ＷＤが電源電位ＶｃｃレベルのＨレベルの
ときには、信号ＺＷＤは負電位ＶｂｂレベルのＬレベル
となる。
【００７２】図６は、負電位を伝達するＭＯＳトランジ
スタの断面構造を示す図である。図６においては、ワー
ドドライバに含まれるＭＯＳトランジスタＮ２を代表的
に示す。図４および図５に示すレベル変換器に含まれる
ｎチャネルＭＯＳトランジスタもほぼ同様の断面構造を
備える。図６においては、またメモリセルの断面構造も
併せて示す。図６において、ＭＯＳトランジスタＮ２
は、Ｐ型基板８０の表面に形成されるＰウェル８１内に
形成される。ＭＯＳトランジスタＮ２は、Ｐウェル８１
の表面に形成される高濃度Ｎ型不純物領域８３および８
４と、不純物領域８３および８４の間のチャネル領域上
にゲート絶縁膜８８を介して形成されるゲート電極（Ｔ
Ｇ）８５を含む。ゲート電極（ＴＧ）８５は、図５に示
すレベル変換器からの出力ＺＷＤを受ける。不純物領域
８４はワード線ＷＬに接続される。Ｐ型基板８０には基
板バイアス電圧Ｖｓｕｂが印加される。Ｐ型基板８０と
Ｐウェル８１はともにＰ型であり、Ｐウェル８１も、Ｐ
型基板８０には基板バイアス電圧Ｖｓｕｂが印加され
る。Ｐウェル８１の表面にＰ型高濃度不純物領域８２が
形成される。この高濃度不純物領域８２はたとえばアル
ミニウム配線である低抵抗導線８６を介してＮ型不純物
領域８３に接続される。不純物領域８３へは、Ｐ型不純
物領域８２、およびＰウェル８１を介してＰ型基板８０
から負電位Ｖｂｂが印加される。負電位Ｖｂｂ伝達のた
めの配線が占有する面積を増加させることなく負電位Ｖ
ｂｂを容易に発生することができる。
【００７３】メモリセルＭＣは、Ｐ型基板８０のＰウェ
ル８１とは別の領域に形成されたＰウェル９０内に形成
される。負電位伝達用のＭＯＳトランジスタが形成され
るＰウェル８１は、フィールド酸化膜（ＬＯＣＯＳ膜：
局所酸化膜）によりその領域が規定される。メモリセル
ＭＣは、Ｐウェル９０表面に形成されるＮ型の高濃度不
純物領域９２および９３と、不純物領域９２および９３
の間のチャネル領域上に形成されるゲート絶縁膜９１を
介して形成されるゲート電極９４と、不純物領域９２に
接続されるストレージノードを形成する導電層９５と、
導電層９５上にキャパシタ絶縁膜９７を介して形成され
るセルプレートとなる導電層９６を含む。不純物領域９
３は、ビット線を構成する導電層９８に接続される。ゲ
ート電極９４はワード線を構成する。図６においては、
隣接メモリセルのゲート電極９９を併せて示す。他方側
に隣接するメモリセルとは熱酸化膜８７ｃにより分離さ
れる。基板領域８０には基板バイアス電圧Ｖｓｕｂが印
加されており、Ｐウェル９０においても、この基板バイ
アス電圧Ｖｓｕｂが印加される。
【００７４】図６に示す構成に従えば、基板バイアス電
圧Ｖｓｕｂを発生するための回路を用いて非選択ワード
線へ伝達するための負電位Ｖｂｂを発生することができ
る。基板バイアス発生回路と別に負電位発生回路を設け
る必要がなく、装置規模を低減することができる。 ［負電位供給の変更例］図７は、負電位供給の他の構成
を示す図である。図７において、図６に示す構成要素と
対応する部分には同一の参照番号を付す。図７において
も、ワードドライバに含まれる負電位Ｖｂｂ伝達のため
のＭＯＳトランジスタが代表的に示される。図７に示す
構成においては、Ｐ型不純物領域８２およびＮ型不純物
領域８３両者に対したとえばアルミニウム配線である低
抵抗導電線８９を介して負電位Ｖｂｂが供給される。Ｐ
ウェル８１はＰ型不純物領域８２を介して負電位Ｖｂｂ
に確実にバイアスされる。ＤＲＡＭの動作時における信
号線の充放電による基板８０の電位が変動しても、確実
にＰウェル８１のバイアス電圧を負電位Ｖｂｂに固定す
ることができ、ＭＯＳトランジスタＮ２は安定に動作し
て確実に負電位Ｖｂｂを非選択ワード線へ伝達すること
ができる。
【００７５】さらに、たとえば三重拡散孔構造のよう
に、Ｐウェル８１がＰ型基板８０から分離される構成の
場合（図４および図５に示すレベル変換器はＣＭＯＳ構
成を備えており、ＣＭＯＳトランジスタをＰウェル内に
形成する場合、三重拡散層構造を用いる）、確実に負電
位供給のためのＭＯＳトランジスタの基板領域（ウェル
領域）へ負電位Ｖｂｂを伝達するとともに非選択ワード
線へ負電位Ｖｂｂを伝達することができる。
【００７６】［ＲＸデコーダ］図８は、図１に示すＲＸ
デコーダの構成の一例を示す図である。図８において
は、１つのワード線駆動信号ＲＸｉの発生する部分の構
成のみを示す。ＲＸデコーダ３が、４本のワード線を含
むワード線グループから１本のワード線を選択する場
合、この図８に示す構成が４つ設けられる。図８におい
て、ＲＸデコーダ３は、アドレスバッファからの内部ア
ドレス信号をデコードするＮＡＮＤ型デコーダ９０と、
デコーダ９０の出力のレベルを変換するレベル変換器９
２を含む。ＮＡＮＤ型デコーダ９０は、電源電位Ｖｃｃ
と接地電位ＧＮＤを両動作電源電位として動作する。レ
ベル変換器９２は、高電圧Ｖｐｐと負電位Ｖｂｂを動作
電源電位として動作する。このレベル変換器９２の構成
は図４に示すレベル変換器の構成と同じである。図４に
示すノード６８に高電圧Ｖｐｐが印加される。すなわ
ち、ＮＡＮＤ型デコーダ９０の出力が電源電位Ｖｃｃレ
ベルのＨのとき、レベル変換器９２からは負電位Ｖｂｂ
レベルの信号ＲＸｉが出力される。ＮＡＮＤ型デコーダ
９０の出力が接地電位レベルのＬレベルのときには、レ
ベル変換器９２から高電圧Ｖｐｐレベルの信号ＲＸｉが
出力される。
【００７７】図９は、図８に示すレベル変換器の出力部
のトランジスタの断面構造を概略的に示す図である。図
９において、レベル変換器９２の出力部は、Ｐウェル１
０２上に形成されるｎチャネルＭＯＳトランジスタと、
Ｎウェル１１０内に形成されるｐチャネルＭＯＳトラン
ジスタを含む。Ｐウェル１０２は、Ｐ型基板（半導体
層）１０１の表面に形成される。Ｎウェル１１０は、Ｐ
ウェル１０２の表面に形成される。ｎチャネルＭＯＳト
ランジスタは、Ｐウェル１０２の表面に形成されるＮ型
不純物領域１０３および１０４と、不純物領域１０３お
よび１０４の間のチャネル領域上にゲート絶縁膜を介し
て形成されるゲート電極１０５と、Ｐ型高濃度不純物領
域１０６とを含む。不純物領域１０３および１０６へ
は、信号線（低抵抗導電層）１０７を介して負電位Ｖｂ
ｂが与えられる。ゲート電極１０５へは、図８に示すＮ
ＡＮＤ型デコーダ９０の出力の反転信号が与えられる。
【００７８】ｐチャネルＭＯＳトランジスタは、Ｎウェ
ル１１０の表面に形成されるＰ型高濃度不純物領域１１
１および１１２と、不純物領域１１１および１１２の間
のチャネル領域上にゲート絶縁膜を介して形成されるゲ
ート電極１１３と、Ｎウェル１１０の表面に形成される
Ｎ型高濃度不純物領域１１５とを含む。不純物領域１１
２および１１５へは、信号線（低抵抗配線層）１１４を
介して高電圧Ｖｐｐが与えられる。ゲート電極１１３へ
は、図８に示すＮＡＮＤ型デコーダ９０の出力が与えら
れる。
【００７９】Ｐウェル１０２が負電位Ｖｂｂにバイアス
され、Ｎウェル１１０が高電圧Ｖｐｐにバイアスされ
る。不純物領域１０４および１１１は、信号線１０９に
接続される。この信号線１０９からワード線駆動信号Ｒ
Ｘｉが出力される。Ｐウェル１０２の領域が、熱酸化膜
１１８ａおよび１１８ｂにより規定される。Ｐウェル１
０２により他の素子形成領域と分離することにより、動
作電源電位Ｖｃｃおよび接地電位ＧＮＤを動作電源電圧
として動作する回路要素に悪影響を及ぼすことなく高電
圧Ｖｐｐおよび負電位Ｖｂｂレベルの信号を発生するこ
とができる。
【００８０】なお、図９に示す構成において、Ｐウェル
１０２の表面にＮウェル１１０が形成されている。逆
に、Ｎウェルの表面にＰウェルが形成されてもよい。ま
たＰ型基板１０１は、エピタキシャル層であってもよ
い。 ［ロウデコード回路の変更例１］図１０は、ロウデコー
ド回路に含まれるレベル変換回路の第１の変更例の構成
を示す図である。図１０において、レベル変換器３１
は、ロウデコーダ２０（図１参照）から与えられる出力
ＩＮを反転するインバータ１２０と、ノード１２１上の
信号ＩＮに応答して導通し、電源ノード１２８に与えら
れた電源電圧Ｖｃｃをノード１２６へ伝達するｐチャネ
ルＭＯトランジスタ１２３と、インバータ１２０の出力
に応答して導通し、電源ノード１２８上の電源電圧Ｖｃ
ｃをノード１２７へ伝達するｐチャネルＭＯＳトランジ
スタ１２２と、ノード１２６上の電位に応答してノード
１２７と他方電源ノード１２９とを電気的に接続するｎ
チャネルＭＯＳトランジスタ１２４と、ノード１２７上
の電位に応答してノード１２６と他方電源電位ノード１
２９とを電気的に接続するｎチャネルＭＯＳトランジス
タ１２５を含む。ノード１２６から信号ＷＤが出力さ
れ、ノード１２７から、信号ＺＷＤが出力される。これ
らの信号ＷＤおよびＺＷＤは図１に示すワードドライバ
へ与えられる。次に動作について説明する。
【００８１】入力ＩＮ（ロウデコーダ２０の出力）が電
源電位ＶｃｃレベルのＨレベルのとき、インバータ１２
０の出力が接地電位ＧＮＤレベルのＬレベルとなり、Ｍ
ＯＳトランジスタ１２２がオン状態、ＭＯＳトランジス
タ１２３がオフ状態となる。ノード１２７がＭＯＳトラ
ンジスタ１２２により充電されて電源電位Ｖｃｃレベル
となり、ＭＯＳトランジスタ１２５がオン状態となる。
ノード１２６はこのオン状態のＭＯＳトランジスタ１２
５を介して負電位Ｖｂｂレベルにまで放電される。ＭＯ
Ｓトランジスタ１２４は、ノード１２６の負電位Ｖｂｂ
レベルの電位に応答してオフ状態となる。この状態にお
いては、信号ＷＤが負電位ＶｂｂレベルのＬレベルとな
り、信号ＺＷＤは電源電位ＶｃｃレベルのＨレベルとな
る。
【００８２】入力ＩＮが接地電位レベルのＬレベルのと
き、インバータ１２０の出力が電源電位Ｖｃｃレベルの
Ｈレベルとなり、ＭＯＳトランジスタ１２２がオフ状
態、ＭＯＳトランジスタ１２３がオン状態となる。ノー
ド１２６がＭＯＳトランジスタ１２３を介して電源電位
Ｖｃｃレベルに充電され、ＭＯＳトランジスタ１２４が
オン状態となり、ノード１２７を負電位Ｖｂｂへ放電す
る。ＭＯＳトランジスタ１２５はノード１２７の負電位
Ｖｂｂレベルに従ってオフ状態となる。すなわち、入力
ＩＮが接地電位レベルのＬレベルのときに、信号ＷＤが
電源電位Ｖｃｃレベルの信号となり、信号ＺＷＤは負電
位Ｖｂｂレベルの信号となる。
【００８３】図１０に示すレベル変換器の構成の場合、
１つのレベル変換器から互いに相補な信号ＷＤおよびＺ
ＷＤを生成することができる。したがって、図１に示す
レベル変換器の構成に比べて回路規模を低減することが
できる。 ［レベル変換器の変更例２］図１１は、レベル変換器の
第２の変更例の構成を示す図である。図１１において、
レベル変換器３１は、そのゲートに接地電位ＧＮＤを受
けて入力ＩＮ（ロウデコーダ２０の出力）をノード１３
１へ伝達するｐチャネルＭＯＳトランジスタ１３０と、
ノード１３１上の信号電位に応答して電源電位Ｖｃｃを
出力ノード１３５へ伝達するｐチャネルＭＯＳトランジ
スタ１３２と、ノード１３１の信号電位に応答して出力
ノード１３５へ他方電源電位ノード１３６に与えられる
負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ
１３３と、出力ノード１３５の電位に応答してノード１
３１へ他方電源電位ノード１３６へ与えられた負電位Ｖ
ｂｂを伝達するｎチャネルＭＯＳトランジスタ１３４を
含む。ＭＯＳトランジスタ１３２および１３３は相補的
にオン状態となる。ノード１３５から信号ＷＤが出力さ
れ、ノード１３１から信号ＺＷＤが出力される。次に動
作について簡単に説明する。
【００８４】入力ＩＮ（ロウデコーダ２０の出力）が電
源電位Ｖｃｃレベルのとき、ノード１３１がＭＯＳトラ
ンジスタ１３０を介して充電され、電源電位Ｖｃｃレベ
ルとなる。ＭＯＳトランジスタ１３２がオフ状態とな
り、ＭＯＳトランジスタ１３３がオン状態となり、出力
ノード１３５はＭＯＳトランジスタ１３３を介して負電
位Ｖｂｂレベルにまで放電される。出力ノード１３５の
負電位Ｖｂｂレベルとなると、ＭＯＳトランジスタ１３
４がオフ状態となり、ノード１３１は電源電位Ｖｃｃレ
ベルを維持する。これにより、信号ＷＤおよびＺＷＤは
負電位Ｖｂｂレベルおよび電源電位Ｖｃｃレベルとな
る。
【００８５】入力ＩＮが接地電位レベルのＬレベルと
き、ノード１３１は、ＭＯＳトランジスタ１３０を介し
て接地電位レベルへ放電される（ＭＯＳトランジスタ１
３０を介してはＭＯＳトランジスタ１３１のしきい値電
圧だけ接地電位より高い電位レベルにまで放電され
る）。ノード１３１の電位レベルの低下に伴って、ＭＯ
Ｓトランジスタ１３２がオン状態となり、出力ノード１
３５は電源電位Ｖｃｃレベルにまで充電される。ノード
１３５の電位上昇に伴ってＭＯＳトランジスタ１３４が
オン状態となり、ノード１３１を負電位Ｖｂｂレベルに
まで放電する。ノード１３１の電位がＭＯＳトランジス
タ１３０のしきい値電圧の絶対値よりも低くなると、Ｍ
ＯＳトランジスタ１３０はそのゲート電位がソース電位
としきい値電圧の和よりも高くなり、オフ状態となる。
これにより、ノード１３１は負電位Ｖｂｂレベルにまで
確実に放電される。信号ＷＤが電源電位Ｖｃｃレベルと
なり、信号ＺＷＤが負電位Ｖｂｂレベルとなる。
【００８６】図１１に示すレベル変換器の場合、図１０
に示すレベル変換器に比べて、インバータが用いられて
いないため、より構成要素数を低減することができ、回
路規模を低減することができる。 ［レベル変換器の変更例３］図１２は、レベル変換器の
第３の変更例の構成を示す図である。図１２に示すレベ
ル変換器３１は、図１１に示す構成と、入力部に設けら
れたｐチャネルＭＯＳトランジスタ１３９がそのゲート
にアドレス信号Ｘａを受ける点が異なっている。他の構
成は図１１に示す回路と同じであり、対応する部分には
同一の参照番号を付す。次に動作について説明する。
【００８７】入力ＩＮａおよびアドレス信号Ｘａがとも
に接地電位レベルのＬレベルのとき、ノード１３１の電
位レベルがＭＯＳトランジスタ１３４により放電され、
負電位Ｖｂｂレベルとなる。ＭＯＳトランジスタ１３２
および１３３はＣＭＯＳインバータを構成しているた
め、出力ノード１３５からの信号ＷＤは電源電位Ｖｃｃ
レベルとなる。メモリサイクルが完了すると、まず入力
ＩＮａが電源電位ＶｃｃレベルのＨレベルとなり、ノー
ド１３１が電源電位Ｖｃｃレベルにまで充電され、ＭＯ
Ｓトランジスタ１３２がオフ状態、ＭＯＳトランジスタ
１３３がオン状態となる。これにより、信号ＷＤが負電
位Ｖｂｂレベル、信号ＺＷＤが電源電位Ｖｃｃレベルと
なる。次いでアドレス信号ＸａがＨレベルとなり、ＭＯ
Ｓトランジスタ１３９がオフ状態となる。このノード１
３１上の電源電位Ｖｃｃレベルの電位およびノード１３
５の負電位Ｖｂｂレベルの電位はＭＯＳトランジスタ１
３２および１３３ならびに１３４によりラッチされる。
【００８８】入力ＩＮａが接地電位レベルのＬレベルで
あってもアドレス信号Ｘａが電源電位ＶｃｃレベルのＨ
レベルのときには、ＭＯＳトランジスタ１３９はオフ状
態を維持し、ノード１３１および１３５の電位はスタン
バイ時の電位と同じである。アドレス信号ＸａがＬレベ
ルであり、入力ＩＮａがＨレベルのときには、ＭＯＳト
ランジスタ１３９はオン状態となるが、ノード１３１お
よび１３５の電位すなわち、信号ＺＷＤおよびＷＤはス
タンバイ時のそれと同じである。図１２に示すようにレ
ベル変換器にアドレスデコード機能を持たせることによ
り、図１に示すロウデコード回路の規模を大幅に低減す
ることができる。以下にこのロウデコード回路の規模が
低減される理由について説明する。
【００８９】今、図１３に示すように、３ビットのアド
レス信号Ａ１、Ａ２、およびＡ３をデコードするロウデ
コード回路を考える。３ビットのアドレス信号Ａ１、Ａ
２およびＡ３をデコードする場合、アドレス信号Ａ１〜
Ａ３と相補な関係のアドレス信号／Ａ１〜／Ａ３も生成
する。この場合、ＮＡＮＤ型デコーダとして８個必要と
される。図１３においては、ＮＡＮＤ型デコーダ２０−
１および２０−８を示す。ＮＡＮＤ型デコーダ２０−１
〜２０−８の出力Ｘ１〜Ｘ８のいずれかが選択状態のＬ
レベルとされる。
【００９０】一方、図１２に示すようにレベル変換器に
デコード機能を持たせた場合、ロウデコード回路は図１
４に示す構成で実現される。図１４において、ロウデコ
ード回路は、２ビットのアドレス信号Ａ２およびＡ３
（正確には相補アドレス信号Ａ２、／Ａ２、Ａ３、／Ａ
３の４ビット）をデコードするために、４つのＮＡＮＤ
型デコーダ２０ａ１〜２０ａ４を含む。レベル変換回路
においては、８つのレベル変換器３１−１−３１−８が
設けられる。レベル変換器３１−１〜３１−８の入力部
に設けられたｐチャネルＭＯＳトランジスタ１３９−１
〜１３９−８へはアドレス信号Ａ１または／Ａ１が与え
られる。アドレス信号Ａ２、およびＡ３に従って、ロウ
デコード回路において、４つのＮＡＮＤ型デコーダ２０
Ａ１〜２０Ａ４のうち１つが選択状態を示すＬレベルの
信号を出力する。これにより、２つのレベル変換器が指
定される。これらの２つの指定されたレベル変換器のう
ち、アドレス信号Ａ１および／Ａ１に従って１つのレベ
ル変換器が選択される。結果として、８つのレベル変換
器３１−１〜３１−８のうちの１つのレベル変換器のみ
が選択されて選択状態を示す信号ＷＤおよびＺＷＤを出
力する。
【００９１】図１３に示すロウデコード回路は８つの３
入力ＮＡＮＤ型デコーダを必要とし、一方、図１４に示
すロウデコード回路は４つの２入力ＮＡＮＤ型デコーダ
を必要とする。レベル変換器の数は両構成とも同じであ
る。図１４に示すロウデコード選択回路はその回路規模
が図１３に示すロウデコード回路に比べて大幅に低減さ
れる。すなわち、図１２に示すレベル変換器を利用する
ことにより、ロウデコード回路の規模を大幅に低減する
ことができる。なおアドレス信号Ａ１および／Ａ１のよ
うなレベル変換器へ与えられるアドレス信号Ｘａをスタ
ンバイ時Ｈレベルとする構成は、アドレスバッファ（図
１参照）が内部ＲＡＳ信号の非活性化時（Ｌレベル）の
とき、これらのアドレス信号Ａ１および／Ａ１のような
アドレス信号ＸａをともにＨレベルとする構成が利用さ
れればよく、ＯＲ型回路を利用することにより容易に実
現される。
【００９２】［レベル変換器の変更例４］図１５は、レ
ベル変換器の第４の変更例の構成を示す図である。図１
５において、レベル変換器３１は、ＮＡＮＤ型デコーダ
２０の出力を反転するインバータ１４３と、ＮＡＮＤ型
デコーダ２０の振幅Ｖｃｃ−ＧＮＤの信号を振幅Ｖｐｐ
−Ｖｂｂの信号に変換するレベル変換器１４１と、イン
バータ１４３の振幅Ｖｃｃ−ＧＮＤの出力信号を振幅Ｖ
ｐｐ−Ｖｂｂの信号に変換するレベル変換器１４２と、
レベル変換器１４１および１４２の出力ＷＤおよびＺＷ
Ｄに従って対応のワード線ＷＬへワード線駆動信号ＲＸ
または負電位Ｖｂｂの一方を伝達するワードドライバ４
０を含む。レベル変換器１４１および１４２は、互いに
同じ構成を備える。レベル変換器１４１および１４２の
構成を図１６に示す。
【００９３】図１６において、レベル変換器１４１（ま
たは１４２）は、入力ノード１５１に与えられた入力Ｉ
Ｎをノード１６１へ伝達するためのｎチャネルＭＯＳト
ランジスタ１５２と、入力ノード１５１上の電位をノー
ド１６２へ伝達するためのｐチャネルＭＯＳトランジス
タ１５３と、ノード１６１上の信号電位に応答して電源
ノード１６０へ与えられる高電圧Ｖｐｐを出力ノード１
５５へ伝達するｐチャネルＭＯＳトランジスタ１５４
と、出力ノード１５５上の信号電位に応答して電源ノー
ド１６０上の高電圧Ｖｐｐをノード１６１へ伝達するｐ
チャネルＭＯＳトランジスタ１５６と、ノード１６２上
の信号電位に応答して出力ノード１５５を他方電源ノー
ド１５９に接続するｎチャネルＭＯＳトランジスタ１５
７と、出力ノード１５５上の信号電位に応答して導通
し、ノード１６２を他方電源ノード１５９に接続するｎ
チャネルＭＯＳトランジスタ１５８を含む。他方電源ノ
ード１５９へは負電位Ｖｂｂが与えられる。
【００９４】ｎチャネルＭＯＳトランジスタ１５２のゲ
ートへは電源電位Ｖｃｃが与えられ、ｐチャネルＭＯＳ
トランジスタ１５３のゲートへは接地電位ＧＮＤが与え
られる。ＭＯＳトランジスタ１５２は、ノード１６１の
電位が高電圧Ｖｐｐレベルとなったときノード１６１と
入力ノード１５１とを切離すデカップリングトランジス
タの機能を備える。ｐチャネルＭＯＳトランジスタ１５
３は、ノード１６２の電位が負電位Ｖｂｂとなったとき
に入力ノード１５１とノード１６２とを切離すデカップ
リングトランジスタの機能を備える。このレベル変換器
１４１および１４２から出力される信号ＷＤおよびＺＷ
Ｄは振幅Ｖｐｐ−Ｖｂｂを有する。ワードドライバも、
したがって、高電圧Ｖｐｐを受けるようその構成が図１
７に示すように少し変更される。
【００９５】図１７は図１５に示すワードドライバの構
成を示す図である。図１７において、ワードドライバ４
０は、そのゲートに高電圧Ｖｐｐを受けてレベル変換器
１４１からの出力ＷＤをノードＢへ伝達するｎチャネル
ＭＯトランジスタＮ４と、ノードＢへの信号電位に応答
してワード線駆動信号ＲＸをワード線ＷＬ上へ伝達する
ｎチャネルＭＯＳトランジスタＭ５と、レベル変換器１
４２からの出力ＺＷＤに応答してワード線ＷＬを負電位
Ｖｂｂに放電するｎチャネルＭＯＳトランジスタＮ６を
含む。次に図１５ないし図１７に示す回路の動作につい
て順次説明する。
【００９６】図１５に示すＮＡＮＤ型デコーダ２０の非
選択時およびスタンバイ時にはその出力は電源電位Ｖｃ
ｃレベルのＨレベルである。レベル変換器１４１におい
ては、入力ＩＮが電源電位Ｖｃｃレベルであり、ノード
１６１および１６２の電位が上昇し、ｎチャネルＭＯＳ
トランジスタ１５７がオン状態、ｐチャネルＭＯＳトラ
ンジスタ１５４がオフ状態となる。この状態において
は、出力ノード１５５はｎチャネルＭＯＳトランジスタ
１５７を介して他方電源ノード１５９に接続され、出力
ノード１５５の電位は負電位Ｖｂｂレベルとなる。この
出力ノード１５５の電位が負電位Ｖｂｂのときｎチャネ
ルＭＯＳトランジスタ１５８がオフ状態、ｐチャネルＭ
ＯＳトランジスタ１５６がオン状態となる。したがっ
て、ノード１６１は高電圧Ｖｐｐレベルとなり、ノード
１６２は電源電位Ｖｃｃとなる。したがって、入力ＩＮ
が電源電位ＶｃｃレベルのＨレベルのとき、レベル変換
器１４１からの出力ＷＤは負電位Ｖｂｂレベルとなる。
【００９７】図１５に示すＮＡＮＤ型デコーダ２０の出
力が選択状態を示すＬレベルのとき、図１６に示すレベ
ル変換回路１４１においては、ノード１６１および１６
２が接地電位レベルへと放電される。それにつれてＭＯ
Ｓトランジスタ１５４がオン状態、ＭＯＳトランジスタ
１５７がオフ状態となり、出力ノード１５５は高電圧Ｖ
ｐｐレベルとなる。出力ノード１５５の電位が高電位Ｖ
ｐｐレベルとなるとＭＯＳトランジスタ１５６は完全に
オフ状態とされ、ノード１６１は、接地電位レベルを保
持する。一方、この出力ノード１５５の高電位Ｖｐｐレ
ベルに従ってＭＯＳトランジスタ１５８がオン状態とな
り、ノード１６２は他方電源ノード１５９に与えられる
負電位Ｖｂｂレベルとなる。ノード１６２が負電位Ｖｂ
ｂレベルのときには、ｐチャネルＭＯＳトランジスタ１
５３はオフ状態である。すなわち、入力ＩＮが接地電位
ＧＮＤレベルのＬレベルのとき、レベル変換器１４１の
出力ＷＤは高電位Ｖｐｐレベルとなる。
【００９８】レベル変換器１４２は、インバータ１３
（図１５参照）を介してＮＡＮＤ型デコーダ２０の出力
を受けている。したがってレベル変換器１４１の出力Ｗ
Ｄと相補な論理の信号ＺＷＤを出力する。この図１６に
示す構成を備えるレベル変換器１４１および１４２の出
力ＷＤおよびＺＷＤは図１７に示すワードドライバ４０
へ与えられる。信号ＷＤが高電圧Ｖｐｐレベルのとき、
ノードＢの電位はＶｐｐ−Ｖｔｈレベルとなる。ワード
線駆動信号ＲＸが高電圧Ｖｐｐレベルのとき、ＭＯＳト
ランジスタＮ５のゲート−ドレイン間容量結合により、
ノードＢの電位が上昇し、高電圧Ｖｐｐ＋Ｖｔｈ以上と
なる。これにより、ＭＯＳトランジスタＮ５を介してワ
ード線ＷＬ上へ高電圧Ｖｐｐが伝達される。ワード線駆
動信号ＲＸが負電位Ｖｂｂレベルのとき、ＭＯＳトラン
ジスタＮ５はこの負電位Ｖｂｂレベルのワード線駆動信
号ＲＸをワード線ＷＬ上に伝達する。信号ＷＤが高電圧
Ｖｐｐレベルのとき、信号ＺＷＤは負電位Ｖｂｂレベル
であり、ＭＯＳトランジスタＮ６はオフ状態となる。
【００９９】信号ＷＤが負電位Ｖｂｂレベル、信号ＺＷ
Ｄが高電圧Ｖｐｐレベルのとき、ノードＢの電位は負電
位Ｖｂｂとなり、ＭＯＳトランジスタＮ５は、ワード線
駆動信号ＲＸの電位レベルにかかわらずオフ状態を維持
する。一方、ＭＯＳトランジスタＮ６がオン状態とな
り、ワード線ＷＬは負電位Ｖｂｂに放電される。この図
１５に示す構成の場合、ワードドライバのワード線駆動
信号伝達用のＭＯＳトランジスタのゲートへは高電圧Ｖ
ｐｐが伝達される。したがって、ワード線駆動信号ＲＸ
の立上がり時、高速でノードＢ（ＭＯＳトランジスタＮ
４のゲート）の電位を上昇させることができ、選択ワー
ド線の電位を高速で立上げることができる。また、ＭＯ
ＳトランジスタＮ４のゲート−ドレイン間容量が小さく
ても、ＭＯＳトランジスタＮ４のセルフブースト作用に
よりＭＯＳトランジスタＮ４のゲート電位をＶｐｐ＋Ｖ
ｔｈレベル以上に確実に昇圧することができる。
【０１００】［レベル変換器の変更例５］図１８は、レ
ベル変換器の第５の変更例の構成を示す図である。図１
８においては、レベル変換器３１は、ロウデコーダ２０
の振幅Ｖｃｃ−ＧＮＤの出力信号を振幅Ｖｐｐ−Ｖｂｂ
の信号に変換するレベル変換器１４１と、ロウデコーダ
２０の振幅Ｖｃｃ−ＧＮＤの出力信号を振幅Ｖｃｃ−Ｖ
ｂｂの信号にレベル変換するレベル変換器３２を含む。
レベル変換器１４１の構成は図１６に示すものと同じで
あり、レベル変換器３２の構成は、図５に示すものと同
じである。ワードドライバ４０は、図１７に示す構成と
同じ構成を備える。図１７に示すワードドライバにおい
て、高電圧Ｖｐｐと負電位Ｖｂｂの２値レベルを有する
信号を必要とするのはワード線駆動信号ＲＸを伝達する
ＭＯＳトランジスタＮ５である。ワード線ＷＬを負電位
Ｖｂｂに保持するためのＭＯＳトランジスタＮ６は、電
源電位Ｖｃｃレベルの信号がゲートに与えられたときに
は負電位Ｖｂｂをワード線ＷＬに伝達することができ
る。特にこのＭＯＳトランジスタＮ６には高電位Ｖｐｐ
が必要とされない。したがって、図１８に示すように、
信号ＷＤを生成するレベル変換器においてのみ、高電圧
Ｖｐｐと負電位Ｖｂｂの２値レベルを有する信号を生成
するためのレベル変換器を利用し、信号ＺＷＤを生成す
るレベル変換器には電源電位Ｖｃｃと負電位Ｖｂｂの２
値レベルを有する信号を生成するレベル変換器を利用す
る。高電圧Ｖｐｐを利用する回路の数が低減され、消費
電力を低減することができる。
【０１０１】［レベル変換器の変更例６］図１９は、レ
ベル変換器の第６の変更例を示す図である。図１９に示
すレベル変換器は、図１６に示すレベル変換器と、その
入力部に設けられたＭＯＳトランジスタ１７２および１
７３がアドレス信号Ｘａおよび／Ｘａをそれぞれ受ける
点が異なっている。他の構成は図１６に示すレベル変換
器の構成と同じであり、対応する部分には同一の参照番
号を付す。選択時、すなわちＮＡＮＤ型デコーダ２０の
出力が接地電位レベルのＬレベル、アドレス信号Ｘａが
電源電位ＶｃｃレベルのＨレベル、またアドレス信号／
Ｘａが接地電位レベルのＬレベルのとき、ＭＯＳトラン
ジスタ１７２および１７３がオン状態となり、先の図１
６に示すレベル変換器と同様にして、ノード１６１およ
び１６２の電位レベルは接地電位レベルおよび負電位Ｖ
ｂｂレベルとなり、出力ノード１５５からの出力ＷＤま
たはＺＷＤは高電位Ｖｐｐレベルとなる。メモリサイク
ルが完了すると、入力ＩＮが非選択状態のＨレベルとな
り、ノード１６１および１６２の電位はともに上昇す
る。これにより、ＭＯＳトランジスタ１５４がオフ状
態、ＭＯＳトランジスタ１５７がオン状態へ移行し、出
力ノード１５５は負電位Ｖｂｂレベルへと放電される。
出力ノード１５５の電位低下に伴ってＭＯＳトランジス
タ１５６がオン状態となり、ノード１６１の電位を高電
位Ｖｐｐレベルにまで高速に上昇させ、ＭＯＳトランジ
スタ１５４を確実にオフ状態へ移行させる。また出力ノ
ード１５５の電位低下に伴ってＭＯＳトランジスタ１５
８がオフ状態となり、出力ノード１６２がＨレベル（電
源電位Ｖｃｃレベル）を維持し、出力ノード１５５は最
終的に負電位Ｖｂｂレベルにまで放電される。
【０１０２】この後、相補アドレス信号Ｘａおよび／Ｘ
ａはそれぞれ非選択状態を示すＬレベルおよびＨレベル
とされ、ＭＯＳトランジスタ１７２および１７３はとも
にオフ状態とされる。非選択時、すなわちロウデコーダ
２０の出力がＬレベルでありかつアドレス信号ＸａがＬ
レベル、アドレス信号／ＸａがＨレベルのときには、Ｍ
ＯＳトランジスタ１７２および１７３はオフ状態であ
り、スタンバイ状態を維持する。またロウデコーダ２０
の出力が電源電位ＶｃｃレベルのＨレベル、アドレス信
号Ｘａおよび／Ｘａがそれぞれ電源電位Ｖｃｃレベルお
よび接地電位レベルのとき、ＭＯＳトランジスタ１７２
および１７３がオン状態となっても、ノード１６１およ
び１６２の電位はスタンバイ時と同様である。
【０１０３】図１９に示すように、レベル変換器にアド
レスデコード機能を持たせることにより先に図１３およ
び図１４を参照して説明したように、ロウデコード回路
の規模を低減することができる。スタンバイ時において
ＮＡＮＤ型デコーダ２０の出力が電源電位Ｖｃｃレベル
のＨであれば、アドレス信号Ｘａおよび／Ｘａのレベル
がどのようなものであっても、この図１９に示すレベル
変換器の出力ＷＤは非選択状態を示す負電位Ｖｂｂレベ
ルとなる。
【０１０４】この図１９に示すレベル変換器の構成に従
えば、ロウデコード回路の規模を大幅に低減することが
できる。このレベル変換器においてアドレスデコード機
能を持たせる構成は、また図１８に示す構成にも適用す
ることができる。すなわち、図１８に示すレベル変換器
１４１として、図１９に示すレベル変換器を用い、また
図１８に示すレベル変換器３２としては、図１２に示す
レベル変換器が利用されればよい。 ［変更例７］図２０は、この発明の第１の実施例の第７
の変更例の構成を示す図である。図２０に示す構成にお
いては、ロウデコーダ２０が、ＡＮＤ型デコーダ２０ｂ
を含む。すなわち、ロウデコーダ２０は、選択時に電源
電位ＶｃｃレベルのＨの信号を出力する。
【０１０５】レベル変換器３１は、ＡＮＤ型デコーダ２
０ｂの電源電位ＶｃｃレベルのＨレベルおよび接地電位
レベルのＬレベルをそれぞれ、高電位Ｖｐｐレベル、お
よび負電位Ｖｂｂレベルに変換する。レベル変換器３１
の構成は、図６に示すレベル変換器の構成と同じであ
り、対応する部分には同一の参照番号を付す。ワードド
ライバ４０は、高電位Ｖｐｐおよび負電位Ｖｂｂを動作
電源電位として動作するＣＭＯＳインバータの構成を備
える。すなわち、ワードドライバ４０は、レベル変換器
３１の出力ＺＷＤがＬレベルのときに導通し、高電位Ｖ
ｐｐをワード線ＷＬ上に伝達するｐチャネルＭＯＳトラ
ンジスタＰ１と、レベル変換器３１の出力ＺＷＤがＨレ
ベルのときに導通し、ワード線ＷＬへ負電位Ｖｂｂを伝
達するｎチャネルＭＯＳトランジスタＮ７を含む。次に
動作について簡単に説明する。
【０１０６】スタンバイ時および非選択時においては、
ＡＮＤ型デコーダ２０ｂの出力は接地電位ＧＮＤレベル
のＬレベルである。この状態においては、レベル変換器
３１においては、ノード１６１および１６２の電位がそ
れぞれ、接地電位レベルおよび負電位Ｖｂｂレベルとな
り、出力ＺＷＤは高電位Ｖｐｐレベルとなる。ワードド
ライバ４０においては、レベル変換器３１からの高電位
Ｖｐｐレベルの信号ＺＷＤに従って、ｐチャネルＭＯＳ
トランジスタＰ１がオフ状態、ｎチャネルＭＯＳトラン
ジスタＮ７がオン状態となり、ワード線ＷＬは負電位Ｖ
ｂｂレベルに保持される。
【０１０７】ＡＮＤデコーダ２０ｂの出力が選択状態を
示す電源電位ＶｃｃレベルのＨレベルとなった場合、レ
ベル変換器３１におけるノード１６１および１６２の電
位は、それぞれ、高電位Ｖｐｐレベルおよび電源電位Ｖ
ｃｃレベルとなる。したがって、レベル変換器３１の出
力ＺＷＤは、負電位Ｖｂｂレベルとなる。ワードドライ
バ４０においては、負電位Ｖｂｂレベルの信号ＺＷＤに
従って、ＭＯＳトランジスタＰ１がオン状態、ＭＯＳト
ランジスタＮ７がオフ状態となり、ワード線ＷＬ上には
オン状態のＭＯＳトランジスタＰ１を介して高電位Ｖｐ
ｐが伝達される。
【０１０８】図２０に示すように、ロウデコード回路
（ロウデコーダ２０）においてアドレス信号が完全デコ
ードされ、メモリセルアレイにおいて１本のワード線を
指定する信号がレベル変換器３１から発生される構成に
おいても、非選択ワード線は負電位に保持され、メモリ
セルにおける電荷のチャネルリークを確実に抑制するこ
とができる。 ［第８の変更例］図２１は、この発明の第１の実施例の
第８の変更例の構成を示す図である。図２１において
は、レベル変換器３１の入力部に設けられたｎチャネル
ＭＯＳトランジスタ１７２およびｐチャネルＭＯＳトラ
ンジスタ１７３が、それぞれそのゲートにアドレス信号
Ｘａおよび／Ｘａを受ける点が図２０に示す構成と異な
っている。
【０１０９】ロウデコーダ２０はＡＮＤ回路デコーダ２
０ｃにより構成される。レベル変換器３１がアドレスの
デコード機能を備えるため、ＡＮＤ型デコーダ２０ｃの
規模は図２０に示すＡＮＤ型デコーダ２０ｂよりも小さ
くされる。デコーダ２０ｃが選択状態とされたとき、そ
の出力は電源電位ＶｃｃレベルのＨレベルとなる。アド
レス信号Ｘａおよび／Ｘａがそれぞれ電源電位Ｖｃｃレ
ベルのＨレベルおよび接地電位ＧＮＤレベルのＬレベル
の場合には、レベル変換器３１のノード１６１および１
６２がそれぞれ高電位Ｖｐｐレベルおよび電源電位Ｖｃ
ｃレベルとなり、信号ＺＷＤは負電位Ｖｂｂレベルとな
る。これにより、ワードドライバ４０からは高電位Ｖｐ
ｐレベルの信号がワード線ＷＬ上に伝達される。
【０１１０】アドレス信号Ｘａおよび／Ｘａがそれぞ
れ、接地電位ＧＮＤレベルのＬレベルおよび電源電位Ｖ
ｃｃレベルのＨレベルのときには、ＭＯＳトランジスタ
１７２および１７３はともにオフ状態となる。この状態
においては、レベル変換器３１のノード１６１および１
６２は、それぞれ先の状態を維持している。先のサイク
ルにおいて、信号ＺＷＤが負電位Ｖｂｂレベルとされた
とき、そのサイクルの完了時にデコーダ２０ｃの出力が
接地電位レベルのＬレベルとされ、レベル変換器３１の
ノード１６１および１６２は、それぞれ接地電位レベル
および負電位Ｖｂｂレベルとされる。したがって、スタ
ンバイ状態を含む非選択状態においては、ＭＯＳトラン
ジスタ１７２および１７３のオンおよびオフ状態にかか
わらず、信号ＺＷＤは高電位Ｖｐｐレベルを維持する。
信号ＺＷＤが高電位Ｖｐｐレベルの場合には、ワード線
ＷＬはＭＯＳトランジスタＮ７（ワードドライバ４０
内）により負電位Ｖｂｂレベルに維持される。
【０１１１】図２１に示す構成の場合、レベル変換器３
１がアドレスデコード機能を備えているため、ロウデコ
ード回路へ与えられるアドレス信号のビット数を低減す
ることができ、応じてロウデコード回路に含まれるデコ
ーダの数および規模をともに低減することができ、応じ
てロウデコード回路の規模を大幅に低減することができ
る。 ［第２の実施例］図２２は、この発明の第２の実施例で
あるＤＲＡＭの全体の構成を概略的に示す図である。Ｄ
ＲＡＭは、行および列のマトリクス状に配列されるメモ
リセルＭＣを含むメモリセルアレイ１０と、外部からの
アドレス信号を受けて内部アドレス信号を発生するアド
レスバッファ１と、アドレスバッファ１からのアドレス
信号をデコードし、メモリセルアレイ１０における対応
の行を指定する信号を発生するロウデコード回路２を含
む。メモリセルアレイ１０においては、メモリセルＭＣ
の各行に対応してワード線ＷＬが配設され、メモリセル
の各列に対応して列線ＣＬが配設される。図２２におい
ては、（ｎ＋１）本のワード線ＷＬ０〜ＷＬｎと、一方
の列線ＣＬを代表的に示す。列線ＣＬは１対のビット線
ＢＬおよび／ＢＬにより構成される。
【０１１２】アドレスバッファ１およびロウデコード回
路２は、信号／ＲＡＳを受けるＲＡＳバッファ６ｂの出
力によりその動作タイミングが決定される。ＲＡＳバッ
ファ６からの内部ＲＡＳ信号φＲＡＳが活性状態となる
と、アドレスバッファ１が外部からのアドレス信号を取
込み内部行アドレス信号を発生する。ロウデコード回路
によってこの活性状態が内部ＲＡＳ信号φＲＡＳに従っ
て、アドレスバッファ１からの内部行アドレス信号をデ
コードし、メモリセルアレイ１０において１本のワード
線（データ入出力が１ビット単位で行なわれる場合）を
指定する信号を発生する。
【０１１３】ロウデコード回路２の出力はレベル変換機
能付ワード線ドライブ回路２００へ与えられる。レベル
変換機能付ワード線ドライブ回路２００は、メモリセル
アレイ１０のワード線ＷＬ０〜ＷＬｎそれぞれに対応し
て設けられるドライバを備え、その詳細構成は後に説明
するが、ロウデコード回路２からの振幅Ｖｃｃ−ＧＮＤ
の信号を振幅Ｖｐｐ−Ｖｂｂの信号に変換し、対応のワ
ード線上に伝達する。このレベル変換機能付ワード線ド
ライブ回路２００へは、高電圧発生回路１２からの高電
圧Ｖｐｐおよび負電位発生回路１１からの負電位Ｖｂｂ
が与えられる。
【０１１４】ＤＲＡＭは、さらに、周辺回路として、メ
モリセルアレイ１０の列線ＣＬ上の信号を増幅するため
のセンスアンプと、コラムデコーダ２０２からの列選択
信号に従ってメモリセルアレイ１０における対応の列線
を選択して入出力回路２０６に接続するＩＯゲートを含
む。センスアンプとＩＯゲートは１つのブロック２０４
により示される。コラムデコーダ２０２は、図示しない
ＣＡＳバッファからの内部ＣＡＳ信号に応答して活性化
されて、アドレスバッファ１からのアドレス信号をコラ
ムアドレス信号としてデコードし、メモリセルアレイ１
０の対応の列を指定する信号を発生する。
【０１１５】図２２に示す構成において、レベル変換機
能付ワード線ドライブ回路２００において、ワード線ド
ライブ回路そのものに振幅Ｖｃｃ−ＧＮＤの信号を振幅
Ｖｐｐ−Ｖｂｂの信号に変換する機能を持たせることに
より、以下に詳細に説明するように、その回路規模が大
幅に低減される。図２３は、図２２に示すレベル変換機
能付ワード線ドライブ回路の具体的構成を示す図であ
る。図２３において、レベル変換機能付ワード線ドライ
ブ回路２００は、ワード線ＷＬそれぞれに対応して設け
られるワード線ドライバ２１０を含む。このワード線ド
ライバ２１０に対応して、ロウデコード回路２において
はロウデコーダ２０が設けられる。ロウデコーダ２０
は、ＮＡＮＤ型デコーダ２０ａの構成を備える。ＮＡＮ
Ｄ型デコーダ２０ａは、選択時に接地電位ＧＮＤレベル
のＬレベルの信号を出力する。ＮＡＮＤ型デコーダ２０
ａにより、１本のワード線を指定する信号が出力され
る。
【０１１６】ワード線ドライバ２１０は、そのゲートに
電源電位Ｖｃｃを受け、デコーダ２０（２０ａ）の出力
をノード２２３へ伝達するｎチャネルＭＯＳトランジス
タ２２１と、そのゲートに接地電位ＧＮＤを受け、デコ
ーダ２０（２０ａ）の出力をノード２２４へ伝達するｐ
チャネルＭＯＳトランジスタ２２２と、ノード２２３上
の電位に応答して電源ノード２２９に与えられた高電圧
Ｖｐｐを出力ノード２３１へ伝達するｐチャネルＭＯＳ
トランジスタ２２５と、ノード２２４の電位に応答して
他方電源ノード２３０へ与えられた負電位Ｖｂｂを出力
ノード２３１へ伝達するｎチャネルＭＯＳトランジスタ
２２６と、出力ノード２３１の信号電位に応答して電源
ノード２２９に与えられた高電圧Ｖｐｐをノード２２３
へ伝達するｐチャネルＭＯＳトランジスタ２２７と、出
力ノード２３１上の信号電位に応答してノード２２４へ
他方電源ノード２３０へ与えられた負電位Ｖｂｂを伝達
するｎチャネルＭＯＳトランジスタ２２８を含む。
【０１１７】図２３に示すワード線ドライバ２１０の構
成は、図２０に示すレベル変換器３１の構成と同じであ
る。すなわち、ＮＡＮＤ型デコーダ２０ａが選択状態を
示す接地電位レベルの信号を出力するとき、ワード線ド
ライバ２１０においては、ノード２２３の電位が接地電
位レベル、ノード２２４の電位が負電位Ｖｂｂレベルと
なり、出力ノード２３１には、ＭＯＳトランジスタ２２
５を介して高電圧Ｖｐｐが伝達される。ＮＡＮＤ型デコ
ーダ２０ａは、非選択状態（またはスタンバイ状態）の
ときには電源電位Ｖｃｃレベルの信号を出力する。ワー
ド線ドライバ２１０においては、ノード２２３および２
２４の電位が上昇すると、ＭＯＳトランジスタ２２５が
オフ状態へ移行し、ＭＯＳトランジスタ２２６がオン状
態へ移行する。これにより、出力ノード２３１の電位が
低下する。出力ノード２３１の電位がＭＯＳトランジス
タ２２６により放電されて負電位Ｖｂｂレベルとなる
と、ＭＯＳトランジスタ２２７はオン状態になり、ノー
ド２２３へ高電圧Ｖｐｐを伝達し、ＭＯＳトランジスタ
２２５をオフ状態とする。またＭＯＳトランジスタ２２
８がオフ状態とされ、ノード２２４はＮＡＮＤ型デコー
ダ２０ａから与えられた電源電位Ｖｃｃレベルを維持す
る。これにより、非選択状態のワード線へは、出力ノー
ド２３１から負電位Ｖｂｂレベルの信号が伝達される。
【０１１８】図２０に示す構成との比較から明らかなよ
うに、図２３に示す第２の実施例の構成においてはロウ
デコーダの出力のレベル変換を行なう回路が直接ワード
線を駆動しており、図２０に示すＣＭＯＳインバータの
構成を有するワードドライバを不要とすることができ
る。これにより、レベル変換およびワード線ドライブを
行なう回路の規模を低減することができる。また、非選
択ワード線の電位は負電位Ｖｂｂレベルに維持されるた
め、確実にメモリセルトランジスタにおける電荷のチャ
ネルリークの発生を抑制することができる。
【０１１９】［変更例１］図２４は、この発明の第２の
実施例の第１の変更例の要部の構成を示す図である。図
２４においては、レベル変換機能付ワード線ドライブ回
路２００に含まれるワード線ドライバ２４０とこのワー
ド線ドライバ２４０に対応して設けられるロウデコーダ
２０のみを示す。ロウデコーダ２０は、ＮＡＮＤ型デコ
ーダ２０ｄを含む。ワード線ドライバ２４０は、図２３
に示すワード線ドライバ２１０とは、入力段に設けられ
たＭＯＳトランジスタ２４１および２４２が、アドレス
信号Ｘａおよび／Ｘａをそれぞれのゲートに受ける点が
異なっている。他の構成は同じであり、対応する部分に
は同一の参照番号を付す。
【０１２０】この図２４に示すワード線ドライバ２４０
の動作自体は図２１に示すレベル変換器３１の動作と同
じである。異なっているのは、図２１に示すレベル変換
器３１は、信号ＺＷＤを出力し、図２４に示すワード線
ドライバ２４０は、ロウデコーダ２０の出力ならびにア
ドレス信号Ｘａおよび／Ｘａに従ってワード線ＷＬ上へ
高電圧Ｖｐｐまたは負電位Ｖｂｂを伝達する点である。
出力ノード２３１の電位が高電圧Ｖｐｐレベルのとき、
ＭＯＳトランジスタ２２８がオン状態であり、ノード２
２４が負電位Ｖｂｂレベルとなり、ＭＯＳトランジスタ
２２６はオフ状態とされる。一方、出力ノード２３１の
電位が負電位Ｖｂｂレベルのときには、ＭＯＳトランジ
スタ２２８がオフ状態となり、ＭＯＳトランジスタ２２
７がオン状態となり、ＭＯＳトランジスタ２２５をオフ
状態とする。すなわちこのワード線ドライバ２４０は、
いわゆる「ハーフラッチ」の構成を備えている。これに
より、安定にワード線ＷＬを高電位Ｖｐｐまたは負電位
ｂｂに設定することができる。
【０１２１】アドレス信号Ｘａおよび／Ｘａは互いに相
補な論理のアドレス信号である。ロウデコーダ２０の出
力がＬレベル、アドレス信号ＸａがＨレベルのとき、こ
のワード線ドライバ２４０は出力ノード２３１から高電
圧Ｖｐｐをワード線ＷＬ上へ伝達する。ロウデコーダ２
０の出力がＨレベルおよび／またはアドレス信号Ｘａが
Ｌレベルのときには、このワード線ドライバ２４０の各
ノード電位はスタンバイ時と同じであり、出力ノード２
３１から対応のワード線ＷＬ上に負電位Ｖｂｂが伝達さ
れる。この図２４に示す構成に従えば、ワード線ドライ
バがアドレスデコード機能を備えているため、ロウデコ
ード回路（ロウデコーダ２０）でデコードされるアドレ
ス信号の数を低減することができる。したがって、ロウ
デコード回路に含まれるロウデコーダの数および回路規
模を低減することができる。
【０１２２】［第３の実施例］図２５は、この発明の第
３の実施例であるＤＲＡＭの要部の構成を概略的に示す
図である。図２５においては、行選択に関連する回路の
構成のみを示す。図２５において、ＤＲＡＭは、アドレ
スバッファ１からの内部行アドレス信号をデコードし、
メモリセルアレイ１０における所定数のワード線を指定
するワード線グループ指定信号を生成するロウデコード
回路２と、このワード線グループ指定信号が指定するワ
ード線グループのうちの特定のワード線を指定する信号
ＲＸおよびＺＲＸを生成するＲＸデコード回路２５０
と、ロウデコード回路２からの振幅Ｖｐｐ−ＧＮＤの信
号を振幅Ｖｐｐ−Ｖｂｂの信号に変換するレベル変換回
路２５２と、レベル変換回路２５２からの出力に応答し
て、メモリセルアレイ１０内のワード線ＷＬ（ＷＬ０〜
ＷＬｎ）へＲＸデコード回路２５０からの信号ＲＸまた
は負電位Ｖｂｂを伝達するワード線ドライブ回路２５４
を含む。
【０１２３】ＲＸデコード回路２５０は、以下に説明す
る様に、振幅Ｖｐｐ−Ｖｂｂの信号を生成する。信号Ｒ
ＸおよびＺＲＸは互いに相補な論理の信号である。図２
６は、図２５に示すＲＸデコード回路の構成の一例を示
す図である。図２６においては、１つの信号ＲＸおよび
ＺＲＸに関連する部分の構成のみを示す。ロウデコード
回路２からのワード線グループ指定信号がたとえば４本
のワード線を指定する場合、図２６に示す構成が４つ設
けられる。図２６において、ＲＸデコード回路２５０
は、アドレスバッファ１からの内部アドレス信号をデコ
ードするデコード部２５２と、デコード部２５２からの
振幅Ｖｃｃ−ＧＮＤの信号を振幅Ｖｐｐ−Ｖｂｂの信号
に変換するとともに、互いに相補な論理の信号ＲＸおよ
びＺＲＸを発生するレベル変換部２５４を含む。デコー
ド部２５２は、ＮＡＮＤ型デコーダ２５２ａにより構成
される。
【０１２４】レベル変換部２５４は、ノード２６６に与
えられるデコード部２５２の振中Ｖｃｃ−ＧＮＤの出力
を反転して振幅ＧＮＤ−Ｖｐｐの信号を出力するインバ
ータ２６１と、ノード２６６上の電位に応答して電源ノ
ード２６８へ与えられた高電圧Ｖｐｐを出力ノード２６
７ａへ伝達するｐチャネルＭＯＳトランジスタ２６２
と、インバータ２６１の出力に応答して電源ノード２６
８に与えられた高電圧Ｖｐｐを反転出力ノード２６７ｂ
に伝達するｐチャネルＭＯＳトランジスタ２６３と、出
力ノード２６７ａ上の信号電位に応答して反転出力ノー
ド２６７ｂへ他方電源ノード２６９へ与えられた負電位
Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ２６５
と、反転出力ノード２６７ｂの電位に応答して出力ノー
ド２６７ａへ他方電源ノード２６９へ与えられた負電位
Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ２６４
を含む。
【０１２５】この図２６に示すレベル変換部２５４の構
成は、図４に示すレベル変換器の構成と同じであり、同
様に動作する。すなわち、デコード部２５２から接地電
位レベルの出力がノード２６６へ与えられたとき、出力
ノード２６７ａがｐチャネルＭＯＳトランジスタ２６２
により高電圧Ｖｐｐレベルにまで充電され、反転出力ノ
ード２６７ｂは、ｎチャネルＭＯＳトランジスタ２６５
により負電位Ｖｂｂレベルにまで放電される。出力ノー
ド２６７ａから高電圧Ｖｐｐレベルの信号ＲＸが出力さ
れ、反転出力ノード２６７ｄから負電位Ｖｂｂレベルの
信号ＺＲＸが出力される。
【０１２６】入力ノード２６６の電位が電源電位Ｖｃｃ
レベルのとき、反転出力ノード２６７ｂがｐチャネルＭ
ＯＳトランジスタ２６３により高電圧Ｖｐｐレベルにま
で充電され、出力ノード２６７ａがｎチャネルＭＯＳト
ランジスタ２６４に負電位Ｖｂｂにまで放電される。し
たがってこの場合には、高電圧Ｖｐｐレベルの信号ＺＲ
Ｘと負電位Ｖｂｂレベルの信号ＲＸが出力される。図２
７は、図２５に示すロウデコート回路、レベル変換回路
およびワード線ドライブ回路の構成を示す図である。図
２７においては、１本のワード線ＷＬを選択する部分の
構成を示す。
【０１２７】図２７において、ロウデコード回路２は、
ワード線グループ指定信号を発生するロウデコーダ２０
を含む。ロウデコーダ２０は、ＡＮＤ型デコーダ２０ｂ
により構成される。レベル変換回路２５２は、ロウデコ
ーダ２０に対応して設けられるレベル変換器３００を含
む。レベル変換器３００の構成は、図２０に示すレベル
変換器３１の構成と同じである。対応する部分には同一
の参照符号を付す。ワード線ドライブ回路２５４は、ワ
ード線ＷＬそれぞれに対応して設けられるワードドライ
バ３２０を含む。このワードドライバ３２０は、１つの
レベル変換器３００に対して複数個設けられる。ワード
ドライバ３２０は、レベル変換器３００の出力ＺＷＤに
応答して信号ＲＸを対応のワード線ＷＬ上へ伝達するｐ
チャネルＭＯＳトランジスタＰ５と、レベル変換器３０
０からの信号ＺＷＤに応答してワード線ＷＬへ負電位Ｖ
ｂｂを伝達するｎチャネルＭＯＳトランジスタＮ８と、
反転信号ＺＲＸに応答してワード線ＷＬへ負電位Ｖｂｂ
を伝達するｎチャネルＭＯＳトランジスタＮ９を含む。
ｐチャネルＭＯＳトランジスタＰ５の基板は高電圧Ｖｐ
ｐを受ける。信号ＲＸおよびワード線ＷＬの振幅は高電
圧Ｖｐｐと負電位Ｖｂｂの間であり、ＭＯＳトランジス
タＰ５におけるＰＮ接合（不純物領域と基板領域の間の
接合）が順方向にバイアスされるのを防止するためであ
る。ｎチャネルＭＯＳトランジスタＮ８およびＮ９の基
板領域へは負電位Ｖｂｂが与えられる。次に動作につい
て説明する。
【０１２８】ロウデコーダ２０およびレベル変換器３０
０の動作は先に図２０を参照して説明した動作と同じで
ある。ＡＮＤ型デコーダ２０ｂの出力が選択状態を示す
Ｈレベル（Ｖｃｃレベル）のとき、レベル変換器３００
からは、負電位Ｖｂｂレベルの信号ＺＷＤが出力され
る。ＡＮＤ型デコーダ２０ｂの出力が非選択状態を示す
Ｌレベル（接地電位レベル）のとき、レベル変換器３０
０からの信号ＺＷＤは高電圧Ｖｐｐレベルとなる。レベ
ル変換器３００からの信号ＺＷＤが高電圧Ｖｐｐの場
合、ｐチャネルＭＯＳトランジスタＰ５がオフ状態とな
り、ｎチャネルＭＯＳトランジスタＮ８がオン状態とな
り、ワード線ＷＬはＭＯＳトランジスタＮ８により負電
位Ｖｂｂに設定される。
【０１２９】信号ＺＷＤが負電位Ｖｂｂレベルのとき、
ＭＯＳトランジスタＮ８がオフ状態、ｐチャネルＭＯＳ
トランジスタＰ５がオン状態となる。信号ＲＸが高電圧
Ｖｐｐレベルのときには、反転信号ＺＲＸは負電位Ｖｂ
ｂレベルであり、ＭＯＳトランジスタＮ９はオフ状態と
なる。ワード線ＷＬはＭＯＳトランジスタＴ５から高電
圧Ｖｐｐレベルの信号ＲＸを受けてその電位が高電圧Ｖ
ｐｐレベルにまで上昇する。信号ＺＷＤが負電位Ｖｂｂ
レベルであり、かつ信号ＲＸが負電位Ｖｂｂレベルの場
合、ワード線ＷＬ上へはＭＯＳトランジスタＰ５を介し
てこの負電位レベルの信号ＲＸが伝達される。ＭＯＳト
ランジスタＰ５のしきい値電圧をＶｔｈｐとすると、こ
のＭＯＳトランジスタＰ５は、Ｖｂｂ＋｜Ｖｔｈｐ｜の
電位をワード線ＷＬへ伝達する。すなわち、ワード線Ｗ
Ｌは、ＭＯＳトランジスタＰ５により、Ｖｂｂ＋｜Ｖｔ
ｈｐ｜のレベルに設定される。信号ＲＸが負電位Ｖｂｂ
レベルのとき、反転信号ＺＲＸは高電圧Ｖｐｐレベルで
ある。したがってＭＯＳトランジスタＮ９がオン状態と
なり、このワード線ＷＬの電位を確実に負電位Ｖｂｂレ
ベルに設定する。この図２７に示すワードドライバ３２
０を利用することにより、非選択状態のワード線ＷＬの
電位を確実に負電位Ｖｂｂレベルに保持することがで
き、メモリセルに含まれるトランジスタにおけるチャネ
ルリークの発生を抑制し、「ディスターブリフレッシ
ュ」特性を改善することができる。
【０１３０】［変更例１］図２８は、この発明の第３の
実施例の第１の変更例の構成を示す図である。図２８に
示す構成においては、レベル変換器３００の入力部に設
けられたＭＯＳトランジスタ１７２および１７３がそれ
ぞれのゲートにアドレス信号Ｘａおよび反転アドレス信
号ＺＸａを受ける。他の構成は図２７に示す構成と同じ
である。対応する部分には同一の参照番号を付す。図２
８に示すレベル変換器３００の構成は、実質的に図２１
に示すレベル変換器３１の構成と同じである。レベル変
換器３００がアドレスデコード機能を有するため、ロウ
デコード回路２に含まれるロウデコーダ２０（ＡＮＤ型
デコーダ２０ｄ）の数および規模を低減することができ
る。
【０１３１】［第４の実施例］図２９は、この発明の第
４の実施例であるＤＲＡＭの要部の構成を示す図であ
る。図２９において、行選択信号発生回路３６０は、図
１ないし２８に示す実施例において用いられたアドレス
バッファ、ロウデコード回路およびレベル変換回路に対
応する。この行選択信号発生回路３６０は、またＲＸデ
コーダを含んでもよい。ワード線ドライブ回路３５０
は、図１ないし図２８に示す実施例において用いられた
ワード線ドライブ回路のいずれであってもよい。ワード
線ドライブ回路３５０は、メモリセルアレイ１０におけ
るワード線ＷＬ０〜ＷＬｎ上へ高電圧Ｖｐｐまたは負電
位Ｖｂｂを外部から与えられるアドレス信号によりアド
レス指定されたワード線および残りのワード線へ伝達す
る機能を満たすことが要求されるだけである。
【０１３２】図２９において、ＤＲＡＭは、さらに、第
１の負電位Ｖｂｂ１を発生する第１の負電位発生回路３
９０と、第２の負電位Ｖｂｂ２を発生する第２の負電位
発生回路３８０と、テストモード指示信号ＴＥに従って
これら負電位発生回路３８０および３９０の出力の一方
を選択してワード線ドライブ回路３５０へ負電位Ｖｂｂ
として電源線３７０を介して伝達する切換回路４００を
含む。この切換回路４００からの電源線３７０はまた行
選択信号発生回路３６０に含まれるレベル変換部および
メモリセルアレイ１０の基板領域にも負電位Ｖｂｂを供
給する。第１の負電位Ｖｂｂ１は第２の負電位Ｖｂｂ２
よりもより負の値である（Ｖｂｂ２＞Ｖｂｂ１）。次に
動作について簡単に説明する。
【０１３３】通常動作モード時においては、テストモー
ド指示信号ＴＥはＬレベルであり、切換回路（この構成
については後に詳細に説明する）４００は、第１の負電
位発生回路３９０が発生する第１の負電位Ｖｂｂ１を選
択して電源線３７０上へこの第１の負電位Ｖｂｂ１を伝
達する。テストモード時には、テストモード指示信号Ｔ
ＥがＨレベルとなり、切換回路４００は、第２の負電位
発生回路３８０が発生する第２の電位Ｖｂｂ２を選択し
て電源線３７０上に負電位Ｖｂｂとして伝達する。テス
ト動作モード時においては、非選択ワード線には、第２
の負電位Ｖｂｂ２が伝達される。この第２の負電位Ｖｂ
ｂ２は第１の負電位Ｖｂｂ１よりもその絶対値が小さ
い。この場合、容量結合によるワード線電位の浮上が
り、およびビット線の電位の変動の影響を、第１の負電
位Ｖｂｂ１を用いる場合に比べて受けやすくなる。すな
わち、テスト動作モード時に負電位Ｖｂｂの絶対値を小
さくすることにより「ディスターブリフレッシュ」の加
速テストを実行することができる。すなわち、テストモ
ード動作時にメモリトランジスタのゲートへ印加される
負電位Ｖｂｂの絶対値を小さくすることにより、このメ
モリトランジスタのチャネル領域に弱い反転領域が形成
されやすくし、チャネルリークによる電荷の移動を生じ
させやすくする。これにより「ディスターブリフレッシ
ュ」の加速テストを実現することができる。
【０１３４】次に各部の構成について説明する。図３０
は、第２の負電位発生回路の構成の一例を示す図であ
る。図３０において、第２の負電位発生回路３８０は、
所定の幅および周期を有するクロックパルスφを発生す
る発振器３８１と、発振器３８１からノード３８８ｃに
伝達されたクロックパルスφを容量結合によりノード３
８８ａに伝達するためのキャパシタ３８２と、ノード３
８８ｃ上のクロックパルスφを反転するインバータ３８
３と、インバータ３８３からノード３８８ｄに伝達され
たクロックパルスを容量結合によりノード３８８ｂへ伝
達するキャパシタ３８４と、ノード３８８ａにその一方
導通端子（ソース）が接続され、そのゲートおよび他方
導通端子（ドレイン）が接地電位ＧＮＤに接続され、か
つその基板（バックゲート）がノード３８８ｃに接続さ
れるｐチャネルＭＯＳトランジスタ３８５と、そのゲー
トがノード３８８ａに接続され、その一方導通端子がノ
ード３８８ｂに接続され、その他方導通端子が接地電位
を受けるように接続されるｐチャネルＭＯＳトランジス
タ３８６と、そのゲートがノード３８８ｂに接続され、
その一方導通端子が出力ノードに接続され、その他方導
通端子（ドレイン）がノード３８８ｂに接続されるｐチ
ャネルＭＯＳトランジスタ３８７を含む。
【０１３５】ＭＯＳトランジスタ３８６および３８７の
基板領域（バックゲート）はともにノード３８８ｄに接
続される。ＭＯＳトランジスタ３８５、３８６、および
３８７の基板領域（バックゲート）を電源電位Ｖｃｃレ
ベルに固定せず、内部ノードに接続しているのは、ノー
ド３８８ａおよび３８８ｂが負電位となったとき、これ
らのＭＯＳトランジスタ３８５、３８６、３８７の不純
物領域と基板領域の間に印加される電界をできるだけ小
さくするためである。次に動作について簡単に説明す
る。以下の説明においては、ＭＯＳトランジスタ３８
５、３８６、および３８７のしきい値電圧はすべて同じ
であり、その絶対値はＶｔｈｐであるとする。
【０１３６】クロックパルスφがＨレベル（Ｖｃｃレベ
ル）に立上がると、キャパシタ３８２の容量結合により
ノード３８８ａの電位が上昇する。ＭＯＳトランジスタ
３８５がオン状態となり、ノード３８８を放電し、ノー
ド３８８ａの電位はＶｔｈｐとなる。一方、インバータ
３８３によりノード３８８ｄの電位はＬレベル（接地電
位レベル）となり、ノード３８８ｂの電位がキャパシタ
３８４の容量結合により低下し、負電位となる。ＭＯＳ
トランジスタ３８６のゲート電位はＶｔｈｐであり、Ｍ
ＯＳトランジスタ３８６はオフ状態となる。一方、ＭＯ
Ｓトランジスタ３８７がオン状態となり、ノード３８８
ｄからノード３８８ｅへ電子が流出し、出力ノード３８
８ｅの電位が低下する。ノード３８８ｅとノード３８８
ｄの電位差がＶｔｈｐとなるとＭＯＳトランジスタ３８
８ｂがオフ状態となる。クロックパルスφがＬレベルに
立下がると、キャパシタ３８２の容量結合により、ノー
ド３８８ａの電位が低下し負電位となり、ＭＯＳトラン
ジスタ３８５がオフ状態、ＭＯＳトランジスタ３８６が
オン状態となる。インバータ３８３の出力がＨレベルに
立上がり、ノード３８８ｂの電位がキャパシタ３８４の
容量結合により上昇しても、ＭＯＳトランジスタ３８６
により、このノード３８８ｂの電位は接地電位レベルに
まで放電される。この動作を繰り返すことにより、ノー
ド３８８ｂの電位が、ＧＮＤと−Ｖｃｃの間で変化す
る。これにより、出力ノード３８８ｅから出力される負
電位Ｖｂｂ２は、−（Ｖｃｃ−Ｖｔｈｐ）となる。
【０１３７】図３１は、図２１に示す第１の負電位発生
回路の構成の一例を示す図である。図３１において、第
１の負電位発生回路３９０は、所定の幅および周期を有
するクロックパルスφを発生する発振器３９１と、クロ
ックパルスφを反転するインバータ３９２と、クロック
パルスφを容量結合によりノード３９８ａへ伝達するキ
ャパシタ３９３と、インバータ３９２の出力を容量結合
によりノード３９８ｃへ伝達するキャパシタ３９４と、
ノード３９８ａと接地電位供給ノードとの間にダイオー
ド接続されるｐチャネルＭＯＳトランジスタ３９５と、
その一方導通端子がノード３９８ｃに接続され、その他
方導通端子が接地電位供給ノードに接続され、そのゲー
トがノード３９８ａに接続されるｐチャネルＭＯＳトラ
ンジスタ３９６と、その一方導通端子（ドレイン）がノ
ード３９８ｃに接続され、そのゲートがノード３９８ａ
に接続され、その他方導通端子（ソース）および基板領
域が出力ノード３９８ａに出力されるｎチャネルＭＯＳ
トランジスタ３９７を含む。ＭＯＳトランジスタ３９６
の基板領域はノード３９８ｂに接続される。次に動作に
ついて説明する。
【０１３８】説明を簡単にするために、ｐチャネルＭＯ
Ｓトランジスタ３９６および３９６のしきい値電圧の絶
対値とｎチャネルＭＯＳトランジスタ３９７のしきい値
電圧はすべて等しくＶｔｈであるとする。クロックパル
スφがＨレベル（Ｖｃｃレベル）に立上がると、ノード
３９８ａの電位が上昇し、ＭＯＳトランジスタ３９５が
オン状態となる。これにより、ノード３９８ａの電位は
Ｖｔｈにクランプされる。一方、インバータ３９２の出
力がＬレベルとなり、ノード３９８ｃの電位はキャパシ
タ３９４の容量結合により低下し、負電位となる。ＭＯ
Ｓトランジスタ３９６がオフ状態となる。一方、ＭＯＳ
トランジスタ３９７はオン状態であり、ノード３９８ｃ
から出力ノード３９８ｄへ電子が流出する。これによ
り、出力ノード３９８ｄの電位が低下し、ノード３９８
ｃの電位とノード３９８ｄの電位が等しくなる（ＭＯＳ
トランジスタ３９７のゲート電位はＶｔｈ）。
【０１３９】クロックパルスφがＬレベルに立下がる
と、ノード３９８ａの電位がキャパシタ３９３の容量結
合により低下し、負電位レベルとなり、ＭＯＳトランジ
スタ３９５はオフ状態となる。一方、インバータ３９２
の出力がＨレベルへ立上がり、ノード３９８ｃの電位が
キャパシタ３９４による容量結合により上昇する。ノー
ド３９８ａの電位が負電位であり、ＭＯＳトランジスタ
３９６がオン状態となり、ノード３９８ｃの電位を接地
電位レベルへ放電し、ＭＯＳトランジスタ３９７がオフ
状態となる。以降この動作を繰り返すことにより、ノー
ド３９８ｃの電位は−Ｖｃｃと接地電位レベルの間を振
動する。ノード３９８ａの電位はＶｔｈと−Ｖｃｃ＋Ｖ
ｔｈｐの間を振動する。これにより、出力ノード３９８
ｄから出力される第１の負電位Ｖｂｂ１は、最終的に−
Ｖｃｃレベルに到達する。
【０１４０】図３２は、図２９に示す切換回路４００の
構成の一例を示す図である。図３２において、切換回路
４００は、振幅Ｖｃｃのテストモード指示信号ＴＥのレ
ベルを変換するためのレベル変換器４１０と、レベル変
換器４１０の出力に応答して、負電位Ｖｂｂ１およびＶ
ｂｂ２の一方を選択して電源線３７０を伝達する選択回
路４２０を含む。レベル変換器４１０は、テストモード
指示信号ＴＥに応答して電源ノード４１８の電源電位Ｖ
ｃｃを一方出力ノード４１７へ伝達するｐチャネルＭＯ
Ｓトランジスタ４１１と、テストモード指示信号ＴＥを
反転するインバータ４１３と、インバータ４１３の出力
に応答して、電源ノード４１８へ与えられた電源電位Ｖ
ｃｃを他方出力ノード４１６へ伝達するｐチャネルＭＯ
Ｓトランジスタ４１２と、出力ノード４１６上の信号電
位に応答して出力ノード４１７を他方電源ノード４１９
へ与えられた第１の負電位Ｖｂｂ１へ放電するｎチャネ
ルＭＯＳトランジスタ４１４と、出力ノード４１７上の
信号電位に応答して出力ノード４１６を第１の負電位Ｖ
ｂｂ１レベルへ放電するｎチャネルＭＯＳトランジスタ
４１５を含む。ｐチャネルＭＯＳトランジスタ４１１お
よび４１２は互いに相補にオン状態となり、ｎチャネル
ＭＯＳトランジスタ４１４および４１５は互いに相補的
にオン状態となる。またＭＯＳトランジスタ４１２およ
び４１５が互いに相補的にオン状態となり、ＭＯＳトラ
ンジスタ４１１および４１４は互いに相補的にオン状態
となる。
【０１４１】選択回路４２０は、レベル変換器４１０の
出力ノード４１６からの信号電位をゲートに受け、第２
の負電位Ｖｂｂ２を電源線３７０へ伝達するｎチャネル
ＭＯＳトランジスタ４２１と、レベル変換器４１０の出
力ノード４１７の信号電位をゲートに受け、第１の負電
位Ｖｂｂ１を電源線３７０へ伝達するｎチャネルＭＯＳ
トランジスタ４２２を含む。次に動作について簡単に説
明する。テストモード指示信号ＴＥが接地電位レベルの
Ｌレベルのとき、ＭＯＳトランジスタ４１１がオン状
態、ＭＯＳトランジスタ４１２がオフ状態となり、出力
ノード４１７は電源電位Ｖｃｃレベルに充電される。出
力ノード４１６は、この出力ノード４１７上のＶｃｃレ
ベルの電位に応答してオン状態となるＭＯＳトランジス
タ４１５により第１の負電位Ｖｂｂ１レベルに放電され
る。ＭＯＳトランジスタ４１４は、この出力ノード４１
６上の第１の負電位Ｖｂｂ１レベルの信号に従ってオフ
状態になる。
【０１４２】選択回路４２０においては、ＭＯＳトラン
ジスタ４２１はオフ状態（Ｖｂｂ１＜Ｖｂｂ２）、ＭＯ
Ｓトランジスタ４２２がオン状態となる。したがって、
電源線３７０へは第１の負電位Ｖｂｂ１が伝達される。
すなわち、テストモード指示信号ＴＥが非活性状態のＬ
レベルのときには、通常動作モードが実行され、第１の
負電位Ｖｂｂ１が選択されて電源線３７０上に伝達され
る。テストモード指示信号ＴＥが電源電位レベルのＨレ
ベルのとき、ＭＯＳトランジスタ４１１がオフ状態、Ｍ
ＯＳトランジスタ４１２がオン状態となり、出力ノード
４１６の電位が電源電位Ｖｃｃレベルとなる。この出力
ノード４１７はＭＯＳトランジスタ４１４により第１の
負電位Ｖｂｂ１レベルにまで放電される。ＭＯＳトラン
ジスタ４１５は、この出力ノード４１７の第１の負電位
Ｖｂｂ１レベルに従ってオフ状態にある。選択回路４２
０においては、出力ノード４１６からの電源電位Ｖｃｃ
レベルの信号電位を受けるＭＯＳトランジスタ４２１が
オン状態、出力ノード４１７からの第１の負電位Ｖｂｂ
１レベルの信号電位をゲートに受けるｎチャネルＭＯＳ
トランジスタ４２２がオフ状態となる。これにより、電
源線３７０上には第２の負電位Ｖｂｂ２が伝達される。
テストモード時に、非選択ワード線へ印加される負電位
Ｖｂｂの値を通常動作モード時よりも浅くする（絶対値
を小さくする）ことにより、「ディスターブリフレッシ
ュ」の加速テストを実行することができる。
【０１４３】［変更例１］図３３は、この発明の第４の
実施例の第１の変更例の構成を示す図である。図３３に
おいては、負電位発生系は、負電位電源線３７０上へ負
電位Ｖｂｂを供給する負電位発生回路４３０と、負電位
電源線３７０上の負電位Ｖｂｂのレベルを検出し、その
検出結果に従って負電位発生回路４３０の活性／非活性
を制御する信号ＢＢＥを発生するレベル検知回路４４０
を含む。このレベル検知回路４４０は、その判断基準レ
ベルがテストモード指定信号φＴＥにより切換えられ
る。このレベル検知回路４４０は、負電位電源線３７０
上の負電位Ｖｂｂが予め定められた電位よりもより負と
なった場合には、信号ＢＢＥを非活性状態とし、負電位
発生回路４３０の動作を停止させる。負電位発生回路４
３０は、図３０および図３１に示すチャージポンプ回路
を備えており、このレベル検知回路４４０からの信号Ｂ
ＢＥが非活性状態となったとき、そのチャージポンプ動
作を停止する。これにより、負電位電源線３７０への負
電荷（電子）の供給が停止され、負電位電源線３７０上
の負電位Ｖｂｂの電位が上昇する。負電位電源線３７０
上の負電位Ｖｂｂが所定のレベル以上となったとき、レ
ベル検知回路４４０は、信号ＢＢＥを活性状態とし、負
電位発生回路３４０を活性化させる。活性状態の負電位
発生回路４３０は、負電位電源線３７０へ電子を供給
し、この負電位電源線３７０上の電位を低下させる。こ
れにより、負電位発生回路４３０が負電位電源線３７０
へ供給する負電位Ｖｂｂのレベルは、レベル検知回路４
４２により所定の電位レベルに保持される。
【０１４４】負電位電源線３７０上の負電位は、図２９
に示すワード線ドライブ回路および行選択信号発生回路
ならびにメモリセルアレイ１０へ供給される。非選択ワ
ード線上へはこの負電位電源線３７０上の負電位Ｖｂｂ
が伝達される。テストモード指定信号φＴＥに従ってレ
ベル検知回路４４０が信号ＢＢＥの活性／非活性化の基
準レベルを高くする。これにより、テスト動作モード時
には負電位電源線３７０上の負電位Ｖｂｂの電位レベル
が通常動作モード時よりも高くなり、非選択ワード線へ
伝達される負電位Ｖｂｂも応じて高くなる。テストモー
ド動作時に非選択ワード線へ伝達される負電位Ｖｂｂを
高くすることにより、「ディスターブリフレッシュ」の
加速テストを実現することができる。次に各部の構成に
ついて説明する。
【０１４５】図３４は、図３３に示す負電位発生回路の
構成の一例を示す図である。図３４において、負電位発
生回路４３０は、クロック信号φを発生する発振器４３
１と、発振器４３１からのクロックパルスφに従ってチ
ャージポンプ動作を行なって負電位Ｖｂｂを発生するチ
ャージポンプ回路４３２を含む。チャージポンプ回路４
３２の構成は、図３０および図３２に示すチャージポン
プ回路のいずれかが利用されればよい。発振器４３１
は、４段の直列に接続されるインバータ４３５ａ、４３
５ｂ、４３５ｃ、および３３５ｄと、インバータ４３５
ｄの出力とイネーブル信号ＢＢＥを受ける２入力ＮＡＮ
Ｄ回路４３６を含む。ＮＡＮＤ回路４３６の出力は初段
のインバータ４３５ａの入力部へ与えられる。ＮＡＮＤ
回路４３６からクロックパルスφが出力される。発振器
４３１に含まれるインバータの段数は、偶数であればよ
く、４段に限定される必要はない。
【０１４６】信号ＢＢＥが“Ｌ”の非活性状態のとき、
ＮＡＮＤ回路４３６の出力はＨレベルに固定される。す
なわちクロックパルスφが変化せず、チャージポンプ回
路４３２のチャージポンプ動作が禁止される。信号ＢＢ
Ｅが活性状態のＨレベルのとき、ＮＡＮＤ回路４３６
は、インバータとして機能する。したがって、発振器４
３１は、５段のインバータが直列接続されたリングオシ
レータとして機能し、インバータの段数および遅延時間
により決定されるパルス幅および周期を有するクロック
パルスφを発生する。この周期的に変化するクロックパ
ルスφによりチャージポンプ回路４３２がチャージポン
プ動作を実行し、負電位Ｖｂｂを発生する。信号ＢＢＥ
によりチャージポンプ回路４３２を活性／非活性化する
ことができ、負電位Ｖｂｂのレベルを所定レベルに維持
することができる（チャージポンプ回路４３２は、動作
時には負電荷（電子）を負電位電源線３７０へ供給する
ためである）。
【０１４７】図３５はテストモード指定信号φＴＥを発
生する回路を示す図である。図３５において、テストモ
ード指示信号φＴＥは、テストモード指定信号ＴＥのレ
ベルを変換するレベル変換器４４１により発生される。
レベル変換器４４１の構成は図３２に示すレベル変換器
４１０の構成と同じである。テストモード指示信号ＴＥ
は外部から直接与えられてもよく、複数の信号のタイミ
ング関係および所定のアドレス信号ビットの値の組合わ
せにより発生される構成が利用されてもよい。また特定
のピン端子の電位を所定電位レベル以上に上昇させるこ
とによりテストモード指定信号ＴＥが発生される構成が
利用されてもよい。レベル変換器４４１により、振幅Ｖ
ｃｃ−ＧＮＤレベルのテストモード指定信号ＴＥが、振
幅Ｖｃｃ−Ｖｂｂのテストモード指定信号φＴＥに変換
される。
【０１４８】図３６は、図３３に示すレベル検知回路４
４０の構成の一例を示す図である。図３６において、レ
ベル検知回路４４０は、負電位電源線３７０とノード４
４７の間に直列に接続される２つのダイオード接続され
たｎチャネルＭＯＳトランジスタ４４１および４４２
と、ＭＯＳトランジスタ４４１と並列に設けられ、かつ
そのゲートにテストモード指示信号ＴＥを受けるｎチャ
ネルＭＯＳトランジスタ４４６と、ノード４４８とノー
ド４４７との間に設けられ、そのゲートに接地電位ＧＮ
Ｄを受けるｎチャネルＭＯＳトランジスタ４４３と、電
源ノード（Ｖｃｃノード）とノード４４８の間に設けら
れ、そのゲートに接地電位ＧＮＤを受けるｐチャネルＭ
ＯＳトランジスタ４４４と、出力ノード４４８上の信号
電位を増幅する２段の直列接続されたインバータ４４４
ａおよび４４５ｂを含む。インバータ４４５ｄからイネ
ーブル信号ＢＢＥが出力される。次に動作について説明
する。
【０１４９】今、ＭＯＳトランジスタ４４１、４４２、
および４４３のしきい値電圧がすべて同じであり、Ｖｔ
ｈであるとする。ノード４４７の電位Ｖ（４４７）が、
Ｖ（４４７）＝Ｖｂｂ＋２・Ｖｔｈ≦−Ｖｔｈのとき、
ＭＯＳトランジスタ４４３がオン状態となり、ＭＯＳト
ランジスタ４４１、４４２、および４４３を介して電流
が流れ、ノード４４８の電位が低下する。すなわち、Ｖ
ｂｂ≦−３・Ｖｔｈのとき、ノード４４８の電位が低下
し、信号ＢＢＥがＬレベルとなり、負電位発生回路４３
０（チャージポンプ回路４３２）の動作が停止される。
【０１５０】一方、ノード４４７の電位Ｖ（４４７）
が、 Ｖ（４４７）＝Ｖｂｂ＋２・Ｖｔｈ＞−Ｖｔｈ のとき、ＭＯＳトランジスタ４４３がオフ状態となり、
ノード４４８の電位はオン状態のｐチャネルＭＯＳトラ
ンジスタ４４４を介して電源電位Ｖｃｃレベルに充電さ
れる。この場合には、信号ＢＢＥがＨレベルとされ、負
電位発生回路４３０（チャージポンプ回路４３２）が動
作し、負電位Ｖｂｂのレベルを低下させる。この動作に
より、負電位電源線３７０上の負電位Ｖｂｂは−３・Ｖ
ｔｈに保持される。
【０１５１】テストモード指定信号φＴＥがＨレベルと
なると、ＭＯＳトランジスタ４４６がオン状態となり、
ＭＯＳトランジスタ４４１は短絡される。この場合に
は、ノード４４７の電位Ｖ（４４７）は、 Ｖ（４４７）＝Ｖｂｂ＋Ｖｔｈ となる。上の説明と同様にして、 Ｖ（４４７）＝Ｖｂｂ＋Ｖｔｈ≦−Ｖｔｈ のときにＭＯＳトランジスタ４４３がオン状態となり、
信号ＢＢＥがＬレベルとなる。
【０１５２】 Ｖ（４４７）＝Ｖｂｂ＋Ｂｔｈ＞−Ｖｔｈ のときＭＯＳトランジスタ４４３がオフ状態となり、信
号ＢＢＥがＨレベルとなる。すなわち、テスト動作モー
ド時には、負電位Ｖｂｂは、−２・Ｖｔｈのレベルに設
定される。通常動作モード時に比べて、テストモード時
にはこの負電位Ｖｂｂが高くなる。なお、信号ＢＢＥが
Ｌレベルとされるとき、ＭＯＳトランジスタ４４４のオ
ン抵抗を十分大きくしておけば、ＭＯＳトランジスタ４
４３がオン状態のときに流れる電流を微小電流とするこ
とができ、負電位電源線３７０へ流れ込む電流値を無視
できる値にすることができる。また、ＭＯＳトランジス
タ４４３がオン状態となるのは、負電位Ｖｂｂが所定レ
ベル以下の場合であり、ＭＯＳトランジスタ４４３、４
４２、および４４１を介して負電位電源線３７０へ電流
を与えることにより、負電位電源線３７０の電位を上昇
させることができ、より高速で負電位Ｖｂｂを所定電位
レベルへ復帰させることができる。
【０１５３】［レベル検知回路の変更例］図３７は、図
３３に示すレベル検知回路の変更例を示す図である。図
３７において、レベル検知回路４４０は、負電位電源線
３７０とノード４４７の間に直列に接続されるｎ個のダ
イオード接続されたｎチャネルＭＯＳトランジスタ４４
２と、ノード４４８とノード４４７の間に設けられるｎ
チャネルＭＯＳトランジスタ４４３と、電源ノード（Ｖ
ｃｃノード）とノード４４８の間に設けられ、そのゲー
トに接地電位を受けてプルアップ抵抗として機能するｐ
チャネルＭＯＳトランジスタ４４３と、ノード４４８へ
の信号電位を増幅する２段のインバータ４４５ａおよび
４４５ｂを含む。
【０１５４】レベル検知回路４４０はさらに、ＭＯＳト
ランジスタ４４３のゲートと接地電位供給ノードの間に
設けられる抵抗Ｒと、抵抗Ｒに電流Ｉを供給する可変定
電流源４４９を含む。可変定電流源４４９はテストモー
ド指示信号ＴＥに従ってその供給電流が変更される。テ
ストモード指示信号ＴＥが活性状態のとき、可変定電流
源４４９はその供給電流Ｉを大きくする。次に動作につ
いて説明する。以下の説明においても、ＭＯＳトランジ
スタ４４２および４４３のしきい値電圧は同じであり、
Ｖｔｈであるとする。ノード４４７の電位はＶｂｂ＋ｎ
・Ｖｔｈである。ＭＯＳトランジスタ４４３のゲートの
電位はＩ・Ｒである。ＭＯＳトランジスタ４４３は、 Ｉ・Ｒ−Ｖｔｈ≧Ｖｂｂ＋ｎ・Ｖｔｈ のときにオン状態となり、そうでないときにはオフ状態
となり、信号ＢＢＥが各々、ＬおよびＨとなる。
【０１５５】すなわち、この図３７に示すレベル検知回
路の場合、 Ｉ・Ｒ−Ｖｔｈ＝Ｖｂｂ＋ｎ・Ｖｔｈ となるように入力信号ＢＢＥが発生される。この式を整
理すると、負電位Ｖｂｂは、 Ｖｂｂ＝Ｉ・Ｒ−（ｎ＋１）・Ｖｔｈ で表わされる。テスト動作モード時にはテストモード指
示信号ＴＥが活性状態とされ、可変定電流源４４９が供
給する電流Ｉの値が大きくされる。すなわち、テストモ
ード動作時には負電位Ｖｂｂの電位レベルが上昇する。
【０１５６】図３７に示すようにレベル検知用のＭＯＳ
トランジスタ４４３のゲート電位をテストモード指示信
号ＴＥに従って変更することにより、テストモード動作
時の負電位Ｖｂｂの電位レベルを通常動作モード時の電
位Ｖｂｂのレベルよりも浅くする（絶対値を小さくす
る）ことができる。なお、ノード４４７と負電位電源線
３７０の間に直列に接続されるダイオード接続されたｎ
チャネルＭＯＳトランジスタ４４２の数ｎは適当に選ば
れる自然数である。この図３５に示すレベル検知回路の
構成の場合、図３６に示す構成と比べて、テストモード
動作時の負電位Ｖｂｂの電位レベルをより柔軟に設定す
ることができる。図３６に示す構成の場合、テストモー
ド時の負電位Ｖｂｂの電位レベルはＭＯＳトランジスタ
４４１のしきい値電圧Ｖｔｈだけ変化する。図３７に示
す構成の場合、テストモード時に変化する負電位Ｖｂｂ
の電位を、電流Ｉの値により適当な値に設定することが
できる。
【０１５７】図３８は、図３７に示す可変定電流源の構
成の一例を示す図である。図３８において、可変定電流
源４４９は、電源電位ノードとノード４６５の間に接続
されかつそのゲートがノード４６５に接続されるｐチャ
ネルＭＯＳトランジスタ４６１と、電源電位ノードと出
力ノード４６６の間に設けられ、そのゲートがノード４
６５に接続されるｐチャネルＭＯＳトランジスタ４６２
と、ノード４６５と接地電位ノードとの間に接続され、
そのゲートに電源電位Ｖｃｃを受けるｎチャネルＭＯＳ
トランジスタ４６３と、ノード４６５と接地電位ノード
との間に設けられ、そのゲートにテストモード指示信号
ＴＥを受けるｎチャネルＭＯトランジスタ４６４を含
む。ＭＯＳトランジスタ４６３の電流供給力は、ｐチャ
ネルＭＯＳトランジスタ４６１の電流供給よりも小さく
される。
【０１５８】ｐチャネルＭＯＳトランジスタ４６１およ
び４６２はカレントミラー回路を構成する。これらのＭ
ＯＳトランジスタ４６１および４６２のサイズが同じ場
合、ＭＯＳトランジスタ４６１および４６２は同じ値の
電流を供給する。通常動作モード時には、テストモード
指示信号ＴＥがＬレベルであり、ｎチャネルＭＯＳトラ
ンジスタ４６４がオフ状態にある。この状態において
は、ｐチャネルＭＯトランジスタ４６１は、ＭＯＳトラ
ンジスタ４６３が有する電流供給力により決定される電
流量を供給する。このＭＯＳトランジスタ４６１が供給
する電流はＭＯＳトランジスタ４６２により鏡映されて
出力ノード４６６から出力される。このＭＯＳトランジ
スタ４６２が供給するミラー電流Ｉが図３７に示す抵抗
Ｒへ与えられる。
【０１５９】テストモード時にはテストモード指示信号
ＴＥがＨレベルとなり、ＭＯＳトランジスタ４６４がオ
ン状態となる。２つのＭＯＳトランジスタ４６３および
４６４は並列に接続され、ノード４６５から接地電位へ
流れる電流量が多くなる。すなわちＭＯＳトランジスタ
４６１の供給する電流量が増加し、ＭＯＳトランジスタ
４６２からのミラー電流Ｉが増加する。出力ノード４６
６から出力される電流Ｉの値は、ＭＯＳトランジスタ４
６３、４６４のそれぞれのゲート幅とゲート長の比を適
当な値に設定することにより所望の電流変化量を得るこ
とができる。
【０１６０】［変更例２］図３８は、この発明の第４の
実施例の第２の変更例の構成を示す図である。図３８に
おいては、負電位電流線３７０に負電位Ｖｂｂを供給す
る負電位発生回路４７０と、負電位電源線３７０の負電
位Ｖｂｂを所定電位レベルにクランプするクランプ回路
４８０が設けられる。この負電位電源線３７０上の負電
位Ｖｂｂは、図２９に示す場合と同様、行選択信号発生
回路でワード線ドライブ回路、およびメモリセルアレイ
などに供給される。クランプ回路４８０は、テストモー
ド指示信号ＴＥに従ってそのクランプレベルを切換え
る。テストモード指示信号ＴＥは活性状態とされ、テス
ト動作モードが指定されたときには、クランプ回路４８
０のクランプレベルは浅く（絶対値が小さく）される。
すなわち、テスト動作モード時に負電位電源線３７０の
負電位Ｖｂｂの電位レベルを高くすることにより、非選
択ワード線に伝達される電位Ｖｂｂの電位レベルを高く
し、「ディスターブリフレッシュ」テストの加速テスト
を実現する。次に具体的構成について説明する。
【０１６１】図４０は、図３９に示すクランプ回路の構
成一例を示す図である。図４０において、クランプ回路
４８０は、接地ノード４８４と負電位電源線３７０の間
に設けられ、そのゲートが抵抗Ｒを介して接地ノード４
８４に接続されるｎチャネルＭＯＳトランジスタ４８１
と、ノード４８３と負電位電源線３７０の間に設けられ
る可変定電流源４８２を含む。可変定電流源４８２は、
テストモード指定信号φＴＥの反転信号φＴＥＢに従っ
てその供給電流を変更する。テストモード指定信号φＴ
ＥＢがＨレベルのとき、可変定電流源４８２は、より多
くの電流を供給する。テストモード指定信号φＴＥＢが
負電位ＶｂｂレベルのＬレベルにあり、テスト動作モー
ドを指定しているとき、可変定電流源４８２は、この供
給電流を少なくする。
【０１６２】ＭＯＳトランジスタ４８１は、ソースフォ
ロア態様で動作する。ＭＯＳトランジスタ４８１のゲー
ト電位（ノード４８３の電位）は、−Ｉ・Ｒで与えられ
る。ＭＯＳトランジスタ４８１は、負電位電源線３７０
の負電位Ｖｂｂが−Ｉ・Ｒ−Ｖｔｈより低くなると、オ
ン状態となり、接地ノード４８４から電流を負電位電源
線３７０へ供給し、その電位を上昇させる。負電位Ｖｂ
ｂが、−Ｉ・Ｒ−Ｖｔｈよりも高くなると、ＭＯＳトラ
ンジスタ４８１はオフ状態となる。すなわちＭＯＳトラ
ンジスタ４８１は、負電位Ｖｂｂの最低レベルを−Ｉ・
Ｒ−Ｖｔｈにクランプする機能を備える。
【０１６３】可変定電流源４８２は、テストモードが指
定され、信号φＴＥＢが負電位Ｖｂｂレベルにされたと
き、その供給電流を少なくする。すなわち電流Ｉの値が
小さくなり、負電位Ｖｂｂの電位が上昇する。この構成
により、テスト動作モード時に、負電位Ｖｂｂの絶対値
を小さくし、「ディスターブリフレッシュ」の加速テス
トを実現することができる。抵抗Ｒおよび可変定電流源
４８２の内部抵抗はともに十分大きな値に設定され、負
電位電源線３７０へは微小電流が流れ込まないようにさ
れる。
【０１６４】図４１は、図４０に示す可変定電流源源４
２８の構成の一例を示す図である。図４１において、可
変定電流源４８２は、ノード４８３と負電位電源線３７
０の間に設けられ、そのゲートに接地電位を受けるｎチ
ャネルＭＯＳトランジスタ４８６と、ノード４８３と負
電位電源線３７０の間に設けられ、そのゲートに反転テ
ストモード指定信号φＴＥＢを受けるｎチャネルＭＯＳ
トランジスタ４８７を含む。ＭＯＳトランジスタ４８６
および４８７のオン抵抗は十分大きい値に設定される。
信号φＴＥＢが負電位Ｖｂｂレベルにされ、テストモー
ドを指定するとき、ＭＯＳトランジスタ４８７はオフ状
態とされ、ノード４８３からＭＯＳトランジスタ２８６
を介して負電位電源線３７０へ供給される。ＭＯＳトラ
ンジスタ４８６は、そのゲートとソースの間の電位差｜
Ｖｂｂ｜に従って一定の電流を供給する。
【０１６５】信号φＴＥＢがＨレベル（電源電位Ｖｃｃ
レベル）となると、ノード４８３からはＭＯＳトランジ
スタ４８６および４８７を介して電流が負電位電源線３
７０へ流れ込む。すなわち、信号φＴＥＢがＨレベルの
ときには、２つのＭＯＳトランジスタにより電流が供給
され、流れる電流量が大きくなる。なお、ＭＯＳトラン
ジスタ４８６のゲートは、その流れる電流を小さくする
ため、接地電位ＧＮＤにゲートが接続されている。ＭＯ
Ｓトランジスタ４８６のゲートは電源電位Ｖｃｃを受け
るように接続されていてもよい。
【０１６６】また、信号φＴＥＢは、振幅ＧＮＤ−Ｖｂ
ｂの信号であってもよい。信号φＴＥＢは、図３２に示
すレベル変換器を利用し、この図３２のレベル変換器４
１０の出力ノード４１７から信号φＴＥＢが発生され
る。 ［変更例３］図４２は、この発明の第４の実施例の第３
の変更例の構成を概略的に示す図である。図４２に示す
構成においては、負電位発生回路４９０および４９５が
設けられる。第１の負電位発生回路４９０は、反転テス
トモード指示信号ＺＴＥが通常動作モードを示すＨレベ
ルのときに活性化されて負電位Ｖｂｂ１を発生する。第
２の負電位発生回路４９５は、テストモード指示信号Ｔ
Ｅがテスト動作モードを示すＨレベルのときに活性化さ
れて負電位Ｖｂｂ２を発生する。負電位Ｖｂｂ１および
Ｖｂｂ２は、Ｖｂｂ１＜Ｖｂｂ２の関係を満足する。す
なわち、テストモード指示信号ＴＥが活性状態にあり、
テスト動作モードが指定されたときには、負電位Ｖｂｂ
として第２の負電位Ｖｂｂ２が選択され、非選択ワード
線上に伝達される負電位のレベルが高くされる。これに
より、「デスターブリフレッシュ」の加速テストが実現
される。２つの電位発生回路のうち一方の負電位発生回
路のみが動作するため、負電位発生に必要とされる消費
電力を低減することができる。
【０１６７】図４３は、図４２に示す第１および第２の
負電位発生回路の構成をより詳細に示す図である。図４
３において、第１の負電位発生回路４９０は、反転テス
トモード指示信号ＺＴＥに応答して活性化され、所定の
幅および周期を有するクロックパルスφ１を発生する発
振器４９１と、発振器４９１からのクロックパルスφ１
に従ってチャージポンプ動作により第１の負電位Ｖｂｂ
１を発生するチャージポンプ回路４９２を含む。チャー
ジポンプ回路４９２の構成は、図３１に示すものと同様
である。発振器４９１は、４段のインバータ４９３ａ〜
４９３ｄと、インバータ４９３ｄの出力と反転信号ＺＴ
Ｅを受けるＮＡＮＤ回路４９４を含む。ＮＡＮＤ回路４
９４の出力はインバータ４９３ａの入力部に与えられ
る。ＮＡＮＤ回路４９４からクロックパルスφ１が出力
される。
【０１６８】第２の負電位発生回路４９５は、信号ＴＥ
に応答して活性化され、所定の幅および周期を有するク
ロックパルスφ２を発生する発振器４９６と、発振器４
９６からのクロックパルスφ２に従ってチャージポンプ
動作により第２の負電位Ｖｂｂ２を発生するチャージポ
ンプ回路４９７を含む。チャージポンプ回路４９７の構
成としては、図３０に示す構成を利用することができ
る。発振器４９６は、４段のインバータ４９７ａ〜４９
７ｄと、インバータ４９７ａの出力と信号ＴＥを受ける
ＮＡＮＤ回路４９８を含む。ＮＡＮＤ回路４９８の出力
はインバータ４９７ａの入力部へ伝達される。ＮＡＮＤ
回路４９８からクロックパルスφ２が出力される。次に
動作について説明する。
【０１６９】通常動作モード時には、信号ＴＥがＬレベ
ル（接地電位レベル）、信号ＺＴＥがＨレベル（電源電
位Ｖｃｃレベル）であり、発振器４９１のＮＡＮＤ回路
４９４がインバータとして機能し、一方発振器４９６の
ＮＡＮＤ回路４９８の出力はＨレベルに固定される。発
振器４９１が発振動作をし、周期的に変化するクロック
パルスφ１を発生してチャージポンプ回路４９２へ与え
る。一方、発振器４９６からのクロックパルスφ２はＨ
レベル固定であり、チャージポンプ回路４９７はチャー
ジポンプ動作を行なわない。したがって、通常動作モー
ド時においては、負電位電源線３７０上には、チャージ
ポンプ回路４９２からの第１の負電位Ｖｂｂ１が伝達さ
れる。
【０１７０】テストモード時においては、信号ＴＥがＨ
レベル（電源電位Ｖｃｃレベル）、信号ＺＴＥがＬレベ
ル（接地電位レベル）に設定される。このときには、発
振器４９１のＮＡＮＤ回路４９４からのクロックパルス
φ１がＨレベルに固定され、チャージポンプ回路４９２
のチャージポンプ動作が停止される。発振器４９６のＮ
ＡＮＤ回路４９８はインバータとして機能し、発振器４
９６からクロックパルスφ２が発生される。チャージポ
ンプ回路４９７はこのクロックパルスφ２に従ってチャ
ージポンプ動作を行ない、負電位電源線３７０上に第２
の負電位Ｖｂｂ２を伝達する。
【０１７１】この第３の変更例の場合、負電位発生のた
めに消費される電力を大幅に低減することができる。 ［第５の実施例］図４４は、この発明の第５の実施例で
あるＤＲＡＭの要部の構成を示す図である。図４４に示
すＤＲＡＭは、基板領域に印加される基板バイアスＶｓ
ｕｂを発生する基板バイアス発生回路５１０と、非選択
ワード線へ伝達されるべき負電位Ｖｂｂを発生する負電
位発生回路５１２を含む。基板バイアス発生回路５１０
と別に負電位発生回路５１２を設けることによって、基
板バイアス電圧Ｖｓｕｂおよび負電位Ｖｂｂをそれぞれ
独立にその値を変化させることができ、「ダイナミック
リフレッシュ」の加速テストのみならず、後に詳細に説
明する「ポーズリフレッシュ」の加速テストも実現する
ことができる。基板バイアス電圧Ｖｓｕｂおよび負電位
Ｖｂｂに要求される条件は、Ｖｓｕｂ＜Ｖｂｂである。
ＭＯＳトランジスタの不純物領域と基板領域の間のＰＮ
接合を逆バイアス状態に維持するためである。
【０１７２】ＤＲＡＭはさらに、アドレスバッファから
の内部ロウアドレス信号をデコードし、メモリセルアレ
イ１０内の対応の行（ワード線グループ）を指定する振
幅Ｖｃｃ−ＧＮＤの信号を発生するロウデコード回路５
００と、ロウデコード回路５００からの振幅Ｖｃｃ−Ｇ
ＮＤの信号を振幅Ｖｃｃ−Ｖｂｂの信号に変換するレベ
ル変換回路５０２と、アドレスバッファからの所定のア
ドレス信号をデコードし、振幅Ｖｐｐ−Ｖｂｂの信号を
発生するＲＸデコーダ５０４と、レベル変換回路５０２
の出力ＷＤおよびＺＷＤ、ならびにＲＸデコーダ５０４
からの出力ＲＸに従ってメモリセルアレイ１０へ振幅Ｖ
ｐｐ−Ｖｂｂの信号を伝達するワード線ドライブ回路５
０６を含む。高電圧発生回路１２の発生する高電圧Ｖｐ
ｐはＲＸデコーダ５０４へ与えられる。高電圧Ｖｐｐ
は、またワード線ドライブ回路５０６の構成に従ってレ
ベル変換回路５０２に与えられてもよい。
【０１７３】図４５は、ワード線ドライブ回路５０６に
含まれる１本のワード線に関連するワードドライバの構
成を示す図である。図４５において、ワードドライバ５
１０は、レベル変換回路５０２に含まれる対応のレベル
変換器から出力される振幅Ｖｃｃ−Ｖｂｂの信号ＷＤを
ノードＡへ伝達するｎチャネルＭＯＳトランジスタＮ１
０と、ノードＡ上の信号電位に従ってＲＸデコーダから
の信号ＲＸを対応のワード線ＷＬ上へ伝達するｎチャネ
ルＭＯＳトランジスタＮ１１と、対応のレベル変換器か
らの信号ＺＷＤ（振幅Ｖｃｃ−Ｖｂｂ）に従ってワード
線ＷＬ上へ負電位Ｖｂｂを伝達するｎチャネルＭＯＳト
ランジスタＮ１２を含む。ＭＯＳトランジスタＮ１２の
基板領域（バックゲート）５１２へは基板バイアス電圧
Ｖｓｕｂが印加される。この基板バイアス電圧Ｖｓｕｂ
は、また同様にＭＯＳトランジスタＮ１０およびＮ１１
へも与えられる。ＭＯＳトランジスタＮ１０のゲートへ
は電源電位Ｖｃｃが与えられる。
【０１７４】スタンバイ時および非選択時、信号ＷＤは
負電位ＶｂｂレベルのＬレベルであり、信号ＺＷＤは電
源電位ＶｃｃレベルのＨレベルである。この状態におい
ては、ＭＯＳトランジスタＮ１１がオフ状態、ＭＯＳト
ランジスタＮ１２がオン状態となり、ワード線ＷＬには
負電位Ｖｂｂが伝達される。選択時には、信号ＷＤが電
源電位ＶｃｃレベルのＨレベルとなり、信号ＺＷＤが負
電位Ｖｂｂレベルとなる。ＭＯＳトランジスタＮ１２が
オフ状態となり、ＭＯＳトランジスタＮ１１がオン状態
となる。信号ＲＸが高電位Ｖｐｐの場合、このＭＯＳト
ランジスタＮ１１のセルフブースト作用により、ノード
Ａの電位が上昇し、高電圧Ｖｐｐレベルの信号ＲＸがＭ
ＯＳトランジスタＮ１１を介して対応のワード線ＷＬ上
へ伝達される。信号ＲＸが負電位Ｖｂｂレベルのとき、
同様にＭＯＳトランジスタＮ１１を介してこの負電位Ｖ
ｂｂレベルの信号ＲＸが対応のワード線ＷＬ上へ伝達さ
れる。
【０１７５】図４６は、図４５に示す負電位Ｖｂｂ伝達
用のＭＯＳトランジスタの概略断面構造を示す図であ
る。図４６において、ＭＯＳトランジスタＮ１２は、Ｐ
型基板５２０表面に形成されるＰウェル５２２内に形成
される。ＭＯＳトランジスタＮ１２は、Ｐウェル５２２
の表面に形成される高濃度Ｎ型不純物領域５２４および
５２６と、不純物領域５２４および５２６の間のチャネ
ル領域上にゲート絶縁膜を介して形成されるゲート電極
５２８を含む。不純物領域５２４へは、低抵抗のたとえ
ばアルミニウム配線層５２５により負電位Ｖｂｂが与え
られる。不純物領域５２６は、対応のワード線ＷＬに接
続される。ゲート電極５２８へは、対応のレベル変換器
からの信号ＺＷＤが与えられる。Ｐウェル５２２におけ
るＭＯＳトランジスタＮ１２の形成領域はＬＯＣＯＳ膜
（熱酸化膜：フィールド絶縁膜）５２５ａおよび５２５
ｂにより規定される。Ｐウェル５２２の表面にまた高濃
度Ｐ型不純物領域５２３が形成される。高濃度Ｐ型不純
物領域５２３へは、たとえばアルミニウム配線層である
低抵抗配線層５２７を介して基板バイアス電圧Ｖｓｕｂ
が与えられる。Ｐウェル５２２は、高濃度Ｐ型不純物領
域５２３および低抵抗配線層５２７を介して基板バイア
ス電圧Ｖｓｕｂレベルにバイアスされる。
【０１７６】Ｐ型基板５２０が基板バイアス電圧Ｖｓｕ
ｂに固定されている（バイアスされている）場合には、
この低抵抗配線層５２７は、特に設けられなくてもよ
い。図４７は、メモリセルの概略断面構造を示す図であ
る。図４７において、メモリセルは、Ｐ型基板５２０上
に形成されるＰウェル５３０内に形成される。このＰウ
ェル５３０は、図４６に示すＰウェル５２２と同じウェ
ルであってもよい。Ｐウェル５２２（図４６）およびＰ
ウェル５３０（図４７）は別々のウェルであってもよ
い。なお、Ｐウェル５２２が負電圧Ｖｂｂ，Ｐウェル５
３０が基板電位Ｖｓｕｂにバイアスされるときには、通
常ＶｂｂとＶｓｕｂとの接続を防止するためＰウェル５
２２を取囲む様にＮウェルが形成され、Ｐウェル５２２
とＰ型基板５３０とは分離される。このＮウェルにはＰ
層を介して負電圧Ｖｂｂが印加される。この構造はトリ
プルウェル構造と呼ばれ、ウェル電位が異なるウェルが
同一基板上に複数個形成されるときに用いられる。
【０１７７】メモリセルは、Ｐウェル５３０表面に形成
される高濃度不純物領域５３１および５３２と、不純物
領域５３１および５３２の間のチャネル領域上にゲート
絶縁膜を介して形成されるゲート電極５３３と、不純物
領域５３２に接続される導電層５３４と、導電層５３４
上に絶縁膜５３６を介して形成される導電層５３５を含
む。不純物領域５３２および導電層５３４はメモリセル
キャパシタの一方電極、すなわちストレージノード（Ｓ
Ｎ）を形成し、他方導電層５３５がメモリセルキャパシ
タの他方電極（セルプレートＳＰ）を形成する。通常、
この導電層５３５へは中間電位Ｖｃｃ／２が印加され
る。不純物領域５３１はビット線ＢＬ（または／ＢＬ）
に接続される。ゲート電極５３３は対応のワード線ＷＬ
に接続される。メモリセルはフィールド絶縁膜５３７ａ
および５３７ｂにより隣接メモリセルと分離される。
【０１７８】スタンバイ時においては、ビット線ＢＬに
は中間電位Ｖｃｃ／２のプリチャージ電位が与えられ、
ワード線ＷＬには負電位Ｖｂｂが与えられる。Ｐウェル
には、基板バイアス電圧Ｖｓｕｂが印加される。ストレ
ージノードとなる不純物領域５３２には、記憶データに
応じた電荷が保持される。Ｐウェル５３０の表面には空
乏層５３８が形成される。ワード線ＷＬに負電位Ｖｂｂ
が印加される場合、ゲート電極５３３下のチャネル領域
には、空乏層５３８が極めて狭い幅を有するかまたはほ
とんど形成されない状態となる。
【０１７９】Ｎ型不純物領域（ストレージノード）５３
２とＰウェル５３０は、逆バイアス状態にある（ストレ
ージノードの電位が電源電位Ｖｃｃまたは接地電位レベ
ルである）。不純物領域５３２とＰウェル５３０の間の
空乏層５３８側は広くなる。すなわち、Ｐウェル５３０
内の正孔は負電極側に引寄せられ、一方不純物領域５３
２においては、このＰＮ接合部分から遠ざけられるため
である。逆バイアス状態のＰＮ接合においては逆方向電
流が生じる。この逆方向電流は、主として空乏層におい
て生成される電子／正孔対の数に比例する生成電流であ
る。通常、空乏層５３８の幅は、その領域に印加される
電圧の−１／２乗に比例して広がり、この逆バイアス電
圧が大きくなると、逆方向の電流も増加する。したがっ
て、この不純物領域５３２からＰウェル５３０へ流れる
リーク電流（逆方向電流）により、ストレージノード
（不純物領域５３２）に情報として記憶された電荷（正
電荷）が流出し、その記憶情報が失われる。このような
逆方向電流（基板リーク電流）を小さくするためには、
不純物領域５３２における空乏層５３８の幅にかかる電
圧を小さくするのが望ましい。この基板バイアス電圧Ｖ
ｓｕｂと負電位Ｖｂｂをそれぞれ独立に設定する構成と
することにより。チャネルリーク電流による記憶情報の
破壊および逆方向電流（基板リーク電流）による記憶情
報の破壊いずれをも適切に抑制することが可能となる。
基板リーク電流によるメモリセルの電荷保持特性を「ポ
ーズリフレッシュ」特性と称す。
【０１８０】また、負電位Ｖｂｂの電位を一定とした状
態において、基板バイアス電圧Ｖｓｕｂの電位をより負
とすることにより、この基板リーク電流を増加させるこ
とができ、スタンバイ時におけるメモリセルの電荷保持
特性の加速テストを実現することができる。「ポーズリ
フレッシュ」の加速テストを実現する構成は、先の第４
の実施例において説明した「ディスターブリフレッシ
ュ」の加速テストを行なう構成を基板バイアス発生回路
に対して適用することにより実現される。
【０１８１】レベル変換回路およびＲＸデコーダにおい
ては、それぞれ第１ないし第４の実施例において説明し
たものが利用される。基板バイアス電圧Ｖｓｕｂと異な
る負電位Ｖｂｂの電位レベルの信号にそれぞれ与えられ
た信号の電位を変換する。メモリセル形成領域において
は、α線によりＰウェル内で形成される電子／正孔対に
起因するソフトエラーを防止するために、基板バイアス
電圧Ｖｓｕｂが印加される。これはメモリセルアレイ周
辺領域においても同様であり、したがってワードドライ
バを含むワード線ドライブ回路の基板領域（ウェルまた
は基板）には負の基板バイアス電圧Ｖｓｕｂが印加され
る。残りの周辺領域においてこのような負の基板バイア
ス電圧Ｖｓｕｂが印加されない場合、第１ないし第４の
実施例において説明した負電位Ｖｂｂレベルの信号を出
力する部分の回路構成をそのまま利用することができ
る。このような回路形成領域の基板領域にも基板電圧Ｖ
ｓｕｂが印加される場合には、図４８に一例を示すよう
な構成が利用される。
【０１８２】図４８は、レベル変換器の一例を示す図で
ある。図４８に示すレベル変換器は、ロウデコード回路
に含まれるロウデコーダからの振幅Ｖｃｃ−ＧＮＤの信
号を振幅Ｖｃｃ−Ｖｂｂの信号に変換してワードドライ
バへ与える。図４８において、レベル変換器は、入力ノ
ード５５０へ与えられる信号ＩＮを反転するインバータ
５５１と、入力ノード５５０の信号電位に応答して、電
源ノード５５７の電源電位Ｖｃｃを出力ノード５５８へ
伝達するｐチャネルＭＯＳトランジスタ５５２と、イン
バータ５５１の出力に応答して電源ノード５５７の電源
電位Ｖｃｃを反転出力ノード５５９へ伝達するｐチャネ
ルＭＯＳトランジスタ５５３と、出力ノード５５８上の
信号電位に応答して反転出力ノード５５９へノード５５
６へ与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯ
Ｓトランジスタ５５４と、反転出力ノード５５９上の信
号電位に応答して出力ノード５５８へ他方電源ノード５
５６へ与えられた負電位Ｖｂｂを伝達するｎチャネルＭ
ＯＳトランジスタ５５５を含む。ｐチャネルＭＯＳトラ
ンジスタ５５２および５５３の基板領域は電源ノード５
５７に接続される。ｎチャネルＭＯＳトランジスタ５５
４および５５５の基板領域（バックゲート）には基板バ
イアス電位Ｖｓｕｂが印加される。
【０１８３】図４８に示す構成においても、図１０に示
す構成と同様、入力ノード５５０へ与えられる入力信号
ＩＮに従って電源電位Ｖｃｃと負電位Ｖｂｂの振幅を有
する信号ＷＤおよびＺＷＤを出力することができる。図
４９に、図４８に示すｎチャネルＭＯＳトランジスタ５
５４の概略断面構造を示す。図４９において、ＭＯＳト
ランジスタ５５５は、Ｐ型基板５６０上のＰウェル５６
２内に形成される。Ｐ型基板５６０には基板バイアス電
圧Ｖｓｕｂが印加され、応じてＰウェル５６２は基板バ
イアス電圧Ｖｓｕｂを受ける。
【０１８４】ＭＯＳトランジスタ５５５は、Ｐウェル５
６２の表面に形成される高濃度ｎ型不純物領域５６４お
よび５６６と、不純物領域５６４および５６６の間のチ
ャネル領域にゲート絶縁膜を介して形成されるゲート電
極５６８を含む。不純物領域５６４はノード５５６を介
して負電位Ｖｂｂを受ける。ゲート電極５６８は図４９
に示す反転出力ノード５５９に接続される。不純物領域
５６６はノード５５８に接続され、信号ＷＤを出力す
る。ｐ型基板５６０はウェルであってもよい。 ［ワード線駆動部の変更例］ （１） 図５０にワードドライバの第１の変更例を示
す。この図５０に示すワードドライバへ与えられるレベ
ル変換器からの信号ＷＤおよびＺＷＤは振幅Ｖｐｐ−Ｖ
ｂｂを有する。このようなレベル変換器としては、たと
えば図１６に示すレベル変換器を利用することができ
る。図５０に示すワードドライバは、ゲートに高電圧Ｖ
ｐｐを受けかつ信号ＷＤをノードＢに伝達するｎチャネ
ルＭＯＳトランジスタＮ１５と、ノードＢ上の信号電位
に応答して信号ＲＸをワード線ＷＬに伝達するｎチャネ
ルＭＯＳトランジスタＮ１６と、信号ＺＷＤに応答して
ワード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯ
ＳトランジスタＮ１７を含む。
【０１８５】ＭＯＳトランジスタＮ１６へ与えられる信
号ＲＸはたとえば図２６に示すＲＸデコーダから発生さ
れ、振幅Ｖｐｐ−Ｖｂｂを有する。ＭＯＳトランジスタ
Ｍ１７の基板領域（バックゲート）へは基板バイアス電
圧Ｖｓｕｂが与えれらる。ワード線ＷＬ上には、基板バ
イアス電圧Ｖｓｕｂと独立にその電位レベルを設定する
ことのできる負電位Ｖｂｂが伝達される。「ディスター
ブリフレッシュ」および「ポーズリフレッシュ」いずれ
も加速テストを行なうことが可能となる。 （２） 図５１は、ワードドライバのさらに他の変更例
を示す図である。図５１に示すワードドライバは、高電
圧Ｖｐｐと負電位Ｖｂｂを両電源電圧として動作して、
信号ＺＷＤを反転してワード線ＷＬへ伝達するＣＭＯＳ
インバータの構成を備える。信号ＺＷＤは、たとえば図
２７に示すレベル変換器から与えられる。この信号ＺＷ
Ｄは、振幅Ｖｐｐ−Ｖｂｂを有する。ｐチャネルＭＯＳ
トランジスタＰ２０は、そのソースおよびバックゲート
（基板領域）がともに高電位Ｖｐｐを受ける様に接続さ
れる。ｎチャネルＭＯＳトランジスタＮ１８は、そのソ
ースが負電位Ｖｂｂを受けるように接続され、その基板
領域（バックゲート）が基板バイアス電圧Ｖｓｕｂを受
けるように接続される。この図５１に示すワードドライ
バの構成においても、基板バイアス電圧Ｖｓｕｂと負電
位Ｖｂｂをそれぞれ互いに独立に電位レベルを設定する
ことができ、「ポーズリフレッシュ」および「ディスタ
ーブリフレッシュ」の加速テストを実現することができ
る。また、負電位Ｖｂｂを最適な値に設定することがで
きる。
【０１８６】（３） 図５２は、ワードドライバのさら
に他の変更例を示す図である。図５２においては、振幅
Ｖｐｐ−Ｖｂｂの信号ＺＷＤに応答して信号ＲＸ（振幅
Ｖｐｐ−Ｖｂｂ）をワード線ＷＬ上に伝達するｐチャネ
ルＭＯＳトランジスタＰ２１と、信号ＺＷＤに応答して
ワード線ＷＬに負電位Ｖｂｂを伝達するｎチャネルＭＯ
ＳトランジスタＮ２０と、反転信号ＺＲＸに応答してワ
ード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯＳ
トランジスタＮ２１を含む。ＭＯＳトランジスタＰ２１
の基板領域（バックゲート）へは高電圧Ｖｐｐが印加さ
れる。ＭＯＳトランジスタＮ２０およびＮ２１の基板領
域へは基板バイアス電圧Ｖｓｕｂが印加される。信号Ｒ
ＸおよびＺＲＸは振幅Ｖｐｐ−Ｖｂｂを有し、図２６に
示すＲＸデコーダから出力される。
【０１８７】図５２に示すワードドライバにおいては、
信号ＺＷＤが高電圧Ｖｐｐのときには、ＭＯＳトランジ
スタＮ２０により、ワード線ＷＬは負電位Ｖｂｂに放電
される。信号ＺＷＤが負電位Ｖｂｂレベルのとき、ワー
ド線ＷＬ上にはＭＯＳトランジスタＰ２１を介して信号
ＲＸが伝達される。信号ＲＸが高電位Ｖｐｐレベルのと
きには、ワード線ＷＬは高電位Ｖｐｐレベルに昇圧され
る。このとき、信号ＺＲＸは負電位Ｖｂｂレベルであ
り、ＭＯＳトランジスタＮ２１はオフ状態にある。信号
ＲＸが負電位ＶｂｂレベルのＬレベルのとき、ワード線
ＷＬ上には、ＭＯＳトランジスタＰ２１を介して信号Ｒ
Ｘが伝達されるが、ワード線ＷＬの電位はＶｂｂ＋｜Ｖ
ｔｈｐ｜となる。ＶｔｈｐはＭＯＳトランジスタＰ２１
のしきい値電圧である。反転信号ＺＲＸは高電圧Ｖｐｐ
レベルのＨレベルであり、ＭＯＳトランジスタＮ２１が
オン状態となり、ワード線ＷＬは負電位Ｖｂｂレベルに
まで放電される。
【０１８８】この図５２に示す構成を利用することによ
り、非選択状態のワード線ＷＬを確実に負電位Ｖｂｂに
設定することができる。また基板バイアス電圧Ｖｓｕｂ
と負電位Ｖｂｂとは別々に設定されるため、「ディスタ
ーブリフレッシュ」および「ポーズリフレッシュ」の加
速テストを実現することができる。 （４） ワードドライバのさらに他の変更例 図５３は、ワードドライバのさらに他の変更例を示す図
である。図５３に示すワードドライバ５７０は、ロウデ
コーダ２０からの振幅Ｖｃｃ−ＧＮＤのデコード信号の
振幅Ｖｐｐ−Ｖｂｂの信号に変換し、この変換した信号
を対応のワード線ＷＬ上に伝達する。図５３において、
ワードドライバ５７０は、ロウデコーダ２０の出力をノ
ード５２３に伝達するｎチャネルＭＯＳトランジスタ５
７１と、ロウデコーダ２０の出力をノード５７４に伝達
するｐチャネルＭＯＳトランジスタ５７２と、ノード５
７３の信号電位に応答して電源ノード５７９上の高電圧
Ｖｐｐを対応のワード線ＷＬ上へ伝出力ノード５７９ｃ
を介して伝達するｐチャネルＭＯＳトランジスタ５７５
と、ノード５７４上の信号電位に応答してワード線ＷＬ
へ出力ノード５７９ｃを介して他方電源ノード５７９ｂ
に与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳ
トランジスタ５７６と、出力ノード５７９ｃ上の信号電
位に応答してノード５７３へ高電圧Ｖｐｐを伝達するｐ
チャネルＭＯＳトランジスタ５７７と、出力ノード５７
９ｃの信号電位に応答してノード５７４へ負電位Ｖｂｂ
を伝達するｎチャネルＭＯＳトランジスタ５７８を含
む。
【０１８９】ＭＯＳトランジスタ５７１のゲートへは電
源電位Ｖｃｃが与えられ、ＭＯＳトランジスタ５７２の
ゲートへは接地電位ＧＮＤが与えられる。ＭＯＳトラン
ジスタ５７５および５７７の基板領域（バックゲート）
は電源ノード５７９ａに接続されて高電圧Ｖｐｐを受け
る。ＭＯＳトランジスタ５７６および５７８の基板領域
（バックゲート）には基板バイアス電圧Ｖｓｕｂが与え
られる。ロウデコーダ２０は、ＮＡＮＤ型デコーダ２０
ａを含む。ロウデコーダ２０により、メモリセルアレイ
において１つのワード線ＷＬが選択される。すなわち、
ロウデコーダ２０は与えられたアドレス信号を完全デコ
ードする。ロウデコーダ２０の出力が選択状態のＬレベ
ルのとき（接地電位ＧＮＤレベル）、ＭＯＳトランジス
タ５７５がオン状態、ＭＯＳトランジスタ５７６がオフ
状態となり、出力ノード５７９ｃから高電圧Ｖｐｐが対
応のワード線ＷＬ上へ伝達される。このとき、ノード５
７４は、ＭＯＳトランジスタ５７８により負電位Ｖｂｂ
レベルにまで放電され、ＭＯＳトランジスタ５７６は完
全にオフ状態となる。
【０１９０】ロウデコーダ２０の出力が非選択状態を示
すＨレベル（Ｖｃｃレベル）のとき、ＭＯＳトランジス
タ５７５がオフ状態、ＭＯＳトランジスタ５７６がオン
状態となる。この場合には、ワード線ＷＬには出力ノー
ド５７９ｃを介して負電位Ｖｂｂが与えられる。ＭＯＳ
トランジスタ５７７がオン状態となり、ノード５７３の
電位を高電圧Ｖｐｐレベルに昇圧し、ＭＯＳトランジス
タ５７５をオフ状態とする。図５３に示す構成において
も、負電位Ｖｂｂは基板バイアス電圧Ｖｓｕｂと別の回
路により発生される。「ディスターブリフレッシュ」お
よび「ポーズリフレッシュ」の加速テストを実現するこ
とができる。
【０１９１】ＭＯＳトランジスタ５７１の基板領域（バ
ックゲート）へは、負電位Ｖｂｂおよび基板バイアス電
圧Ｖｓｕｂのいずれが与えられてもよい。このワードド
ライバ５７０における実際のトランジスタの配置におい
てＭＯＳトランジスタ５７１がＭＯＳトランジスタ５７
６および５７８と同じ基板領域内（またはウェル領域
内）に形成される場合には、ＭＯＳトランジスタ５７１
のバックゲート（基板領域）には基板バイアス電圧Ｖｓ
ｕｂが印加される。ＭＯＳトランジスタ５７１の形成さ
れる基板領域（またはウェル領域）がＭＯＳトランジス
タ５７６および５７８の基板領域と異なる場合には、Ｍ
ＯＳトランジスタ５７１の基板領域（バックゲート）に
は、基板バイアス電圧Ｖｓｕｂが与えられてもよく、負
電位Ｖｂｂが与えられてもよく、またロウデコーダ２０
の出力が与えられるように構成されてもよい。
【０１９２】（５） ワードドライバのさらに他の構成 図５４に更に他のワードドライバの構成を示す。図５４
に示すワードドライバ５７０は、図５３に示すワードド
ライバと、その入力段に設けられたＭＯＳトランジスタ
５８１および５８２がそれぞれアドレス信号Ｘａおよび
反転アドレス信号ＺＸａを受ける点で異なっている。他
の構成は同じであり、対応する部分には同一の参照番号
を付す。この図５４に示す構成の場合、ロウデコーダ２
０に含まれるＮＡＮＤ型デコーダ２０ｄに与えられるア
ドレス信号の数は図５３に示すロウデコーダ２０に含ま
れるＮＡＮＤ型デコーダ２０ａのそれよりも少ない。ワ
ードドライバ５７０自身がアドレスデコード機能を有し
かつデコード信号のレベル変換機能を備えているため、
ロウデコード回路の回路規模のみならずワード線駆動回
路の規模を低減することができる。また基板バイアス電
圧Ｖｓｕｂと独立に設定される負電位Ｖｂｂを非選択ワ
ード線ＷＬへ伝達することができるため、「ディスター
ブリフレッシュ」および「ポーズリフレッシュ」いずれ
の加速テストをも実現することができる。
【０１９３】（６） ワードドライバのさらに他の変更
例 図５５は、ワードドライバのさらに他の変更例を示す図
である。図５５において、ワードドライバ５８０は、信
号ＺＷＤに応答してワード線ＷＬ上に駆動信号ＲＸを伝
達するｐチャネルＭＯＳトランジスタＰ３１と、信号Ｚ
ＷＤに応答してワード線ＷＬへ負電位Ｖｂｂを伝達する
ｎチャネルＭＯＳトランジスタＮ３１と、反転信号ＺＲ
Ｘに応答してワード線ＷＬへ負電位Ｖｂｂを伝達するｎ
チャネルＭＯＳトランジスタＮ３２を含む。ＭＯＳトラ
ンジスタＮ３１およびＮ３２の基板領域（バックゲー
ト）には負電位Ｖｂｂが印加される。ＭＯＳトランジス
タＰ３１のバックゲート（基板領域）へは高電圧Ｖｐｐ
が印加される。
【０１９４】メモリセルアレイ１０においては、メモリ
セルＭＣは、メモリキャパシタＭＱと、ワード線ＷＬ上
の信号電位に応答してビット線ＢＬ（または／ＢＬ）へ
メモリキャパシタＭＱを接続するメモリトランジスタＭ
Ｔを含む。メモリトランジスタＭＴの基板領域（バック
ゲート）には基板バイアス電圧Ｖｓｕｂが印加される。
図５５に示す構成において、ワードドライバが形成され
る領域とメモリセルアレイ１０が形成される領域はそれ
ぞれ別々に形成される。この場合、メモリセルアレイ１
０に印加される基板バイアス電圧Ｖｓｕｂと、ワード線
ドライブ回路（ワードドライバ５８０）の基板領域に印
加されるバイアス電圧Ｖｂｂを別々に設定することがで
きる。図５５に示す構成においても、非選択ワード線Ｗ
Ｌ上には、メモリセルアレイ１０の基板領域に印加され
る基板バイアス電圧Ｖｓｕｂと特別に設定される負電位
Ｖｂｂが印加される。したがって、「ディスターブリフ
レッシュ」および「ポーズリフレッシュ」の加速テスト
を実現することができる。
【０１９５】［第６の実施例］図５６は、この発明の第
６の実施例であるＤＲＡＭの要部の構成を概略的に示す
図である。ＤＲＡＭは複数のメモリセルブロックを含
む。図５６においては、半導体チップ７００上に形成さ
れる４つのメモリブロック７０９ａ、７０９ｂ、７０９
ｃおよび７０９ｄを代表的に示す。メモリブロック７０
９（７０９ａ〜７０９ｄ）の各々は、メモリセルが行列
状に配列されるメモリブロックＭ＃（Ｍ＃１〜Ｍ＃
４）、メモリセルブロックＭ＃から対応の行を選択する
行選択系回路７２０（７２０ａ〜７２０ｄ）、およびメ
モリセルブロックＭ＃から対応の列を選択するコラムデ
コーダを含む列選択系回路７２１（７２１ａ〜７２１
ｄ）を含む。この行選択系回路７２０ａ〜７２０ｄは第
１ないし第５の実施例において説明したレベル変換回路
およびワードドライバのいずれかの構成を備える。ＤＲ
ＡＭは、さらに、第１の負電位Ｖｂｂ１を発生する負電
位発生回路７０１と、第２の負電位Ｖｂｂ２を発生する
第２の負電位発生回路７０２を含む。第１の負電位発生
回路が発生する第１の負電位Ｖｂｂ１は、第２の負電位
発生回路７０２が発生する第２の負電位Ｖｂｂ２よりも
小さい（Ｖｂｂ１＜Ｖｂｂ２）。第１の負電位Ｖｂｂ１
は負電位電源線７１０を介してチップ内部を伝達され、
第２の負電位Ｖｂｂ２は、負電位電源線７１２を介して
チップ内部を配設される。
【０１９６】ＤＲＡＭはさらに、外部から与えられるア
ドレス信号をバッファ処理して内部アドレス信号を発生
するバッファ回路（アドレスバッファ）７０５と、バッ
ファ回路７０５からの内部アドレス信号をデコードし、
メモリブロックを指定する信号およびメモリセルブロッ
クＭ＃における行および列を指定する信号を含む。メモ
リブロック７０９ａ〜７０９ｄそれぞれにおいて、行選
択系回路が設けられており、この行選択系回路の構成に
従ってデコード回路７０６の構成は異なるが、デコーダ
回路７０６はバッファ回路７０５から与えられた内部行
アドレス信号をプリデコードし、デコード信号ＷＤおよ
び／またはＺＷＤならびにワード線駆動信号ＲＸを発生
する構成であってもよい。また、行選択系回路７２０ａ
〜７２０ｄにおいてレベル変換のみが実行され、デコー
ド回路７０６が与えられたアドレス信号を完全デコード
する構成が利用されてもよい。
【０１９７】ブロック選択回路７０７は、デコード回路
７０６からのブロック指定信号に従って指定されたメモ
リブロックのみを活性状態とするブロック選択信号ＢＳ
ｉを発生する。メモリブロック７０９ａ〜７０９ｄそれ
ぞれに対応して第１の負電位Ｖｂｂ１および第２の負電
位Ｖｂｂ２の一方を選択して対応の行選択系回路７２０
ａ〜７２０ｄへ伝達するスイッチ回路７０８ａ〜７０ａ
が設けられる。スイッチ回路７０８ａ〜７０８ｄの各々
は、ブロック選択回路７０７からのブロック選択信号Ｂ
Ｓ１〜ＢＳ４に従って選択動作を実行する。スイッチ回
路７０８〜７０８ｄは対応のメモリが選択状態とされた
とき、第１の負電位Ｖｂｂ１を選択して対応の行選択系
回路７２０（７２０ａ〜７２０ｄ）へ伝達する。スイッ
チ回路７０８ａ〜７０８ｄは、また、対応のメモリブロ
ックが非選択状態のときには、その絶対値の小さい第２
の負電位Ｖｂｂ２を選択して対応の行選択系回路７２０
ａ〜７２０ｄへ伝達する。
【０１９８】「ディスターブリフレッシュ」特性が問題
となるのは、メモリセルアレイにおいて、ワード線が選
択状態とされ、非選択ワード線の電位が容量結合により
上昇するかまたはビット線の電位が接地電位レベルにま
で放電されるときである。したがって、選択メモリブロ
ックにおいてのみ、非選択ワード線へ伝達する負電位Ｖ
ｂｂの値をより負とし、メモリトランジスタにおけるチ
ャネルリークの発生を抑制する。非選択状態のメモリブ
ロックにおいては、スタンバイ状態にあるため、ワード
線およびビット線の電位は変化しない。したがってこの
場合には、非選択ワード線へ伝達される負電位Ｖｂｂの
値は少し高くてもよい（「ディスターブリフレッシュ」
の問題は生じず、むしろ「ポーズリフレッシュ」の問題
が生じるため）。したがって、非選択メモリセルブロッ
クにおける非選択ワード線へ伝達される負電位Ｖｂｂの
レベルを高くしても、特に問題は生じない。
【０１９９】すべてのメモリブロックに深い（小さい）
負電位Ｖｂｂ１を与える必要がなく、第１の負電位発生
回路は１つのメモリブロックのみを駆動することが要求
されるだけであり、その負荷が軽減され、第１の負電位
発生回路７０１の消費電力を軽減することができる。ま
た、負電位発生のために２つの負電位発生回路７０１お
よび７０２が必要とされるものの、第１の負電位発生回
路１は、１つのメモリブロックのみを駆動し、第２の負
電位発生回路２は、残りのメモリブロックを駆動する。
第１の負電位Ｖｂｂ１よりも第２の負電位Ｖｂｂ２の方
が高いため、この第２の負電位発生回路７０２の消費電
力は第１の負電位発生回路７０１の消費電力よりも小さ
い。したがって、たとえ２つの負電位発生回路が用いら
れても、第１の負電位発生回路７０１のみを用いてすべ
てのメモリブロックに対して第１の負電位Ｖｂｂ１を与
える構成に比べて全体として消費電力を低減することが
できる。
【０２００】図５６においては、外部からの制御信号を
受けるバッファ回路７０３と、バッファ回路７０３の出
力に従ってテストモード指示信号ＴＥを発生するテスト
モードシグニチャ回路７０４が併せて示される。テスト
モードシグニチャ回路７０４は、このバッファ回路７０
３からの内部制御信号の特定のタイミングに従ってテス
トモードが指定されたか否かを判別する。このとき、テ
ストモードシグニチャ回路７０４は、バッファ回路７０
３の出力が特定の状態にあるときに、アドレス信号を受
けるバッファ回路７０５の出力の特定の内部アドレスビ
ットの値に従ってテストモード指示信号を発生する構成
が利用されてもよい。
【０２０１】テストモードシグニチャ回路７０４からの
テストモード指示信号ＴＥはブロック選択回路７０７へ
与えられるように示される。テストモード指示信号ＴＥ
が活性状態のＨレベルのとき、非選択ワード線へ伝達さ
れる負電位Ｖｂｂは通常動作時に与えられる負電位より
も浅く（絶対値が小さく）される。図５６に示す２つの
負電位発生回路７０１および７０２を用いてテストモー
ド（加速テスト）を行なう場合、このテストモード指示
信号ＴＥが活性状態のとき、ブロック選択回路７０７か
らスイッチ回路７０８ａ〜７０８ｄへ与えられる選択信
号ＢＳｉ（ＢＳ１〜ＢＳ４）は第２の負電位Ｖｂｂ２を
選択する状態に設定される。ただしブロック選択回路７
０７により選択されたメモリブロックに対するアクセス
（または行および列選択動作）は実行される。
【０２０２】図５７は、図５６に示すブロック選択回路
の１つのブロック選択信号に関連する部分の構成を示す
図である。図５７において、デコード回路５０６は、メ
モリブロックを選択するためのブロックデコーダ７３０
を含む。ブロックデコーダ７３０は、各メモリブロック
に対応して設けられるＡＮＤ型デコーダ７３０ａを含
む。選択時にはＡＮＤ型デコーダ７３０ａの出力は電源
電位ＶｃｃレベルのＨレベルとなる。非選択時にはＡＮ
Ｄ回路デコーダ７３０ａの出力はＬレベル（接地電位レ
ベル）となる。
【０２０３】ブロック選択回路７０７は、テストモード
シグニチャ回路７０４からのテストモード指示信号ＴＥ
をその偽入力に受け、ＡＮＤ型デコーダ７３０ａの出力
をその真入力に受けるゲート回路７４１と、ゲート回路
７４１の出力のレベル変換を行なうレベル変換部を含
む。ゲート回路７４１は、テストモード指示信号ＴＥが
活性状態となりテストモードを指定するとき、接地電位
レベルのＬレベルの信号を出力する。テストモード指示
信号ＴＥが非活性状態にありノーマルモードを指定する
とき、ゲート回路７４１はバッファとして機能する。
【０２０４】レベル変換部は、ゲート回路７４１の出力
を反転するインバータ７４９と、電源電位Ｖｃｃを供給
する電源ノード７４８ａと出力ノード７４７ａの間に設
けられ、そのゲートにインバータ７４９の出力を受ける
ｐチャネルＭＯＳトランジスタ７４３と、電源ノード７
４８ａと出力ノード７４７ｂの間に設けられ、そのゲー
トにゲート回路７４１の出力を受けるｐチャネルＭＯＳ
トランジスタ７４２と、第１の負電位Ｖｂｂ１を受ける
他方電源ノード７４８ｂと出力ノード７４７ａの間に設
けられそのゲートに出力ノード７４７ｂの信号電位を受
けるｎチャネルＭＯＳトランジスタ７４６と、出力ノー
ド７４７ｂと他方電源ノード７４８ｂの間に設けられ、
そのゲートに出力ノード７４７ａの信号電位を受けるｎ
チャネルＭＯＳトランジスタ７４５を含む。出力ノード
７４７ａからブロック選択信号ＢＳｉ（ｉ＝１〜４）が
出力され、出力ノード７４７ｂから反転ブロック選択信
号ＺＢＳｉが出力される。次に動作について簡単に説明
する。
【０２０５】このレベル変換器の構成は、図３２に示す
レベル変換器４１０のそれと同じである。通常動作モー
ド時には、テストモード指示信号ＴＥは接地電位レベル
のＬレベルである。ＡＮＤ型デコーダ７３０ａの出力が
電源電位Ｖｃｃレベルの選択状態を示すとき、ゲート回
路７４１の出力がＨレベルとなり、ＭＯＳトランジスタ
７４２がオフ状態、ＭＯＳトランジスタ７４３がオン状
態となる。出力ノード７４７ａからのブロック選択信号
ＢＳｉが電源電位ＶｃｃｃレベルのＨレベルとなり、出
力ノード７４７ｂからの信号ＺＢＳｉが第１の負電位Ｖ
ｂｂ１レベルのＬレベルとなる（出力ノード７４７ａの
ＨレベルによりＭＯＳトランジスタ７４５がオン状態と
なる）。通常動作モード時においてＡＮＤ型デコーダ７
３０ａの出力がＬレベルのときには、逆に、ブロック選
択信号ＢＳｉが第１の負電位Ｖｂｂ１レベル、反転ブロ
ック選択信号ＺＢＳｉがＶｃｃレベルのＨレベルとな
る。
【０２０６】テストモード指示信号ＴＥがＨレベルのと
きには、ゲート回路７４１の出力はＬレベルとなり、信
号ＢＳｉがＬレベル（Ｖｂｂ１レベル、反転信号ＺＢＳ
ｉがＨレベル（Ｖｃｃレベル）となる。すなわち、テス
トモード指示信号ＴＥの活性化時（Ｈレベル）、そのブ
ロック選択器７４０は、ブロックデコーダ７３０から与
えられるブロック指定信号を無視して非選択状態のブロ
ック選択信号をスイッチ回路７０８ａ〜７０８ｄへ与え
る。スイッチ回路７０８ａ〜７０ｄの各々は、与えられ
たブロック選択信号ＢＳｉが活性状態のＨレベルのとき
には、第１の負電位を選択し、ブロック選択信号ＢＳｉ
が非選択状態を示す第１の負電位Ｖｂｂ１レベルのとき
には、それより浅い（絶対値の小さい）第２の負電位Ｖ
ｂｂ２を選択する。
【０２０７】図５８は、スイッチ回路７０８の構成の一
例を示す図である。図５８においては、一つのメモリブ
ロックに関連するスイッチ回路の構成のみを示す。各メ
モリブロックに対して図５８に示す構成のスイッチ回路
がそれぞれ設けられる。図５８において、スイッチ回路
７０８（７０８ａ〜７０８ｄ）は、ブロック選択信号Ｂ
Ｓｉをゲートに受けるｎチャネルＭＯＳトランジスタ７
５１と、反転ブロック選択信号ＺＢＳｉをゲートに受け
るｎチャネルＭＯＳトランジスタ７１０を含む。ＭＯＳ
トランジスタ７５１は、ブロック選択信号ＢＳｉがＨレ
ベル（Ｖｃｃレベル）のときに第１の負電位Ｖｂｂ１を
選択して負電位Ｖｂｂとして出力する。ＭＯＳトランジ
スタ７５０は、反転ブロック選択信号ＺＢＳｉがＨレベ
ルのときに第２の負電位Ｖｂｂ２を選択して負電位Ｖｂ
ｂとして対応のメモリブロックへ伝達する。第１の負電
位Ｖｂｂ１は第２の負電位Ｖｂｂ２よりも深い（絶対値
が大きい）ため、信号ＺＢＳｉが第１の負電位Ｖｂｂ１
レベルのときには、ＭＯＳトランジスタ７５０はオフ状
態となる。同様、信号ＢＳｉは第１の負電位Ｖｂｂ１レ
ベルのときには、ＭＯＳトランジスタ７５１はオフ状態
となる。
【０２０８】上述の構成により、通常動作モード時にお
いて、選択メモリブロックへ第１の負電位Ｖｂｂ１を付
与し、非選択メモリブロックへそれより絶対値の小さな
第２の負電位Ｖｂｂ２を与えることができる。テスト動
作モード時には、選択メモリブロックおよび非選択メモ
リブロックいずれにおいても、第２の負電位Ｖｂｂ２が
与えられる。なお、テストモード指示信号ＴＥの活性時
には、この第１の負電位Ｖｂｂ１および第２の負電位Ｖ
ｂｂ２と異なる第３の負電位Ｖｂｂ３が選択メモリブロ
ックへ与えられる構成が利用されてもよい。ただし、負
電位Ｖｂｂ３は、Ｖｂｂ１＜Ｖｂｂ３の関係を満足す
る。
【０２０９】［負電位の印加態様］図５９は、１つのメ
モリブロックにおける負電位の印加態様の第１の例を示
す図である。図５９に示す構成においては、スイッチ回
路７０８がブロック選択信号ＢＳｉおよびＺＢＳｉに従
って選択する負電位Ｖｂｂは行選択系回路７２０へのみ
与えられる。メモリセルブロックＭ＃（７０９）の基板
領域には基板バイアス電圧Ｖｓｕｂが印加される。この
基板バイアス電圧Ｖｓｕｂは第１の負電位Ｖｂｂ１と等
しくされていてもよい。低消費電力という効果に加え
て、図５の実施例における基板バイアス電圧と非選択ワ
ード線に伝達される負電位Ｖｂｂを別々に設定すること
ができることにより得られる利点が併せて実現される。
【０２１０】図６０は、負電位印加態様の他の構成を示
す図である。図６０に示す構成においては、スイッチ回
路７０８が選択する負電位Ｖｂｂは行選択系回路７２０
およびメモリセルブロックＭ＃７０９の基板領域両者へ
印加される。図６０に示す構成の場合、ＤＲＡＭに形成
される複数のメモリブロックはそれぞれ異なる領域内に
形成され、各メモリブロック形成中のウェル領域にはそ
れぞれ独立に基板バイアス電圧を印加する構成がとられ
る。この構成の場合、基板バイアス電圧の非選択メモリ
ブロックにおいてはその絶対値が小さくされるため、消
費電力を大幅に低減することができる。
【０２１１】上述の構成においては、ブロック選択回路
７０７においてブロック選択信号ＢＳｉのレベル変換を
行なうように示されている。スイッチ回路７０８ａ〜７
０８ｄそれぞれにおいてレベル変換が行なわれる構成が
利用されてもよい。 ［変更例］図６１は、この発明の第６の実施例であるＤ
ＲＡＭの第１の変更例の構成を示す図である。図６１に
おいて、ＤＲＡＭは、行および列に配列されるメモリセ
ルを有するメモリセルアレイ１０と、外部アドレス信号
から内部アドレス信号を生成するアドレスバッファ７５
０と、アドレスバッファ７５０からの内部アドレス信号
に従ってメモリセルアレイ１０における対応の行を選択
するとともに選択行を駆動する行選択系回路７５２を含
む。この行選択系回路７５２は、アドレスバッファ７５
０から与えられたアドレス信号をデコードし、このデコ
ードされた信号をレベル変換するとともに、選択ワード
線に高電圧Ｖｐｐを伝達し、非選択ワード線へ負電位Ｖ
ｂｂを伝達する回路構成を備える。
【０２１２】ＤＲＡＭはさらに、ＲＡＳバッファ６から
の内部ＲＡＳ信号φＲＡＳがレベルを変換するレベル変
換器７５４と、レベル変換器７５４からの信号ＲＡＳお
よびＺＲＡＳに従って第１の負電位発生回路７６０から
の第１の負電位Ｖｂｂ１および第２の負電位発生回路７
５１からの第２の負電位Ｖｂｂ２の一方を選択するスイ
ッチ回路７５６を含む。レベル変換器７５４は、内部Ｒ
ＡＳ信号φＲＡＳが非活性状態のＬレベル（接地電位レ
ベル）のときには第１の負電位Ｖｂｂ１レベルの信号Ｒ
ＡＳを発生する。信号ＺＲＡＳは信号ＲＡＳと相補な信
号であり、そのときには電源電位Ｖｃｃレベルとなる。
レベル変換器７５４は、内部ＲＡＳ信号φＲＡＳがＨレ
ベルのとき、信号ＲＡＳをＨレベル（Ｖｃｃレベル）、
信号ＺＲＡＳを負電位Ｖｂｂ１レベルに設定する。
【０２１３】第１の負電位Ｖｂｂ１は、第２の負電位Ｖ
ｂｂ２よりも低い電位である（Ｖｂｂ１＜Ｖｂｂ２）。
スイッチ回路７５６は、信号ＲＡＳがＨレベルのとき、
すなわちＤＲＡＭのメモリサイクルが始まっている動作
状態のときには第１の負電位Ｖｂｂ１を選択し、行選択
系回路７１２とメモリセルアレイの基板領域とへ与え
る。スイッチ回路７５６は、信号ＲＡＳが負電位Ｖｂｂ
１レベルの非活性状態のときには、第２の負電位発生回
路７６１からの第２の負電位Ｖｂｂ２を選択し、行選択
系回路７５２とメモリセルアレイ１０の基板領域とへ与
える。すなわち、ＤＲＡＭのスタンバイ時には、第２の
負電位Ｖｂｂ２が負電位Ｖｂｂとして選択され、メモリ
サイクル開始時には第２の負電位Ｖｂｂ１が負電位Ｖｂ
ｂとして選択される。ディスターブリフレッシュ特性が
問題となるのは、メモリセル選択動作が行なわれるアク
ティブサイクル（メモリサイクル）期間である。この間
非選択ワード線に伝達される負電位Ｖｂｂの値を低くす
る。この構成においてスタンバイ時における基板リーク
電流の抑制（ポーズリフレッシュ特性の改善）および動
作時におけるチャネルリークの抑制（ディスターブリフ
レッシュ特性の改善）両者を実現することができる。
【０２１４】なお、図６１に示す構成においては、スイ
ッチ回路７５６により第１の負電位Ｖｂｂ１および第２
の負電位Ｖｂｂ２の一方を選択して負電位Ｖｂｂを発生
している。第１の負電位発生回路７６０および第２の負
電位発生回路７６１が内部ＲＡＳ信号に従って一方が活
性状態とされる構成が利用されてもよい。 ［第７の実施例］図６２は、この発明の第７の実施例で
あるＤＲＡＭの要部の構成を示す図である。図６２に示
すＤＲＡＭは、メモリセルＭＣとして、メモリキャパシ
タＭＱとワード線ＷＬ上の信号電位に応答して導通する
メモリトランジスタＭＰを含む。このメモリトランジス
タＭＰはｐチャネルＭＯＳトランジスタで構成される。
メモリトランジスタＭＰの基板領域には正のバイアス電
圧Ｖｓｂｐが印加される。ワード線ＷＬは選択時には負
電位Ｖｂが印加され、非選択時には正の電圧Ｖｐが印加
される。選択時負電位Ｖｂｂを印加することにより、ｐ
チャネルＭＯＳトランジスタＭＰにおけるしきい値電圧
の損失を伴うことなく接地電位ＧＮＤレベルの信号をメ
モリキャパシタＭＱへ伝達することができる。非選択時
にワード線ＷＬ上に正の電圧Ｖｐ（基板バイアス電圧Ｖ
ｓｂｐ程度またはそれより小さい値）を印加することに
より、メモリトランジスタＭＰにおける弱反転層の形成
を抑制し、サブスレッショルド電流を大幅に低減するこ
とができる。
【０２１５】図６２においては、１本のワード線ＷＬを
選択するための回路構成を併せて示す。ロウデコーダ２
０は、ＡＮＤ型デコーダ２０ｂの構成を備え、選択時Ｖ
ｃｃレベルのＨレベルの信号を出力し、非選択時接地電
位レベルのＬレベルの信号を出力する。レベル変換器８
０２は、このＡＮＤ型デコーダ２０ｄの出力レベルをＶ
ｐｐレベルおよびＶｂｂレベルに変換する（信号の論理
は維持する）。選択時、信号ＷＤは正の電圧Ｖｐレベル
であり、ｐチャネルＭＯＳトランジスタ８１１がオフ状
態、ｎチャネルＭＯＳトランジスタ８１２がオン状態と
なり、選択ワード線ＷＬの電位が負電位Ｖｂレベルとな
る。メモリトランジスタＭＰがオン状態となり、メモリ
キャパシタＭＱがビット線ＢＬに接続される。
【０２１６】非選択時には信号ＷＤが負電位Ｖｂレベル
となり、ＭＯＳトランジスタ８１２はオフ状態、ＭＯＳ
トランジスタ８１１がオン状態となり、正電位Ｖｐがワ
ード線ＷＬ上に伝達される。非選択ワード線上の信号電
位が正の電位Ｖｐであり、このメモリトランジスタのソ
ースとゲートの電位を異ならせることにより、チャネル
リークを抑制する。このメモリセルがメモリトランジス
タとしてｐチャネルＭＯＳトランジスタを有する場合、
先の第１ないし第６の実施例において説明した構成にお
いて高電圧Ｖｐｐを負電位Ｖｂとし、負電位Ｖｂｂを正
電位Ｖｐにそれぞれ置換えることにより同様の構成を実
現することができ、応じて同様の効果を得ることができ
る。
【０２１７】
【発明の効果】以上のように、この発明に従えば、非選
択ワード線の電位レベルがメモリトランジスタの基板バ
イアス電圧と同一極性とされ、このメモリトランジスタ
におけるチャネルリークを抑制することができ、「ディ
スターブリフレッシュ」特性の優れた半導体記憶装置を
実現することができる。またこの非選択ワード線に伝達
される電圧レベルを変化させることにより「ディスター
ブリフレッシュ」および「ポーズリフレッシュ」両者の
加速試験を行なうことができ、テスト時間の短縮をも実
現することができる。
【０２１８】請求項１に係る半導体記憶装置において、
アドレス信号が指定する選択ワード線上へは第２の極性
の電圧が伝達され、それ以外の非選択ワード線へはこの
第２の極性と異なる第１の極性の電圧が印加されるた
め、メモリセルに含まれるトランジスタのゲートとソー
スの電位を異ならせることができ、メモリトランジスタ
におけるチャネル領域のサブスレッショルド電流を抑制
することができ、メモリセルの「リフレッシュ」特性を
大幅に改善することができる。請求項２に係る半導体記
憶装置においては、ワード線指定信号が指定するワード
線上に対応のワード線ドライブ手段に含まれる第１のド
ライブ素子から第２の極性の電圧が電圧され、それ以外
の非選択状態のワード線上へは対応のワード線ドライブ
手段に含まれる第２のドライブ素子を介してこの第２の
極性と異なる第１の極性の電圧が伝達される。ワード線
指定信号が指定するワード線以外の非選択ワード線に接
続されるメモリセルにおいては、メモリセルに含まれる
トランジスタのソースとゲートの電位を異ならせること
ができ、メモリトランジスタをより深いオン状態とする
ことができ、メモリトランジスタにおけるチャネルリー
クによる電荷の移動を防止することができ、メモリセル
の電荷保持特性すなわち「ディスターブリフレッシュ」
特性を改善することができる。
【０２１９】請求項３に係る半導体記憶装置において
は、メモリセル形成領域の基板領域に印加されるバイア
ス電圧とワード線ドライブ手段が非選択ワード線（動作
時におけるアドレス指定されたワード線以外のワード線
およびスタンバイ時におけるすべてのワード線）へ印加
される電圧とは極性は同じであるものの電圧レベルが異
なっている。すなわち、基板領域に印加されるバイアス
電圧と非選択状態のワード線へ伝達される電圧とは別々
にその電圧レベルを設定することができ、メモリセルの
電荷保持特性、すなわち「ディスターブリフレッシュ」
特性および「ポーズリフレッシュ」特性の加速試験を行
なうことができ、テスト時間を短縮することができる。
また、非選択ワード線へは第１の極性の電圧が印加され
るため、このメモリセルにおける電荷のリークを防止す
ることができる。
【０２２０】請求項４に係る半導体記憶装置において
は、特定動作モード指示信号に従って第１の極性の電圧
のレベルが変更される。この特定動作モード指示信号が
テスト動作モードを指定するときにメモリセルの電荷保
持特性の加速試験を行なうことによりテスト時間を短縮
することができる。特定動作モード指示信号がメモリサ
イクル開始およびスタンバイ状態を示すメモリサイクル
開始指示信号（たとえばロウアドレスストローブ信号）
の場合には、この第１の極性の電圧を発生する回路の消
費電力を低減することができる。
【０２２１】請求項５に係る半導体記憶装置において
は、メモリアレイは複数のメモリブロックに分割され、
選択ワード線を含むメモリブロックのみが動作状態とな
り、残りのメモリブロックは非選択状態（スタンバイ状
態）を維持する。この選択ワード線を含むメモリブロッ
クに対する非選択ワード線へ伝達される第１の極性の電
圧のレベルが変更される。ビット線（列線）およびワー
ド線（行線）の電位が変化する選択メモリブロック（選
択ワード線を含むメモリブロック）に対してのみ非選択
電圧（非選択ワード線へ伝達される電圧）をメモリトラ
ンジスタのチャネルを介しての電荷のリークを抑制する
電圧レベルに設定し、非選択メモリブロック（選択メモ
リブロック以外のメモリブロック）の非選択電圧は変更
されずスタンバイ時と同じ値を維持する。これにより、
非選択電圧を発生する回路の負荷を軽減することができ
るとともに、消費される電力を低減することができる。
また非選択電圧がメモリブロックのメモリセルアレイ形
成領域の基板領域にも印加される場合には、非選択メモ
リブロックにおける「ポーズリフレッシュ」特性を改善
することができる。
【０２２２】請求項６に係る半導体記憶装置において
は、メモリサイクル開始指示信号（たとえばロウアドレ
スストローブ信号）の不活性化時すなわちスタンバイ時
には行線へ第１の極性の電圧を印加する電位設定手段が
そのメモリサイクル開始指示信号の活性化時に与えられ
たアドレス信号をデコードし、このデコード結果に従っ
てアドレス指定されたワード線へ第２の極性の電圧を伝
達するとともに残りのワード線へは第１の極性の電圧を
伝達する。したがって、動作時およびスタンバイ時いず
れにおいても非選択状態のメモリセルのトランジスタの
ソース電位およびゲート電位を異ならせることができ、
メモリトランジスタを確実に強いオフ状態とすることが
でき、「ディスターブリフレッシュ」特性を改善するこ
とができる。
【０２２３】請求項７に係る半導体記憶装置において
は、メモリセルアレイ内の所定数のワード線を指定する
第１のデコード手段の出力と所定数のワード線のうちの
１本のワード線を指定する第２のデコード手段の出力と
に従って各ワード線に対応して設けられたワードドライ
ブ手段が対応のワード線上へ第２のデコード手段の出力
と第１の極性の電圧の一方を伝達する。したがって、プ
リデコード方式の半導体記憶装置においても、アドレス
指定されたワード線と異なるワード線に接続されるメモ
リセルのトランジスタを確実にオフ状態とすることがで
き、そのメモリセルトランジスタのチャネルリークによ
る電荷の移動を抑制することができ、「ディスターブリ
フレッシュ」特性を改善することができる。
【０２２４】請求項８に係る半導体記憶装置において
は、ワード線ドライブ手段は、アドレス信号のデコード
結果に従って、アドレス指定されたワード線へ第２の極
性の電圧を印加し残りのワード線へ第１の極性の電圧を
印加する。したがってアドレス指定されたワード線以外
のワード線に接続するメモリセルのトランジスタは第１
の極性の電圧をそのゲートに受け、確実にそのソース電
位およびゲート電位を異ならせることができてオフ状態
となり、動作時におけるメモリセルの電荷保持特性すな
わち「ディスターブリフレッシュ」特性が改善される。
【０２２５】請求項９に係る半導体記憶装置において
は、特定動作モード時には電圧変更手段により非選択状
態のワード線へ印加されるおよび第１の極性の電圧のレ
ベルが変更される。したがって、メモリセルの電荷保持
特性の加速試験を実現することができるともとに、この
第１の極性の電圧発生回路の消費電流を低減することが
できる。請求項１０に係る半導体記憶装置においては、
複数のメモリブロックのうちアドレス信号に含まれるブ
ロック指定信号が指定するメモリブロックに対してのみ
非選択状態のワード線へ印加される第１の極性の電圧の
レベルが変更され、「ディスターブリフレッシュ」特性
を改善する最適レベルに設定される。非選択メモリブロ
ックに対しては、スタンバイ時に印加される負電位が保
持される。これにより、すべてのメモリブロックに対し
動作時に必要とされる最適レベルの第１の極性の電圧を
伝達する必要がなく、メモリセルの電荷保持特性を損う
ことなくこの第１の極性電圧発生に必要とされる消費電
流を低減することができる。またこの第１の極性の電圧
がメモリセルの形成される基板領域にも併せて印加され
る場合、非選択メモリブロックにおけるストレージノー
ドから基板領域へのリーク電流の発生を抑制することが
でき、「ポーズリフレッシュ」特性をも改善することが
できる。
【０２２６】請求項１１に係る半導体記憶装置において
は、メモリセル形成領域の基板領域に印加されるバイア
ス電圧と非選択状態のワード線へ伝達される第１の極性
の電圧とは別々に生成されてそれぞれ対応の部分に印加
されるため、「ディスターブリフレッシュ」特性および
「ポーズリフレッシュ」特性いずれの加速試験をも実行
することができ、テスト時間を短縮することができると
ともに、基板バイアス電圧と独立に最適な第１の極性電
圧（非選択ワード線電圧）を設定することができ、効果
的に「ディスターブリフレッシュ」特性を改善すること
ができるとともに最適な基板バイアス電圧を設定するこ
とができ、「ポーズリフレッシュ」特性も併せて改善す
ることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である半導体記憶装
置の要部を構成を概略的に示す図である。
【図２】 この発明の一実施例におけるメモリトランジ
スタの電圧印加条件を示す図である。
【図３】 この発明の一実施例における高電圧が印加さ
れるトランジスタの空乏層の分布状況を概略的に示す図
である。
【図４】 図１に示す一方のレベル変換器の構成の一例
を示す図である。
【図５】 図１に示す他方レベル変換器の構成を示す図
である。
【図６】 図１に示すワードドライバに含まれる負電位
伝達用トランジスタおよびメモリセルの概略断面構造を
示す図である。
【図７】 図１に示すワードドライバの負電位伝達用ト
ランジスタおよびメモリセルの断面構造の変更例を示す
図である。
【図８】 図１に示すＲＸデコーダの概略構成を示す図
である。
【図９】 図８に示すＲＸデコーダの信号出力部のＭＯ
Ｓトランジスタの概略断面構造を示す図である。
【図１０】 図１に示すレベル変換器の第１の変形例を
示す図である。
【図１１】 図１に示すレベル変換器の第２の変形例を
示す図である。
【図１２】 図１に示すレベル変換器の第３の変形例を
示す図である。
【図１３】 図１２に示すレベル変換器の効果を説明す
るための図である。
【図１４】 図１２に示すレベル変換器の効果を説明す
るための図である。
【図１５】 図１に示すレベル変換器の第４の変形例を
示す図である。
【図１６】 図１５に示すレベル変換器の構成の一例を
示す図である。
【図１７】 図１５に示すワードドライバの構成の一例
を示す図である。
【図１８】 図１に示すレベル変換器の第６の変形例を
示す図である。
【図１９】 図１に示すレベル変換器の第７の変形例を
示す図である。
【図２０】 この発明の第１の実施例の第７の変更例の
要部の構成を示す図である。
【図２１】 この発明の第１の実施例の第８の変更例の
構成を示す図である。
【図２２】 この発明の第２の実施例である半導体記憶
装置の全体の構成を概略的に示す図である。
【図２３】 図２２に示すレベル変換機能付ワード線ド
ライブ回路の構成を示す図である。
【図２４】 図２２に示すレベル変換機能付ワード線ド
ライブ回路の第１の変更例を示す図である。
【図２５】 この発明の第３の実施例である半導体記憶
装置の全体の構成を概略的に示す図である。
【図２６】 図２５に示すＲＸデコード回路の構成の一
例を示す図である。
【図２７】 図２５に示すレベル変換回路およびワード
線ドライブ回路の構成の一例を示す図である。
【図２８】 図２５に示すレベル変換回路およびワード
線ドライブ回路の第１の変更例の構成を示す図である。
【図２９】 この発明の第４の実施例である半導体記憶
装置の要部の構成を概略的に示す図である。
【図３０】 図２９に示す第２の負電位発生回路の構成
の一例を示す図である。
【図３１】 図２９に示す第１の負電位発生回路の構成
の一例を示す図である。
【図３２】 図２９に示す切換回路の構成の一例を示す
図である。
【図３３】 この発明の第４の実施例である半導体記憶
装置の第１の変形例を示す図である。
【図３４】 図３３に示す負電位発生回路の構成の一例
を示す図である。
【図３５】 図３３に示すテストモード指定信号φＴＥ
を発生するための回路構成を概略的に示す図である。
【図３６】 図３３に示すレベル検知回路の構成の一例
を示す図である。
【図３７】 図３３に示すレベル検知回路の第１の変形
例を示す図である。
【図３８】 図３７に示す可変定電流源の構成の一例を
示す図である。
【図３９】 この発明の第４の実施例である半導体記憶
装置の第３の変形例を示す図である。
【図４０】 図３９に示すクランプ回路の構成の一例を
示す図である。
【図４１】 図４０に示す可変定電流源の構成の一例を
示す図である。
【図４２】 この発明の第４の実施例である半導体記憶
装置の第４の変更例の構成を概略的に示す図である。
【図４３】 図４２に示す構成をより具体的に示す図で
ある。
【図４４】 この発明の第５の実施例である半導体記憶
装置の全体の構成を概略的に示す図である。
【図４５】 図４４に示すワード線ドライブ回路に含ま
れるワードドライバの構成を示す図である。
【図４６】 図４５に示す負電位伝達用ＭＯＳトランジ
スタの概略断面構造を示す図である。
【図４７】 図４４に示すメモリセルアレイに含まれる
メモリセルの概略断面構造およびこの発明の第５の実施
例の効果を説明するための図である。
【図４８】 図４４に示すレベル変換回路の構成の一例
を示す図である。
【図４９】 図４８に示す負電位発生用ＭＯＳトランジ
スタの概略断面構造を示す図である。
【図５０】 図４４に示すワード線ドライブ回路に含ま
れるワードドライバの構成の一例を示す図である。
【図５１】 図４４に示すワード線ドライブ回路に含ま
れるワードドライバの第１の変形例を示す図である。
【図５２】 図４４に示すワード線ドライブ回路に含ま
れるワードドライバの第２の変形例の構成を示す図であ
る。
【図５３】 この発明の第５の実施例である半導体記憶
装置におけるワード線駆動部のさらに他の変形例を示す
図である。
【図５４】 図５３に示すワード線駆動部の代替例を示
す図である。
【図５５】 この発明の第５の実施例におけるワードド
ライバの第６の変形例の構成を示す図である。
【図５６】 この発明の第６の実施例の半導体記憶装置
の全体の構成を概略的に示す図である。
【図５７】 図５６に示すブロック選択回路の構成の一
例を示す図である。
【図５８】 図５６に示すスイッチ回路の構成の一例を
示す図である。
【図５９】 この発明の第６の実施例の基板バイアス電
圧と非選択電圧との印加態様の一例を示す図である。
【図６０】 この発明の第６の実施例における基板バイ
アス電圧および非選択電圧の印加態様の変更例を示す図
である。
【図６１】 この発明の第６の実施例である半導体記憶
装置の変形例を示す図である。
【図６２】 この発明の第７の実施例である半導体記憶
装置の要部の構成を概略的に示す図である。
【図６３】 従来のＤＲＡＭの全体の構成を概略的に示
す図である。
【図６４】 従来のＤＲＡＭのワード線駆動部の構成の
一例を示す図である。
【図６５】 従来のＤＲＡＭのワード線駆動部の代替例
の構成を概略的に示す図である。
【図６６】 従来のワードドライバのさらに他の変更例
を示す図である。
【図６７】 従来のＤＲＡＭのメモリセルアレイ部の構
成を概略的に示す図である。
【図６８】 従来のＤＲＡＭにおける問題点を説明する
ための図である。
【図６９】 従来のＤＲＡＭにおける問題点を説明する
ための図である。
【図７０】 従来のＤＲＡＭにおける問題点を説明する
ための図である。
【図７１】 ＭＯＳトランジスタのサブスレッショルド
特性を示す図である。
【符号の説明】
１ アドレスバッファ、２ ロウデコード回路、３ Ｒ
Ｘデコーダ、４ レベル変換回路、５ ワード線ドライ
ブ回路、６ ＲＡＳバッファ、１０ メモリセルアレ
イ、１１ 負電位発生回路、１２ 高電圧発生回路、２
０ ロウデコーダ、３０ レベル変換器、３１ レベル
変換器、３２ レベル変換器、４０，４０−１〜４０−
３ ワードドライバ、Ｎ１，Ｎ２，Ｎ３ ｎチャネルＭ
ＯＳトランジスタ、Ｎ ｎチャネルＭＯＳトランジス
タ、２００ レベル変換機能付ワード線ドライブ回路、
２２５ ｐチャネルＭＯＳトランジスタ、２２６ ｎチ
ャネルＭＯＳトランジスタ、２５０ ＲＸデコード回
路、２５２ レベル変換回路、２５４ ワード線ドライ
ブ回路、Ｎ８，Ｎ９ ｎチャネルＭＯＳトランジスタ、
Ｐ１，Ｐ５ ｐチャネルＭＯＳトランジスタ、３５０
ワード線ドライブ回路、３６０ 行選択信号発生回路、
３８０ 第２の負電位発生回路、３９０ 第１の負電位
発生回路、４００ 切換回路、４３０ 負電位発生回
路、４４０ レベル検知回路、４６０ 負電位発生回
路、４８０ クランプ回路、４９０ 第１の負電位発生
回路、４９５ 第２の負電位発生回路、５００ ロウデ
コード回路、５０２ レベル変換回路、５０４ ＲＸデ
コーダ、５０６ ワード線ドライブ回路、５１０ 基板
バイアス発生回路、５１２ 負電位発生回路、Ｎ１１，
Ｎ１２ｎチャネルＭＯＳトランジスタ、Ｎ１６，Ｎ１７
ｎチャネルＭＯＳトランジスタ、Ｐ２０ ｐチャネル
ＭＯＳトランジスタ、Ｎ１８ ｎチャネルＭＯＳトラン
ジスタ、Ｎ２１ ＮチャネルＭＯＳトランジスタ、Ｐ２
１ ｐチャネルＭＯＳトランジスタ、５７５ ｐチャネ
ルＭＯＳトランジスタ、５７６ ｎチャネルＭＯＳトラ
ンジスタ、５８０ ワードドライバ、Ｎ３１，Ｎ３２
ｎチャネルＭＯＳトランジスタ、７０１ 負電位発生回
路、７０２ 負電位発生回路、７０４テストモードシグ
ニチャ回路、７０６ デコード回路、７０７ ブロック
選択回路、７０８ａ〜７０８ｄ スイッチ回路、７０９
ａ〜７０９ｄ メモリブロック、７５２ 行選択系回
路、７５４ レベル変換器、７５６ スイッチ回路、７
６０ 第１の負電位発生回路、７６１ 第２の負電位発
生回路、８０２ レベル変換器、８１０ ワードドライ
バ、ＰＴ ｐチャネルＭＯＳトランジスタ、ＮＴｎチャ
ネルＭＯＳトランジスタ。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 行および列のマトリクス状に配列されか
    つ各々が第１の極性のバイアス電位が印加される基板領
    域に形成される複数のメモリセルを有するメモリセルア
    レイと、 各前記行に対応して設けられ、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 前記複数のワード線の各々に対応して設けられ、各々
    が、対応のワード線がアドレス信号により指定されたと
    き前記第１の極性と異なる第２の極性の電圧信号を対応
    のワード線上へ伝達するための第１のドライブ素子と、
    前記アドレス信号が該対応のワード線とは別のワード線
    を指定するとき、該対応のワード線上へ前記第１の極性
    の電圧信号を伝達するための第２のドライブ素子とを含
    む複数のドライブ手段とを備える、半導体記憶装置。
  2. 【請求項２】 行および列のマトリクス状に配列されか
    つ各々が第１の極性のバイアス電位が印加される基板領
    域に形成される複数のメモリセルを有するメモリセルア
    レイと、 各前記行に対応して設けられ、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 アドレス信号に従って前記複数のワード線のうち少なく
    とも１本のワード線を指定するワード線指定信号を発生
    するワード線指定信号発生手段と、 前記複数のワード線各々に対応して設けられ、各々が第
    １のノードと第２のノードとを有しかつ対応のワード線
    が前記ワード線指定信号により指定されたとき前記第１
    のノードに印加された電圧信号を該対応のワード線上へ
    伝達するための第１のドライブ素子と、それ以外のとき
    に該対応のワード線上へ前記第２のノードへ印加された
    前記第１の極性と同じ極性の電圧信号を該対応のワード
    線上へ伝達するための第２のドライブ素子とを有する複
    数のワード線ドライブ手段とを備える、半導体記憶装
    置。
  3. 【請求項３】 前記第２のドライブ素子が伝達する電圧
    信号の電圧レベルは前記バイアス電圧の電圧レベルとは
    異なる、請求項１または２記載の半導体記憶装置。
  4. 【請求項４】 特定動作モード指示信号に応答して、前
    記第２のドライブ素子が伝達する電圧信号をその極性を
    変更することなく電圧レベルを変更する手段をさらに備
    える、請求項１ないし３のいずれかに記載の半導体記憶
    装置。
  5. 【請求項５】 前記メモリアレイは複数のメモリブロッ
    クに分割され、かつ前記アドレス信号は前記複数のメモ
    リブロックのうちの特定のメモリブロックを指定するブ
    ロック指定信号を含み、 前記ブロック指定信号に従って該対応のメモリブロック
    に対して設けられた第２のドライブ素子が伝達する電圧
    信号をその極性を変更することなく電圧レベルを変更す
    る手段をさらに備える、請求項１ないし４のいずれかに
    記載の半導体記憶装置。
  6. 【請求項６】 行および列のマトリクス状に配列される
    複数のメモリセル、 各前記行に対応して設けられ、各々に対応の行のメモリ
    セルが接続される複数の行線、 各前記列に対応して設けられ、各々に対応の列のメモリ
    セルが接続される複数の列線、 メモリサイクル開始指示信号の不活性化時、前記行線の
    各々を第１の極性の所定電位に保持するとともに、前記
    メモリサイクル開始指示信号の活性化時、与えられたア
    ドレス信号をデコードし、該デコード結果に従って前記
    アドレス信号が指定する行線へ第２の極性の電圧を伝達
    しかつ残りのワード線へ前記第１の極性の電圧を伝達す
    るための行電位設定手段と、 前記メモリサイクル開始指示信号の不活性化時、前記複
    数の列線の各々を前記第１の極性と逆の第２の極性の電
    圧レベルに設定するための列電位設定手段とを備える、
    半導体記憶装置。
  7. 【請求項７】 行および列のマトリクス状に配列される
    複数のメモリセル、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線、 第１の極性の電圧を発生する電圧発生手段、 第１のアドレス信号をデコードして前記複数のワード線
    から所定数のワード線を指定するワード線グループ指定
    信号を発生する第１のデコード手段、 第２のアドレス信号をデコードし、前記所定数のワード
    線のうちの１つのワード線を特定するための第１の極性
    の電圧と第２の極性の電圧の間の振幅を有するワード線
    特定信号を発生する第２のデコード手段、および前記複
    数のワード線の各々に対応して設けられ、かつ前記所定
    数のワード線ごとにグループ化され、かつさらに各々が
    前記第２のデコード手段の出力を受ける第１のノード
    と、前記電圧発生手段の発生する電圧を受ける第２のノ
    ードと、対応のワード線グループ指定信号を受ける第３
    のノードと、前記第３のノードへ与えられたワード線グ
    ループ指定信号が活性状態のとき前記第１のノードに与
    えられた信号を対応のワード線上へ伝達する第１のドラ
    イブ素子と、前記第３のノードへ印加されたワード線グ
    ループ指定信号が非活性状態のとき前記第２のノードに
    与えられた前記第１の極性の電圧を該対応のワード線上
    へ伝達する第２のドライブ素子とを有する複数のワード
    線ドライブ手段を備える、半導体記憶装置。
  8. 【請求項８】 行および列のマトリクス状に配列される
    複数のメモリセルと、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 前記複数のワード線各々に対応する出力ノードを有し、
    与えられたアドレス信号をデコードし、前記複数の出力
    ノードのうちの対応の出力ノードに活性状態のワード線
    選択信号を発生するデコード手段と、 前記複数のワード線の各々に対応して設けられ、かつ各
    々が第１の極性の電圧を受ける第２のノードと、前記第
    １の極性と符号の異なる第２の極性の電圧を受ける第１
    のノードと、前記デコード手段の対応の出力ノードから
    与えられるワード線選択信号の活性化時前記第１のノー
    ドに与えられた電圧を対応のワード線上へ伝達する第１
    のドライブ素子と、該対応のワード線選択信号の非活性
    化時前記第２のノードへ与えられた電圧を該対応のワー
    ド線上へ伝達する第２のドライブ素子とを含む複数のワ
    ード線ドライブ手段とを備える、半導体記憶装置。
  9. 【請求項９】 行および列のマトリクス状に配列される
    複数のメモリセル、 各前記行に対応して設けられ、各々に対応の行のメモリ
    セルが接続される複数のワード線、 アドレス信号に従って前記複数のワード線のうち対応の
    ワード線を特定するワード線特定信号を発生するワード
    線特定手段、 前記ワード線特定手段の出力に応答して、前記ワード線
    特定信号が特定するワード線に第１の電圧を伝達しかつ
    残りのワード線上に前記第１の電圧と正および負を示す
    符号が異なる第２の電圧を伝達する手段、および特定動
    作モード指示信号に応答して前記第２の電圧のレベルを
    変更する電圧変更手段を備える、半導体記憶装置。
  10. 【請求項１０】 各々が行および列のマトリクス状に配
    列される複数のメモリセルを有する複数のメモリブロッ
    クと、 前記複数のメモリブロック各々において各行に対応して
    設けられ、各々に対応の行のメモリセルが接続される複
    数のワード線と、 アドレス信号に従って前記複数のワード線から対応のワ
    ード線を特定するワード線特定信号を発生するワード線
    選択手段とを備え、前記ワード線選択手段は前記アドレ
    ス信号に含まれるブロック指定信号に従って前記複数の
    メモリブロックから対応のメモリブロックを指定するブ
    ロック指定信号を発生する手段を含み、 前記ワード線選択手段の出力に応答して、前記ワード線
    特定信号が特定するワード線上へ第１の電圧を伝達しか
    つ残りのワード線へ前記第１の電圧と正および負を示す
    符号が異なる第２の電圧を伝達するワード線駆動手段
    と、 前記ブロック指定信号に応答して、前記ブロック指定信
    号が指定するメモリブロックのワード線へ与えられる前
    記第２の電圧の電圧レベルを変更する電圧変更手段を備
    える、半導体記憶装置。
  11. 【請求項１１】 行および列のマトリクス状に配列され
    かつ各々が第１の極性のバイアス電圧が印加される基板
    領域に形成される複数のメモリセル、 各前記行に対応して設けられ、各々に対応の行のメモリ
    セルが接続される複数のワード線、 前記バイアス電圧と異なる第１の極性の電圧を発生する
    電圧発生手段、およびメモリサイクル開始指示信号に応
    答して活性化され、アドレス信号をデコードし該デコー
    ド結果に従ってアドレス指定されたワード線上へ前記第
    １の極性と逆の極性の第２の極性の電圧を伝達しかつ残
    りのワード線へは前記電圧発生手段が発生する電圧を伝
    達するワード線選択手段とを備え、前記ワード線選択手
    段は前記メモリサイクル開始指示信号の非活性化時前記
    電圧発生手段が発生する電圧を各前記ワード線へ伝達す
    る手段を含む、半導体記憶装置。
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