JP3015652B2

JP3015652B2 - 半導体メモリ装置

Info

Publication number: JP3015652B2
Application number: JP6033680A
Authority: JP
Inventors: 聡星; 正美増田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-03-03
Filing date: 1994-03-03
Publication date: 2000-03-06
Anticipated expiration: 2015-03-06
Also published as: JPH07244998A; US5544123A; KR0159454B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体メモリ装置に係
わり、特にスタティックメモリ装置のバーンイン試験に
好適な試験回路を有する半導体メモリ装置に関する。

【０００２】

【従来の技術】一般に、メモリの初期不良品を選別する
ため、出荷前の全製品に対してバーンイン試験と呼ばれ
る寿命加速試験が行われる。この試験の目的は、チップ
内の全ての回路に対して、仕様で認められた最大限ある
いは仕様を超えた高温、高圧電源の環境下で一定の時間
ストレスを与え、潜在的な初期不良品を選別することで
ある。

【０００３】メモリの大容量化に伴って、バーンイン試
験中にメモリセルへ与えるストレス印加量が問題となっ
ている。メモリセルのバーンイン試験は、各メモリセル
を選択状態とし、セル内のトランジスタに高電界ストレ
スを印加する。バーンイン試験において、一定の時間内
で、全てのメモリセルに均等にストレスを与える場合、
当然１セル当たりのストレス印加時間はメモリセルの数
が増加することにより減少する。ストレスの印加量が減
少すると、不良品に対する寿命加速が不十分となり、バ
ーンイン試験の本来の目的を達成できない。このため、
バーンイン試験の効果を充分に得ようとする場合、バー
ンイン試験に要する時間はメモリの容量に比例して増加
させる必要がある。

【０００４】しかし、バーンイン試験にを阻害する要因
はメモリの容量だけではなく、他の目的で半導体メモリ
装置に組み込まれた回路がバーンインの効果を阻害する
ことがある。その一つに自動パワーダウン機能ある。こ
の自動パワーダウン機能は大容量のメモリにおいて、通
常動作時における消費電力の減少を目的としている。

【０００５】図９は、自動パワーダウン機能が組み込ま
れた非同期スタティックメモリを概略的に示すものであ
る。同図において、行アドレス入力の論理レベルが変化
すると、アドレスバッファ（ＡＤＢ）１１、行プリデコ
ーダ（ＲＰＤＣ）１２、行デコーダ（ＲＤＣ）１３の選
択状態が変化し、メモリセルアレイ（ＭＣＡ）１４の新
しい行アドレスに対するワード線が選択される。列アド
レスが変化した場合も、同様にアドレスバッファ（ＡＤ
Ｂ）１５、列プリデコーダ（ＣＰＤＣ）１６、行デコー
ダ（ＣＤＣ）１７が動作し、新しい列アドレスに対応す
るカラムスイッチがオン状態となる。行アドレス、列ア
ドレスによって選択されたメモリセルのデータは、デー
タ線を介してセンスアンプ（ＳＡ）１８に伝達されて増
幅され、データラッチ回路（ＤＬ）１９、データ出力回
路（ＤＯ）２０を介して新しいアドレスのデータとして
データ出力端子２１から出力される。

【０００６】図１０は、図９に示すアドレスバッファ１
１、行プリデコーダ１２、行デコーダ１３を具体的に示
すものであり、図９と同一部分には同一符号を付す。ア
ドレスバッファ１５、列プリデコーダ１６、列デコーダ
１７も同様の構成である。

【０００７】一方、図９において、入力遷移検知回路
（ＡＴＤ）２２、２３は、アドレスの変化を検知すると
パルス信号φＡＴＤを発生し、内部同期パルス発生回路
（ＩＳＰＯ）２４が動作して各種内部パルス信号を発生
する。例えば内部パルス信号φＤＣはデータ線に残った
前のアドレスのデータをキャンセルする信号であり、内
部パルス信号φＴＲはディレイタイマをリセットする信
号である。ディレイタイマ回路（ＤＴＣ）２５は、前記
内部パルス信号φＴＲによってリセットされてから一定
の時間だけパワーダウン信号φＰＤを停止する。すなわ
ち、ＤＴＣ２５は、アドレスが変化しＩＳＰＯ２４から
内部パルス信号φＴＲを受けた後、予め設定された時
間、つまり新しいアドレスのデータが出力されるのに充
分な時間が経過するまで自動パワーダウン信号φＰＤを
停止し、その後、復帰してＲＤＣ１３やＳＡ１８を制御
し、メモリセルの選択を解除するとともにＳＡ１８を停
止する。このＤＴＣ２５の動作により、通常動作中のメ
モリセルの選択時間はより短くなり、メモリセルやセン
スアンプで消費される電力を軽減できる。しかし、バー
ンイン試験時の動作を考えると大きな問題となる。

【０００８】すなわち、自動パワーダウン機能によっ
て、メモリセルが選択された後、選択状態が維持される
時間が短く制限され、メモリセルに印加されるストレス
は大きく減少してしまう。この結果、自動パワーダウン
機能を持つメモリは、バーンインの効果を充分に得るた
め、膨大な試験時間を必要とする。

【０００９】そこで、全メモリセルを同時に選択状態と
する機能を持ったメモリ装置がある。このメモリ装置は
行デコーダ中に論理回路を追加し、この論理回路によっ
てデコーダ出力を全て選択状態とする。これとともに、
自動パワーダウン回路にも論理回路を追加し、この論理
回路により自動パワーダウン機能を禁止するものであ
る。

【００１０】図１１は、図１０に示す回路に全メモリセ
ルの同時選択機能を組み込んだ回路図である。以下、図
１０と図１１を比較しながら、全メモリセル同時選択機
能について説明する。図１１において、Ａ１，Ａ２，Ａ
３，Ａ４はアドレス入力端子、φＰＤは自動パワーダウ
ン信号、φＮＤは冗長メモリセルが選択された場合、通
常のメモリセルに接続されたワード線の選択を禁止する
ワード線禁止信号である。自動パワーダウン信号φＰＤ
は通常ローレベルであり、アドレス変化後の一定時間ハ
イレベルとなる。ワード線禁止信号φＮＤは冗長メモリ
を使用しない場合ローレベルに保持される。図１１にお
いて図１０と異なる部分は、行プリデコーダ１２、行デ
コーダ１３がテストイネーブル信号φＴＥによって制御
される点である。テストイネーブル信号／φＴＥ（／は
反転信号を示す）は行プリデコーダ１２に供給され、さ
らに、自動パワーダウン信号φＰＤとともにナンド回路
２６に供給される。このナンド回路２６の出力信号は行
デコーダ１３に供給される。テストイネーブル信号／φ
ＴＥは通常動作時にハイレベル、バーンイン試験時にロ
ーレベルとなり、例えば図示せぬ外部入力端子またはバ
ーンイン試験検知回路から供給される。

【００１１】通常動作時、すなわちテストイネーブル信
号／φＴＥがハイレベルの場合、図１０、図１１に示す
両回路の動作は同じである。次に、図１１に示す回路に
おいて、バーンイン試験時にテストイネーブル信号／φ
ＴＥがローレベルとなると、行プリデコーダ１２の出力
信号は全てハイレベル、すなわちアドレス入力状態にか
かわらず全アドレスが選択状態となる。

【００１２】同時に、テストイネーブル信号／φＴＥと
自動パワーダウン信号φＰＤを受けるナンド回路２６の
出力信号はハイレベルに固定され、自動パワーダウン信
号φＰＤの状態にかかわらず、行デコーダ１３によって
ワード線は全アドレス選択状態となる。このように、行
プリデコーダ及び行デコーダのロジックを変更すること
により、アドレス信号にかからわず、全てのメモリセル
のワード線を選択状態とすることができる。また、以上
は行アドレスについて説明したが、列アドレスについて
も全く同様である。

【００１３】

【発明が解決しようとする課題】上記方法は、論理的に
明快であり、論理回路の簡単な変更で全メモリセルの選
択状態を実現できる点で優れている。しかしながら、通
常動作時のメモリセル選択系には余剰な論理回路を含む
ため、高速動作を目的としたメモリ装置に対しては、動
作速度に悪影響を及ぼすこととなる。

【００１４】また、一般的に大容量のメモリ装置は、不
良のメモリセルを救済するため、冗長メモリセルを含ん
でいる。このようなメモリ装置は、冗長メモリセルにも
バーンイン試験において電気的ストレスをかける必要が
ある。

【００１５】図１２は、冗長メモリセルの制御回路の一
例を示すものである。一般的な冗長メモリセル制御回路
は、不良アドレスを記録する複数のプログラム回路４
１、入力アドレスとプログラム済みのアドレスを比較す
る複数の比較回路４２、これら比較回路４２の出力信号
を受けて冗長メモリセルに接続れさた冗長ワード線ＲＷ
Ｌ１、ＲＷＬ２…を選択する複数の選択回路４３、及び
前記ワード線禁止信号φＮＤを生成する生成回路４４を
含んでいる。この制御回路において、バーンイン時に全
メモリセルを強制的に選択するためには、図１３に示す
回路のように、前記選択回路４３及び生成回路４４を前
記テストイネーブル信号φＴＥによって制御する必要が
ある。この結果、通常動作時には、不良メモリセルのア
ドレスから通常アドレスへの切り替わり時など、交差す
るタイミングマージンに大きく影響するため、動作マー
ジンを確保するために大きな回路的負担がかかることに
なる。

【００１６】この発明は上記課題を解決するものであ
り、その目的とするところは、通常動作時における動作
速度を阻害することなく、バーンイン試験時に全メモリ
セルを同時に選択状態とすることができ、バーンイン試
験に要する時間を短縮することが可能な半導体メモリ装
置を提供しようとするものである。

【００１７】

【課題を解決するための手段】この発明の半導体メモリ
装置は、アドレス信号をデコードし、メモリセルを選択
するためのデコード信号を出力する複数段の論理回路を
有するデコード手段と、前記デコード手段の最終段に設
けられるとともに、第１、第２の電源が供給され、前段
の前記論理回路から供給されるデコード信号に応じて、
前記メモリセルの選択時に前記第１の電源を前記メモリ
セルに供給し、前記メモリセルの非選択時に前記第２の
電源を前記メモリセルに供給する供給手段とを具備し、
前記第２の電源は半導体メモリ装置の通常動作時に前記
第１の電源と反対のレベルに設定され、試験時に前記第
１の電源と同等のレベルに設定される。

【００１８】

【作用】すなわち、この発明において、デコード手段の
最終段に設けられた供給手段には、第１、第２の電源が
供給される。この第２の電源は供給手段より前段の論理
回路に供給される電源と異なり、半導体メモリ装置の通
常動作時には第１の電源と反対のレベルに設定され、試
験時には第１の電源と同等か同等以上のレベルに設定さ
れる。したがって、通常動作時において、供給手段はメ
モリに対するアクセス速度を阻害せず、しかも、試験時
には全メモリセルを同時に選択状態として、試験に要す
る時間を短縮することができる。

【００１９】

【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、この発明の第１の実施例を示す
ものであり、図１０と同一部分には同一符号を付す。図
１において、行デコーダ１３の構成が図１０と異なって
いる。行デコーダ１３において、行プリデコーダ１２の
出力信号を受ける複数のナンド回路５１１、５１２…の
出力端は複数のノア回路５２１、５２２…の一方入力端
にそれぞれ接続されている。各ノア回路５２１、５２２
…の他方入力端には前記ワード線禁止信号φＮＤがそれ
ぞれ供給されている。これらノア回路５２１、５２２…
の出力端は複数のナンド回路５３１、５３２…の一方入
力端にそれぞれ接続されている。これらナンド回路５３
１、５３２…の他方入力端には、インバータ回路５４に
よって反転された前記自動パワーダウン信号φＰＤがそ
れぞれ供給されている。これらナンド回路５３１、５３
２…の出力端は、例えばインバータ回路によって構成さ
れた電位供給回路５５１、５５２…の入力端にそれぞれ
接続されている。これら電位供給回路５５１、５５２…
には電源ＶddとＶxxが供給されている。これら電位供給
回路５５１、５５２…は前記ナンド回路５３１、５３２
…の出力信号に応じて、電源Ｖddと電源Ｖxxのいずれか
一方をワード線ＷＬ１、ＷＬ２…に供給する。また、前
記ナンド回路５１１、５１２…、ノア回路５２１、５２
２…、ナンド回路５３１、５３２…は、電位供給回路５
５１、５５２…と異なり、前記電源Ｖddと接地電位が供
給されている。

【００２０】前記電源Ｖxxは、電源切換え回路ＰＣによ
って生成される。この電源切換え回路ＰＣは直列接続さ
れたインバータ回路５６、５７によって構成され、イン
バータ回路５６の入力端にはテストイネーブル信号φＴ
Ｅが供給されている。インバータ回路５７はインバータ
回路５６よりゲートサイズの大きなトランジスタによっ
て構成され、電流供給能力が大きくされている。

【００２１】図２は、上記電位供給回路５５１…５５
ｎ、及び電源切換え回路ＰＣを具体的に示すものであ
る。各電位供給回路５５１…５５ｎを構成するＰチャネ
ルトランジスタ５５ａ、Ｎチャネルトランジスタ５５ｂ
のゲートには前段のナンド回路から出力される行デコー
ド信号Ｎ１…Ｎｎがそれぞれ供給され、各ドレインはワ
ード線ＷＬ１、ＷＬ２…ＷＬｎに接続されている。前記
各Ｐチャネルトランジスタ５５ａのソースには電源Ｖdd
が供給され、前記各Ｎチャネルトランジスタ５５ｂのソ
ースには電源Ｖxxが供給される。

【００２２】一方、前記インバータ回路５６を構成する
Ｐチャネルトランジスタ５６ａ、Ｎチャネルトランジス
タ５６ｂのゲートにはテストイネーブル信号φＴＥが供
給され、これらトランジスタ５６ａ、５６ｂのドレイン
は、前記インバータ回路５７を構成するＰチャネルトラ
ンジスタ５７ａ、Ｎチャネルトランジスタ５７ｂのゲー
トに接続されている。これらＰチャネルトランジスタ５
６ａ、５７ａの各ソースには電源Ｖddが供給され、Ｎチ
ャネルトランジスタ５６ｂ、５７ｂの各ドレインには接
地電位Ｖssが供給されている。前記Ｐチャネルトランジ
スタ５７ａ、Ｎチャネルトランジスタ５７ｂのドレイン
は前記各Ｎチャネルトランジスタ５５ｂのソースに接続
されている。

【００２３】上記構成において動作について説明する。
通常動作時において、テストイネーブル信号φＴＥはロ
ーレベルとなっている。この時、インバータ回路５６の
出力ノードはハイレベルとなり、インバータ回路５７の
トランジスタ５７ｂがオン状態に保持される。したがっ
て、インバータ回路５７の出力信号、すなわち電源Ｖxx
は接地電位Ｖssとされるため、前記各電位供給回路５５
１…５５ｎは通常のインバータ回路として動作する。こ
の時、前段のナンド回路５４１から出力される行デコー
ド信号Ｎ１が例えばローレベル、その他のナンド回路５
４２…から出力される行デコード信号Ｎ２、Ｎ３…Ｎｎ
がハイレベルとなっている場合、電位供給回路５５１の
Ｐチャネルトランジスタ５５ａがオン状態、電位供給回
路５５２〜５５ｎのＰチャネルトランジスタ５５ａがオ
フ状態となる。したがって、ワード線ＷＬ１が選択状態
のハイレベル、その他のワード線ＷＬ２〜ＷＬｎは非選
択状態のローレベルとなり、通常動作時のアドレスのデ
コード動作が保証されていることがわかる。

【００２４】次に、テストイネーブル信号φＴＥがハイ
レベル、すなわちバーンイン試験時の動作について説明
する。テストイネーブル信号φＴＥがハイレベルとなる
と、インバータ回路５６の出力信号はローレベルとな
り、トランジスタ５７ｂはオフ状態、トランジスタ５７
ａはオン状態となる。この結果、インバータ回路５７の
出力信号、すなわち電源ＶxxはＶddとなる。この時、ナ
ンド回路５４１から出力される行デコード信号Ｎ１が例
えばローレベル、その他のナンド回路５４２…から出力
される行デコード信号Ｎ２、Ｎ３…Ｎｎがハイレベルと
なっている場合、電位供給回路５５１のＰチャネルトラ
ンジスタ５５ａはオン状態、Ｎチャネルトランジスタ５
５ｂはオフ状態となり、ワード線ＷＬ１はＰチャネルト
ランジスタ５５ａによってハイレベルに充電される。ま
た、電位供給回路５５２〜５５ｎのＰチャネルトランジ
スタはそれぞれオフ状態、Ｎチャネルトランジスタはそ
れぞれオン状態となり、ワード線ＷＬ２…ＷＬｎはＮチ
ャネルトランジスタによって電源Ｖxx、すなわちハイレ
ベルに充電される。このようにバーンイン試験時は、入
力されたアドレス信号の状態にかかわらず、全てのワー
ド線がハイレベルに充電され、全てのメモリセルに電気
的ストレスを印加することが可能となる。

【００２５】上記動作は、冗長メモリセルによって不良
メモリセル救済しているメモリ装置においても有効であ
る。不良メモリセルの救済時は、ワード線禁止信号φＮ
Ｄがハイレベルとなるため、図１に示すナンド回路５３
１、５３２から出力される行デコード信号Ｎ１、Ｎ２…
Ｎｎが全てハイレベルとなる。この場合、各ワード線Ｗ
Ｌ１、ＷＬ２…ＷＬｎに接続された電位供給回路５５２
…５５ｎのＮチャネルトランジスタがオン状態となり、
これらトランジスタによって全てのワード線が電源Ｖx
x、すなわちハイレベルに充電される。また同時に、冗
長メモリセル用の行デコーダの最終段にも電位供給回路
５５１…５５ｎと同様の電位供給回路を設け、この電位
供給回路に電源Ｖxxを供給することによって、全ての冗
長メモリセル用ワード線を選択状態とすることができ
る。

【００２６】上記実施例によれば、通常動作時における
動作速度を阻害することなく、バーンイン試験時に全メ
モリセルを同時に選択状態とすることができる。しか
も、図１３に示す回路のように、前記選択回路４３及び
生成回路４４を前記テストイネーブル信号φＴＥによっ
て制御する必要がない。したがって、バーンイン試験に
要する時間を短縮することができる。

【００２７】図３は、この発明の第２の実施例を示すも
のであり、行デコーダの最終段に設けられた電位供給回
路が２入力論理回路の場合を示す。図３において、図２
と同一部分には同一符号を付す。

【００２８】電位供給回路６１１、６１２…６１ｎは、
図示せぬ前段のナンド回路５３１、５３２…から出力さ
れる行デコード信号Ｎ１、Ｎ２…Ｎｎと列デコード信号
ＣＮ１０を受け、電位供給回路６２１、６２２…６２ｎ
は、図示せぬ前段のナンド回路から出力される行デコー
ド信号Ｎ１１、Ｎ２１…Ｎｍと列デコード信号ＣＮ１１
を受ける。各電位供給回路６１１、６１２…６１ｎ、６
２１、６２２…６２ｎは２入力ノア回路によって構成さ
れ、ほぼ同一の構成であるため、電位供給回路６１１に
ついてのみその構成を説明する。

【００２９】すなわち、Ｐチャネルトランジスタ６１１
ａ、６１１ｂは電流通路が互いに直列接続されている。
前記Ｐチャネルトランジスタ６１１ａのゲートには行デ
コード信号Ｎ１が供給され、このトランジスタ６１１ａ
のソースには電源Ｖddが供給されている。このトランジ
スタ６１１ａのドレインはＰチャネルトランジスタ６１
１ｂのソースに接続されている。このトランジスタ６１
１ｂのゲートには列デコード信号ＣＮ１０が供給され、
ドレインは互いに並列接続されたＮチャネルトランジス
タ６１１ｃ、６１１ｄのドレイン、及びワード線ＷＬ１
に接続されている。前記トランジスタ６１１ｃのゲート
には前記行デコード信号Ｎ１が供給され、トランジスタ
６１１ｄのゲートには列デコード信号ＣＮ１０が供給さ
れている。これらトランジスタ６１１ｃ、６１１ｄのソ
ースには前記電源Ｖxxが供給されている。この電源Ｖxx
は前記インバータ回路５７から供給される。

【００３０】上記構成において動作について説明する。
この実施例において、通常動作時はテストイネーブル信
号φＴＥがローレベルであり、インバータ回路５７から
出力される電源ＶxxはＶssレベルとなる。この時、行デ
コード信号Ｎ１がローレベル、その他の行デコード信号
Ｎ２…Ｎｎがハイレベル、列デコード信号ＣＮ１０がロ
ーレベル、列デコード信号ＣＮ１１がハイレベルである
場合、電位供給回路６１１の直列接続されたＰチャネル
トランジスタ６１１ａ、６１１ｂは共にオン状態とな
り、ワード線ＷＬ１は選択状態となる。したがって、ワ
ード線ＷＬ１には電源Ｖddが供給されハイレベルとな
る。

【００３１】その他の電位供給回路６１２…６１ｎ、６
２１…６２ｎは、それらに含まれる並列接続されたＮチ
ャネルトランジスタのいずれか一方、または両方がオン
状態となる。このため、ワード線ＷＬ２…ＷＬｎ、ＷＬ
１１…ＷＬｍは非選択状態となり、ローレベル（接地電
位Ｖss）となる。

【００３２】尚、列デコード信号Ｎ１０、Ｎ１１とパワ
ーダウン信号φＰＤとの論理積をとって信号Ｎ１０、Ｎ
１１を生成した場合、信号Ｎ１０はパワーダウン信号φ
ＰＤに応じて一定時間経過後にハイレベルに変化する。
このため、ワード線ＷＬ１はＮ１０がハイレベルとなる
と、非選択状態のローレベルとなる。

【００３３】次に、バーンイン試験時の動作について説
明する。テストイネーブル信号φＴＥがハイレベルとな
ると、インバータ回路５７から出力される電源ＶxxはＶ
ddレベルとなる。各電位供給回路６１１…６１ｎ、６２
１…６２ｎにおいて、選択されるワード線は直列接続さ
れたＰチャネルトランジスタを介してハイレベルとな
り、非選択とされるワード線は並列接続されたＮチャネ
ルトランジスタのいずれか一方、または両方を介してハ
イレベルとなる。

【００３４】また、パワーダウン機能により選択された
ワード線が非選択となっても、選択時にＰチャネルトラ
ンジスタを介して供給されていたハイレベル信号が、非
選択後は並列接続されたＮチャネルトランジスタの一方
から供給される。このため、全てのメモリセルに電気的
ストレスを印加し続けることができる。

【００３５】上記第２の実施例は、電位供給回路を２入
力ノア回路によって構成したが、入力数や論理ゲートの
種類はこの実施例に限定されるものではない。すなわ
ち、選択されたワード線に対して、少なくとも１つのト
ランジスタの電流通路によって電源Ｖddが供給され、且
つ非選択ワード線に対して、少なくとも１つのトランジ
スタの電流通路によって接地電位Ｖssが供給されていれ
ばよい。

【００３６】ところで、上記第１、第２の実施例は、非
選択ワード線へ電源Ｖddを供給するためにエンハンスメ
ント型のＮチャネルトランジスタを使用している。この
ため、非選択ワード線のレベルは電源Ｖddよりも低いＶ
dd−Ｖth(N) までしか上昇しない（但し、Ｖth(N) はＮ
チャネルトランジスタの閾値電圧）。このため、ワード
線へ十分にストレスを印加するために必要な時間が若干
長くなる。また、Ｐチャネルトランジスタを介して選択
されるワード線はＶddレベルまで充電されるため、印加
電圧にアンバランスが発生するという問題が残る。

【００３７】図４は、上記問題を解決するものであり、
この発明の第３の実施例を示すものである。図４におい
て、図２と同一部分には同一符号を付す。この実施例
は、電源Ｖxxを電源Ｖddより高い電圧とすることによ
り、バーンイン試験時に、エンハンスメント型のＮチャ
ネルトランジスタによって選択されたワード線をＶddレ
ベルまで充電することができ、寿命の加速を可能とする
ものである。

【００３８】すなわち、図４において、インバータ回路
５７を構成するＰチャネルトランジスタのソースは、電
源Ｖddより高い電源Ｖppに接続されている。この電源Ｖ
ppは、例えばＰ⁺ とＮウエル間の寄生接合容量を減少さ
せる目的で使用されるＮウエルバイアス電源を用いるこ
とができる。この電源Ｖppのレベルは、次に示す２つの
条件を満たす必要がある。

【００３９】

【数１】（１）式は、Ｎチャネルトランジスタを介して充電され
るワード線のレベルＶpp-Vth(N) がＶddレベルの近傍と
なる必要があることを示す。（２）式は、非選択ワード
線がＮチャネルトランジスタを介してＶpp−Ｖth(N) レ
ベルまで充電されたとき、このレベルがＶdd＋｜Ｖth
(P) ｜を超えてはならないことを示す。このレベルを超
えてワード線が充電されると、Ｐチャネルトランジスタ
がオンとなり、非選択状態の全てのインバータ回路を介
して、電源Ｖppから電源Ｖddにリーク電流が発生する。

【００４０】上記第３の実施例によれば、電源Ｖppが上
記条件を満たしている場合、バーンイン試験時に全ワー
ド線をＶddレベルに充電することが可能となる。したが
って、バーンイン試験に要する時間を短縮することがで
きるとともに、全ワード線に電気的なストレスを十分印
加することができる。

【００４１】図５は、この発明の第４の実施例を示すも
のであり、この実施例は、図２に示す各電位供給回路５
５１…５５ｎにワード線を充電するために使用するＰチ
ャネルトランジスタを追加したものである。すなわち、
電位供給回路５５１…５５ｎの各Ｐチャネルトランジス
タ５５ａには、Ｐチャネルトランジスタ５５ｃが並列接
続されている。これらＰチャネルトランジスタ５５ｃの
ゲートにはテストイネーブル信号φＴＥが供給されてい
る。これらＰチャネルトランジスタ５５ｃは、Ｎチャネ
ルトランジスタ５５ｂによって充電されたワード線のレ
ベルＶdd−Ｖth(N) を、Ｖddレベルまで充電するための
補助動作が目的であり、大きな電流駆動能力は必要はな
い。したがって、これらＰチャネルトランジスタ５５ｃ
のゲートサイズは極めて小さいもので十分であり、パタ
ーンサイズへの影響は小さい。その他、図５において図
２と同一部分には同一符号を付す。

【００４２】上記構成において、通常動作時において、
テストイネーブル信号φＴＥはハイレベルに固定されて
いる。このため、Ｐチャネルトランジスタ５５ｃはオフ
状態となっている。前述したように、これらＰチャネル
トランジスタ５５ｃのゲートサイズは極めて小さいもの
であるため、ワード線に対するトランジスタの寄生容量
の増加は無視することが可能である。したがって、通常
動作時において、このトランジスタ５５ｃはトランジス
タ５５ａ、５５ｂと干渉しない。

【００４３】一方、バーンイン試験において、テストイ
ネーブル信号φＴＥはローレベルとされる。このため、
Ｐチャネルトランジスタ５５ｃはオン状態となる。図２
に示す実施例と同様に、選択されたワード線は、Ｐチャ
ネルトランジスタ５５ａ及びＰチャネルトランジスタ５
５ｃによってＶddレベルに充電される。また、非選択ワ
ード線はＮチャネルトランジスタ５５ｂによって、Ｖdd
−Ｖth(N) レベルまで充電され、さらに、Ｐチャネルト
ランジスタ５５ｃによって、Ｖddレベルまで充電され
る。

【００４４】一般に、メモリセルやメモリセルとビット
線を接続するスイッチ素子はＮチャネルトランジスタが
用いられる。このため、ワード線は正論理によって選択
される。上記第１乃至第４の実施例も、正論理のワード
線について述べた。しかし、負論理によって選択される
ワード線、あるいは負論理のカラム選択信号について
も、この発明を適用することが可能である。

【００４５】図６は、この発明の第５の実施例を示すも
のであり、負論理によって選択されるワード線を示して
いる。図２に示す実施例と比較すると、論理の反転に伴
い、各電位供給回路５５１…５５ｎにおいて、Ｐチャネ
ルトランジスタ５５ａのソースには電源Ｖxxが供給さ
れ、Ｎチャネルトランジスタ５５ｂのソースには接地電
位Ｖssが供給されている。

【００４６】また、電源切換え回路ＰＣの論理段数は奇
数となる。すなわち、インバータ回路５６とインバータ
回路５７の相互間にはインバータ回路５８が設けられて
いる。このインバータ回路５８はＰチャネルトランジス
タ５８ａとＮチャネルトランジスタ５８ｂによって構成
されている。

【００４７】上記構成において、通常動作時すなわちテ
ストイネーブル信号φＴＥがローレベルの場合、電源Ｖ
xxはＶddレベルとなっている。したがって、各電位供給
回路を構成するＰチャネルトランジスタのソースには電
源Ｖddが供給される。このため、電位供給回路は通常の
インバータとして動作する。

【００４８】一方、バーンイン試験において、テストイ
ネーブル信号φＴＥがハイレベルとなると、電源Ｖxxは
Ｖssレベルとなる。この結果、選択されたワード線は電
位供給回路のＮチャネルトランジスタを介してＶssレベ
ルとされ、非選択ワード線は電位供給回路のＰチャネル
トランジスタを介してＶssレベルとされる。すなわち、
全ワード線が選択状態となる。

【００４９】図３に示す実施例も第５の実施例と同様に
して負論理の回路とすることが可能である。図４に示す
実施例を負論理のワード線に適応する場合、電源切り換
え回路ＰＣの最終段のインバータ回路を構成するＰチャ
ネルトランジスタのソースに電源Ｖddを供給し、Ｎチャ
ネルトランジスタのソースに電源Ｖeeを供給する。ここ
で電源Ｖeeのレベルは、次に示す２つの条件を満たす必
要がある。

【００５０】

【数２】

【００５１】また、図５に示す実施例を負論理のワード
線に適応する場合、電位供給回路を構成する各Ｎチャネ
ルトランジスタに並列にＮチャネルトランジスタを追加
する。すなわち、各電位供給回路のワード線と電源Ｖss
の相互間にＮチャネルトランジスタを追加する。この追
加したＮチャネルトランジスタのゲートにテストイネー
ブル信号φＴＥを供給すればよい。

【００５２】ところで、この発明に適用される電源切換
え回路ＰＣにおいて、電源Ｖxxを出力するインバータ回
路５７の内部抵抗は極めて小さい必要がある。以下、こ
のインバータ回路５７について、正論理によってワード
線を駆動する場合について説明する。この場合、特に、
通常動作時に非選択ワード線に接地電位Ｖssを供給する
Ｎチャネルトランジスタ５７ｂの電流供給能力を高くす
る必要がある。具体的には、このトランジスタ５７ｂの
Ｗ／Ｌ値（Ｗ：チャネル幅、Ｌ：チャネル長）は、他の
トランジスタの数千〜数万以上が要求されると考えられ
る。このようにゲートサイズの大きいトランジスタをメ
モリチップ内の１カ所に配置すると、チップサイズが大
きくなるなどの問題が発生する。しかし、チップ内の空
き領域に、Ｎチャネルトランジスタ５７ｂを多数配置
し、これらを並列接続することによりチップサイズに影
響を与えることなく、ゲートサイズの大きいトランジス
タを実現することができる。また、負論理によってワー
ド線を駆動する場合は、電源Ｖxxとして電源Ｖddを供給
するＰチャネルトランジスタ５７ａを上記と同様に配置
すればよい。

【００５３】上記第１乃至第５の実施例は電源切換え回
路ＰＣを有しているが、電源切換え回路ＰＣは必ずしも
必要としない。図７は、この発明の第６の実施例を示す
ものであり、電源Ｖxxを半導体チップの外部から供給す
る場合を示している。図８はこの実施例を適用したメモ
リ装置を示している。

【００５４】図７、図８において、電位供給回路５５１
…５５ｎの各Ｎチャネルトランジスタのソースにはパッ
ド７１が接続されている。このパッド７１の近傍には接
地電位Ｖssに接続されたパッド７２が配置されている。
図８において、列デコーダＣＤＣの最終段に設けられた
インバータ回路８１１、８１２…８１ｎも前記パッド７
１に接続されている。これらインバータ回路８１１、８
１２…８１ｎの出力端はそれぞれカラムスイッチとして
のトランジスタ８１１、８１２…８１ｎを介してビット
線ＢＬ１、ＢＬ２〜ＢＬｎに接続されている。

【００５５】上記構成において、バーンイン試験を行う
際、パッド７１に電源Ｖddとして図４に示したＶppレベ
ルの電源を外部から供給する。このような構成とするこ
とにより、全メモリセルＭＣを選択状態としてバーンイ
ン試験を行うことができる。このバーンイン試験を例え
ばウエハ上で行い、このバーンイン試験終了後、パッド
７１に接地電位Ｖssを供給してダイソート試験を行うこ
とにより、試験効率を大幅に向上できる。

【００５６】上記試験の終了後、チップをアセンブリす
る際、パッド７１とパッド７２をリードフレームの接地
電位Ｖssが接続されるピンにボンディングすることによ
り、アセンブリ後の通常動作を保証できる。

【００５７】さらに、メモリ装置のパッケージが複数の
Ｖss用パッドを持つシステムの場合、パッケージに電源
Ｖxx専用の電源ピンを用意し、通常動作時はこの電源ピ
ンをＶssにバイアスする仕様とし、必要に応じて前記電
源ピンに電源Ｖxxを供給することにより、アセンブリ後
も任意に全メモリセル選択状態とすることが可能であ
る。

【００５８】

【発明の効果】以上、詳述したようにこの発明によれ
ば、通常動作時における動作速度を阻害することなく、
バーンイン試験時に全メモリセルを同時に選択状態とす
ることができ、バーンイン試験に要する時間を短縮する
ことが可能な半導体メモリ装置を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示すものであり、要
部の回路図。

【図２】図１の要部を具体的に示す回路図。

【図３】この発明の第２の実施例を示すものであり、要
部の回路図。

【図４】この発明の第３の実施例を示すものであり、要
部の回路図。

【図５】この発明の第４の実施例を示すものであり、要
部の回路図。

【図６】この発明の第５の実施例を示すものであり、要
部の回路図。

【図７】この発明の第６の実施例を示すものであり、要
部の回路図。

【図８】図７に示す第６の実施例を適用したメモリ装置
を示す回路図。

【図９】非同期スタティックメモリを概略的に示す構成
図。

【図１０】図９の要部を示す回路図。

【図１１】図１０に示す回路に全メモリセルの同時選択
機能を組み込んだ回路図。

【図１２】冗長メモリセルの制御回路の一例を示す回路
図。

【図１３】図１２に示す回路に全メモリセルの同時選択
機能を組み込んだ回路図。

【符号の説明】

１３…行デコーダ、５５１〜５５ｎ…電位供給回路、Ｗ
Ｌ１、ＷＬ２〜ＷＬｎ…ワード線、ＰＣ…電源切換え回
路、Ｖdd、Ｖxx、Ｖpp…電源、７１、７２…パッド

───────────────────────────────────────────────────── フロントページの続き (72)発明者増田正美神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (56)参考文献特開平６−20496（ＪＰ，Ａ) 特開平５−342858（ＪＰ，Ａ) 特開平５−266697（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/413

Claims

(57)【特許請求の範囲】

【請求項１】アドレス信号をデコードし、メモリセル
を選択するためのデコード信号を出力する複数段の論理
回路を有するデコード手段と、前記デコード手段の最終段に設けられるとともに、第
１、第２の電源が供給され、前段の前記論理回路から供
給されるデコード信号に応じて、前記メモリセルの選択
時に前記第１の電源を前記メモリセルに供給し、前記メ
モリセルの非選択時に前記第２の電源を前記メモリセル
に供給する供給手段とを具備し、前記第２の電源は半導体メモリ装置の通常動作時に前記
第１の電源と反対のレベルに設定され、試験時に前記第
１の電源と同等のレベルに設定されることを特徴とする
半導体メモリ装置。
【請求項２】前記供給手段には、前記第２の電源を生
成する生成手段が接続され、この生成手段は前記通常動
作時に前記第１の電源と反対のレベルの電位を出力し、
前記試験時に前記第１の電源と同等のレベルの電位を出
力することを特徴とする請求項１記載の半導体メモリ装
置。
【請求項３】前記供給手段には、前記第２の電源を生
成する生成手段が接続され、この生成手段は前記通常動
作時に前記第１の電源と反対のレベルの電位を出力し、
前記試験時に前記第１の電源と同等以上のレベルの電位
を出力することを特徴とする請求項１記載の半導体メモ
リ装置。
【請求項４】前記供給手段には、前記第２の電源を受
ける手段が接続され、この受ける手段は通常動作時に半
導体メモリ装置の外部から供給される前記第１の電源と
反対のレベルを受け、試験時に前記半導体メモリ装置の
外部から供給される前記第１の電源と同等のレベルの電
位を受けることを特徴とする請求項１記載の半導体メモ
リ装置。
【請求項５】前記供給手段は、Ｐチャネルトランジス
タとＮチャネルトランジスタの各ドレインが互いに前記
メモリセルに接続され、各ゲートに前記デコード信号が
供給されるインバータ回路によって構成され、前記Ｐチ
ャネルトランジスタのソースに前記第１の電源が供給さ
れ、前記Ｎチャネルトランジスタのソースに前記第２の
電源が供給されることを特徴とする請求項１記載の半導
体メモリ装置。
【請求項６】前記供給手段は、第１のＰチャネルトラ
ンジスタとＮチャネルトランジスタの各ドレインが互い
に前記メモリセルに接続され、各ゲートに前記デコード
信号が供給されるインバータ回路と、前記第１のＰチャネルトランジスタに電流通路が並列接
続され、前記試験時に導通される第２のＰチャネルトラ
ンジスタとを具備し、前記第１、第２のＰチャネルトランジスタのソースに前
記第１の電源が供給され、前記Ｎチャネルトランジスタ
のソースに前記第２の電源が供給されることを特徴とす
る請求項１記載の半導体メモリ装置。
【請求項７】前記供給手段は、Ｐチャネルトランジス
タとＮチャネルトランジスタの各ドレインが互いに前記
メモリセルに接続され、各ゲートに前記デコード信号が
供給されるインバータ回路によって構成され、前記Ｐチ
ャネルトランジスタのソースに前記第２の電源が供給さ
れ、前記Ｎチャネルトランジスタのソースに前記第１の
電源が供給されることを特徴とする請求項１記載の半導
体メモリ装置。
【請求項８】前記供給手段は、第１、第２のデコード
信号を入力とし、これら第１、第２のデコード信号に応
じて前記メモリセルを選択する論理回路によって構成さ
れ、この論理回路には前記第１、第２の電源が供給さ
れ、前記第２の電源は通常動作時に前記第１の電源と反
対のレベルに設定され、試験時に前記第１の電源と同等
のレベルに設定されることを特徴とする請求項１記載の
半導体メモリ装置。