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CN113470710B - 半导体存储器 - Google Patents

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CN113470710B
CN113470710B CN202010243119.7A CN202010243119A CN113470710B CN 113470710 B CN113470710 B CN 113470710B CN 202010243119 A CN202010243119 A CN 202010243119A CN 113470710 B CN113470710 B CN 113470710B
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memory
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寗树梁
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Changxin Memory Technologies Inc
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Changxin Memory Technologies Inc
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Priority to US17/396,689 priority patent/US11869573B2/en
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Abstract

一种半导体存储器，包括：存储器芯片，所述存储器芯片中至少包括存储阵列；电压调节单元，所述电压调节单元用于将外部输入的第一电压转换为第二电压，以供所述存储阵列中的字线驱动电路使用，其中所述第一电压大于第二电压。本发明的半导体存储器减小了存储器芯片(或者半导体存储器)的功耗，同时电压被寄生电阻的消耗也较小，使得字线驱动电路上施加的第二电压大小达到预定值。

Description

半导体存储器
技术领域
本发明涉及存储器领域，尤其涉及一种半导体存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，其存储阵列区由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线驱动电路上的电压信号输出到字线上后能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
现有为了提高对存储器的写入速度，通常需要对外部输入的电压进行升压提供给字线驱动电路，使得存储器的功耗较大，特别是对于多层堆叠的存储器，存储器消耗的功耗更大、效率不高，并且字线驱动电路上施加的电压可能会小于预定值。
发明内容
本发明所要解决的技术问题是怎样减小存储器的功耗、提高效率以及避免字线驱动电路上施加的电压可能会小于预定值。
为此，本发明提供了一种半导体存储器，包括：
存储器芯片，所述存储器芯片中至少包括存储阵列；
电压调节单元，所述电压调节单元用于将外部输入的第一电压转换为第二电压，以供所述存储阵列中的字线驱动电路使用，其中所述第一电压大于第二电压。
可选的，所述存储器芯片的数量为1个或者大于等于2个，所述存储器芯片的数量大于等于2个时，若干存储器芯片依次向上堆叠或者若干存储器芯片呈平面排布。
可选的，所述电压调节单元的数量为1个，所述1个电压调节单元将转换后的第二电压输出给所述1个存储器芯片中的字线驱动电路或者分别输出给所述大于等于2个的存储器芯片中的字线驱动电路。
可选的，所述电压调节单元的数量为大于等于2个，所述存储器芯片的数量大于等于2个，且所述电压调节单元的数量等于存储器芯片的数量，每一个电压调节单元将转换后的第二电压对应输出给相应的一个存储器芯片中的字线驱动电路。
可选的，所述电压调节单元数量为大于等于2个，所述存储器芯片的数量为大于等于1个，所述1个存储器芯片中的字线驱动电路与至少2个电压调节单元连接，所述至少2个电压调节单元将转换后的第二电压对应输出给相应的一个存储器芯片中的字线驱动电路，且所述至少两个电压调节单元集成在对应的存储器芯片中。
可选的，所述存储器芯片的数量为1个时，且所述电压调节单元的数量为1个时，所述1个电压调节单元集成在所述1个存储器芯片中。
可选的，所述存储器芯片的数量大于等于2个时，且所述电压调节单元的数量为1个时，所述1个电压调节单元集成在所述其中一个存储器芯片中。
可选的，所述电压调节单元为独立的电压调节芯片，所述半导体存储器还包括线路基板，所述线路上具有连接线路，所述存储器芯片和电压调节芯片位于基板上，所述电压调节芯片通过连接线路与存储器芯片连接，电压调节芯片输出的第二电压通过线路基板上的连接线路施加到存储器芯片的字线驱动电路。
可选的，所述存储器芯片为DRAM存储器芯片。
如权利要求9所述的半导体存储器，其特征在于，所述第一电压为3V-4V，所述第二电压为2.5-2.9V。
可选的，所述电压调节单元包括运算放大器、第一电阻和第二电阻，所述第一电阻的一端连接外部输入的第一电压，所述第一电阻的另一端与第二电阻的一端连接，所述第二电阻的另一端接地，所述第一电阻与第二电阻之间的电连接点连接所述运算放大器的正输入端，所述运算放大器的负输入端与运算放大器的输出端相连接并输出第二电压，所述运算放大器的电源供应端连接外部输入的第一电压。
可选的，所述第一电阻的阻值与第二电阻的阻值之比为3/2.9到4/2.5。
可选的，所述电压调节单元包括运算放大器、第一电阻、第二电阻和PMOS晶体管，所述第一电阻的一端与第二电阻的一端连接，所述第一电阻的另一端与PMOS晶体管的漏极连接，所述第二电阻的另一端接地，所述运算放大器的正输入端与第一电阻和第二电阻之间的电连接点连接，所述运算放大器的负输入端连接参考电压，所述运算放大器的输出端连接PMOS晶体管的栅极，所述运算放大器的电源供应端连接外部输入的第一电压，所述PMOS晶体管的源极连接外部输入的第一电压，所述PMOS晶体管的漏极与第一电阻之间的电连接点输出第二电压。
可选的，所述电压调节单元还包括电容，所述电容一端连接所述PMOS晶体管的漏极与第一电阻之间的电连接点，另一端接地，所述电容的电容值为5皮法～30皮法，所述运算放大器的偏置电流固定，所述偏置电流为5微安～50微安。
可选的，所述电压调节单元包括运算放大器、第一电阻、第二电阻和PMOS晶体管，所述第一电阻的一端与第二电阻的一端连接，所述第一电阻的另一端与PMOS晶体管的漏极连接，所述第二电阻的另一端接地，所述运算放大器的正输入端与第一电阻和第二电阻之间的电连接点连接，所述运算放大器的负输入端连接参考电压，所述运算放大器的输出端连接PMOS晶体管的栅极，所述运算放大器的电源供应端连接外部输入的第一电压，所述运算放大器的使能端连接使能信号，所述PMOS晶体管的源极连接外部输入的第一电压，所述PMOS晶体管的漏极与第一电阻之间的电连接点输出第二电压。
可选的，所述电压调节单元还包括电容，述电容一端连接所述PMOS晶体管的漏极与第一电阻之间的电连接点，所述电容的另一端接地，所述电容的电容值为5皮法～30皮法，通过所述使能信号控制所述运算放大器工作在正常工作模式或睡眠模式，所述运算放大器正常工作模式时偏置电流为10～100微安，睡眠模式时偏置电流为0.5～3微安。
可选的，所述电压调节单元包括运算放大器、第一电阻、第二电阻、PMOS晶体管和镜像电流源，所述第一电阻的一端与第二电阻的一端连接，所述第一电阻的另一端与PMOS晶体管的漏极连接，所述第二电阻的另一端接地，所述运算放大器的正输入端与第一电阻和第二电阻之间的电连接点连接，所述运算放大器的负输入端连接参考电压，所述运算放大器的输出端连接PMOS晶体管的栅极，所述运算放大器的电源供应端连接外部输入的第一电压，所述镜像电流源的第一输入端连接外部输入的第一电压，所述镜像电流源的第二输入端连接所述运算放大器的输出端，所述镜像电流源的输出端产生输出电流以调整运算放大器的偏置电流，所述PMOS晶体管的源极连接外部输入的第一电压，所述PMOS晶体管的漏极与第一电阻之间的电连接点输出第二电压。
可选的，所述电压调节单元还包括电容，所述电容一端连接所述PMOS晶体管的漏极与第一电阻之间的电连接点，所述电容的另一端接地，所述电容的电容值为5皮法～30皮法，所述镜像电流源中输出电流与所述PMOS晶体管的工作电流比例为1:1000～1:100。
可选的，所述电压调节单元包括运算放大器、第一电阻、第二电阻、第一PMOS晶体管和第二PMOS晶体管，所述第一电阻的一端与第二电阻的一端连接，所述第一电阻的另一端与第一PMOS晶体管的漏极连接，所述第二电阻的另一端接地，所述运算放大器的正输入端与第一电阻和第二电阻之间的电连接点连接，所述运算放大器的负输入端连接参考电压，所述运算放大器的输出端连接第一PMOS晶体管的栅极，所述运算放大器的电源供应端连接外部输入的第一电压，所述第一PMOS晶体管的源极连接外部输入的第一电压，所述第一PMOS晶体管的漏极与第一电阻之间的电连接点输出第二电压，所述第二PMOS晶体管的源极连接外部输入的第一电压，所述第二PMOS晶体管的栅极与所述运算放大器的输出端连接，所述第二PMOS晶体管的漏极与运算放大器的偏置电流调节端连接以调整运算放大器的偏置电流。
可选的，所述电压调节单元还包括电容，所述电容的一端连接所述第一晶体管的漏极与第一电阻之间的电连接点，所述电容的另一端接地，所述电容的电容值为5皮法～30皮法。
与现有技术相比，本发明技术方案具有以下优点：
本发明的半导体存储器，包括：存储器芯片，所述存储器芯片中至少包括存储阵列；电压调节单元，所述电压调节单元用于将外部输入的第一电压转换为第二电压，以供所述存储阵列中的字线驱动电路使用，其中所述第一电压大于第二电压。即本申请中供给存储器芯片中字线驱动电路(或者字线上)的电压是通过电压调节单元将外部输入的较高第一电压(比如3V-4V)转换为第二电压(所述第二电压等于现有进行读写时字线驱动电路上施加的电压，第二电压比如可以为2.9V)输出给字线驱动电路的，因而在与现有的存储器在进行读写时采用同样的功率的情况下，本申请在进行读写时外部输入的电流可以更小(同样功率下，电压增大时，电流相应会减小)，因而各种金属连线或者导电结构以及寄生电阻消耗的能量会减小，从而减小了存储器芯片(或者半导体存储器)的功耗、提高了效率，同时电压被寄生电阻的消耗也较小，使得字线驱动电路上实际可获得的电压大小达到预定值。
进一步，当所述存储器芯片的数量大于等于2个，相应的所述电压调节单元的数量为大于等于2个，且所述电压调节单元的数量与存储器芯片的数量，使得电压调节单元的负担可以较小，可避免由于过长的导电路径带来的电压损失(IR drop)，使得调节后的第二电压的精度较高，并能提高半导体存储器的集成度。
附图说明
图1-4为本发明实施例中半导体存储器的结构示意图；
图5为本发明一实施例电压调节单元的示意图；
图6为本发明一实施例字线驱动电路电路的示意图；
图7为本发明另一实施例电压调节单元的示意图；
图8为本发明又一实施例电压调节单元的示意图；
图9为本发明又一实施例电压调节单元的示意图；
图10为本发明又一实施例电压调节单元的示意图。
具体实施方式
如背景技术所言，现有为了提高对存储器的写入速度，通常需要对外部输入的电压进行升压提供给字线驱动电路，使得存储器的功耗较大，特别是对于多层堆叠的存储器，存储器消耗的功耗更大，并且字线驱动电路上实际可获得的电压可能会小于预定值。
研究发现，现有通常采用电荷泵电路对外部输入的电压(比如2.5V)进行升压后(升压后为2.9V)提供给字线驱动电路，通过字线驱动电路提供给相应的字线，电荷泵电路转换效率较低，功耗较大，并且电荷泵电路会占据较大的芯片面积。此外，为了提高存储容量，会将多存储芯片封装到一起，例如HMC、HBM等，而这种情况下，这种多层封装结构会导致需求功耗进一步增加，并且封装在一起的存储芯片数量或者层数越多，相应的功耗也会越大，并且由于外部输入的电压一般是恒定的(2.5V)，堆叠的层数增多，相应的供给电流需要增大，存储器中各金属连接线的电阻一定，电流增大使得功耗会增大，加上寄生电容的影响，使得字线驱动电路实际可获得的电压可能会小于预定值，同时大量功耗消耗在寄生电阻上会极大降低效率。
为此，本发明提供了一种存储器，包括：存储器芯片，所述存储器芯片中至少包括存储阵列；电压调节单元，所述电压调节单元用于将外部输入的第一电压转换为第二电压，以供所述存储阵列中的字线驱动电路使用，其中所述第一电压大于第二电压。即本申请中供给存储器芯片中字线驱动电路(或者字线上)的电压是通过电压调节单元将外部输入的较高第一电压(比如3V-4V)转换为第二电压(所述第二电压等于现有进行读写时施加到字线上的电压，第二电压比如可以为2.9V)输出给字线驱动电路的，因而在与现有的存储器在进行读写时采用同样的功率的情况下，本申请的在进行读写时外部输入的电流的大小可以更小(同样功率下，电压增大时，电流相应会减小)，因而各种金属连线或者导电结构以及寄生电阻消耗的能量会减小，从而减小了存储器芯片(或者半导体存储器)的功耗，同时电压被寄生电阻的消耗也较小，使得字线驱动电路上实际可获得的第二电压大小达到预定值。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图1，本发明实施例提供了一种半导体存储器，包括：
存储器芯片201，所述存储器芯片201中至少包括存储阵列(图中未示出)；
电压调节单元204，所述电压调节单元204用于将外部输入的第一电压Vext转换为第二电压，以供所述存储阵列中的字线驱动电路206使用，其中，所述第一电压Vext大于第二电压。
具体的，所述存储器芯片201为能进行数据写入、数据读取和/或数据擦除的存储器，所述存储器芯片201通过半导体集成制作工艺形成，具体的所述存储器芯片201可以包括存储阵列和与存储阵列连接的外围电路，所述存储阵列包括若干存储单元、与存储单元连接的位线、字线、与字线连接的字线驱动电路、以及金属连线(金属接触部)，所述存储单元用于存储数据，所述外围电路为在对存储阵列进行操作时的相关电路。本实施例中，所述存储器芯片201为DRAM存储器芯片，所述DRAM存储器芯片中包括若干存储单元，每一个所述存储单元通常包括电容器和晶体管，所述晶体管的栅极与字线相连、所述晶体管的漏极与位线相连、所述晶体管的源极与电容器相连，所述字线与字线驱动电路206连接。在其他实施例中所述存储器芯片201可以为其他类型的存储器芯片。
所述存储器芯片201的数量至少为一个，具体的，所述存储器芯片201的数量可以为1个或者大于等于2个。当所述存储器芯片201的数量大于等于2个时，若干存储器芯片依次向上或向下堆叠形成存储器芯片堆叠结构。本实施例中，请参考图1，以所述存储器芯片201的数量为4个作为示例，所述4个存储器芯片201从下向上依次堆叠形成存储器芯片堆叠结构，相邻存储器芯片201通过键合工艺或者粘合工艺贴合在一起。在一实施例中，所述存储器芯片201中形成有硅通孔互连结构(TSV)203，通过硅通孔互连结构(TSV)203将存储器芯片201中的电连接点引出。当存在多个存储器芯片201堆叠时，每一个存储器芯片201可以通过不同的硅通孔互连结构(TSV)203将电连接点引出。
在其他实施例中，当所述存储器芯片201的数量大于等于2个时，若干存储器芯片呈平面排布。具体的若干存储器芯片可以呈平面排布的分布在一个线路基(比如PCB基板)板上。
在一实施例中，当多个存储器芯片201堆叠时，上下相邻的两个存储器芯片201通过现有的键合工艺键合在一起形成存储器芯片堆叠结构，所述键合工艺可以为金属键合工艺、直接键合工艺或其他键合工艺。在进行键合时，相邻存储器芯片201之间具有隔离层202进行隔离。
在一实施例中，在所述存储器芯片堆叠结构背面或者单个存储器芯片的背面可以形成线路基板(或者线路层)301，所述线路基板(或者线路层)301与存储器芯片堆叠结构的背面之间通过隔离层202进行隔离，所述线路基板(或者线路层)301中具有再布线层(或者金属线路层)302，所述再布线层(或者金属线路层)302与硅通孔互连结构(TSV)203连接，所述线路基板(或者线路层)301远离存储器芯片堆叠结构背面的表面具有与再布线层(或者金属线路层)302连接的凸起或者焊球303。在其他实施例中，请参考图2，当存在多个存储器芯片201堆叠时，每一个存储器芯片201上的连接焊盘208通过金属引线209与线路基板(或者线路层)301中的再布线层(或者金属线路层)302连接。具体的，所述金属引线209可以通过引线键合工艺形成。
继续参考图1，所述半导体存储器中还包括电压调节单元204，所述电压调节单元204用于将外部输入的第一电压Vext转换为第二电压输出给字线驱动电路206，进而通过字线驱动电流206提供给对应的字线，所述第一电压Vext大于第二电压。即本申请中供给存储器芯片201中字线驱动电路206的电压是通过电压调节单元将外部输入的较高第一电压(比如3V-4V)转换为第二电压(所述第二电压等于现有进行读写时字线驱动电路上施加的电压，第二电压比如可以为2.9V)输出给字线驱动电路206，因而在与现有的存储器在进行读写时同样的功率的情况下，本申请的在进行读写时外部输入的电流的大小可以更小，因而各种金属连线或者导电结构以及寄生电阻消耗的能量会减小，从而减小了存储器芯片(或者半导体存储器)的功耗，同时电压被寄生电阻的消耗也较小，使得字线驱动电路上实际可获得的第二电压大小达到预定值。
所述电压调节单元204的数量至少为一个，具体的，所述电压调节单元204的数量可以为1个或者大于等于2个。
在一实施例中，当所述存储器芯片201的数量大于等于2个，相应的所述电压调节单元204的数量为大于等于2个，且所述电压调节单元204的数量与存储器芯片201的数量相等，每一个电压调节单元204将转换后的第二电压对应输出给相应的存储器芯片201中字线驱动电路206。具体的，请参考图1或者图2，所述存储器芯片201的数量为4个，相应的电压调节单元204的数量也为4个，即每一个存储器芯片201对应具有一个电压调节单元204，并且每一个电压调节单元204可以集成制作在相应的存储器芯片201中。前述设置方式，使得电压调节单元204的负担可以较小，可避免由于过长的导电路径带来的电压损失(IR drop)，使得调节后的第二电压的精度较高，并能提高半导体存储器的集成度。
在一实施例中，请参考图1，所述外部输入的第一电压Vext具体可以通过线路基板301上焊球302和线路基板301中的再布线层302以及存储器芯片201中硅通孔互连结构(TSV)205输送给电压调节单元204，所述电压调节单元204通过存储器芯片201中形成的部分金属连线将第二电压输送给字线驱动电路206。在另一实施例中，请参考图2，所述外部输入的第一电压Vext具体可以通过线路基板301上焊球302、线路基板301中的再布线层302、引线208、焊盘208以及位于存储芯片中的金属连线215输送给电压调节单元204。
在另一实施例中，当所述电压调节单元204的数量为1个时，所述1个电压调节单元204将转换后的第二电压输出给所述1个存储器芯片201中的字线驱动电路或者分别输出给所述大于等于2个的存储器芯片201中的字线驱动电路。即所述1个电压调节单元204可以将外部输入的第一电压Vext转换为第二电压后输送给1个存储器芯片201中字线驱动电路或者同时输送给多个存储器芯片201中的字线驱动电路。具体的，请参考图3，所述半导体存储器中有4个存储器芯片201和一个电压调节单元204，所述1个电压调节单元204集成在其中一个存储器芯片201，较优的，所述1个电压调节单元204集成在存储器堆叠结构最底层的一个存储器芯片201中，所述1个电压调节单元204在接收外部输入的第一电压，将第一电压转换为第二电压，并将第二电压分别输出给4个存储器芯片中对应的字线驱动电路206上。
在又一实施例中，所述电压调节单元数量为大于等于2个，所述存储器芯片的数量为大于等于1个，所述1个存储器芯片中的字线驱动电路与至少2个电压调节单元连接(具体的一个存储器芯片中可以具有多个针对字线的驱动电路，每一个驱动电路可以驱动一个或若干字线，本发明所述的字线驱动电路可以指存储器芯片中针对所有字线的驱动电路的集合，或者仅指针对其中一个字线的驱动电路)，所述至少2个电压调节单元将转换后的第二电压对应输出给相应的一个存储器芯片中的字线驱动电路，且所述至少2个电压调节单元集成在相应的存储器芯片中。
除了将电压调节单元集成在相应的存储器芯片中，在其他实施例中，所述电压调节单元204可以为独立的电压调节芯片，具体请参考图4，所述电压调节单元(电压调节芯片)204位于线路基板301上，所述电压调节单元204通过线路基板301上的连接线路与存储器芯片201连接。具体的，外部输入的第一电压Vext通过焊球303和再布线层302输送给电压调节单元(电压调节芯片)204，电压调节单元(电压调节芯片)204将第一电压Vext转换为第二电压，所述第二电压通过线路基板301上部分连接线路(或者金属布线层)以及存储器芯片201中的连接结构(比如硅通孔互连结构(TSV)205)施加到存储器芯片中的字线驱动电路206上。所述电压调节单元(电压调节芯片)204数量可以为1个或者多个(大于等于2个)。当电压调节单元(电压调节芯片)204数量为1个时，所述1个电压调节单元(电压调节芯片)204向1个存储器芯片201或者同时向多个存储器芯片201输送第二电压。当电压调节单元(电压调节芯片)204数量为多个时，相应的所述存储器芯片201的数量也为多个，每一个电压调节单元(电压调节芯片)204可以向对应存储器芯片201输送第二电压，或者多个电压调节单元(电压调节芯片)204向一个存储器芯片输送第二电压。
本实施例中，所述存储器芯片为DRAM存储器芯片。所述外部输入的第一电压Vext为3V-4V，具体可以为3V、3.1V、3.2V、3.3V、3.4V、3.5V、3.6V、3.7V、3.8V、3.9V、4V，通过电压调节单元204降压后得到的所述第二电压为2.5V-2.9V，具体可以为2.5V、2.6V、2.7V、2.8V、2.9V。下面将对电压调节单元204的具体的电路结构进行详细的说明。
在一具体的实施例中，请参考图5，所述电压调节单元204包括运算放大器OPAMP、第一电阻R1和第二电阻R2，所述第一电阻R1的一端连接外部输入的第一电压Vext，所述第一电阻R1的另一端与第二电阻R2的一端连接，所述第二电阻R2的另一端接地，所述第一电阻R1与第二电阻R2之间的电连接点连接所述运算放大器OPAMP的正输入端，所述运算放大器OPAMP的负输入端与运算放大器OPAMP的输出端相连接并输出第二电压Vpp，所述运算放大器OPAMP的电源供应端与外部输入的第一电压Vext连接。所述电压调节单元204采用该电路相比于现有的电荷泵电路结构简单、占据存储器芯片的面积小，并且电压转化效率高，功耗低。
在一实施例中，所述外部输入的第一电压Vext为3V-4V时，具体可以为3.3V，所述第一电阻R1的阻值与第二电阻R2的阻值之比为3/2.9到4/2.5，具体可以为3.3/2.9，相应的运算放大器OPAMP输出端输出的第二电压Vpp为2.9V。
所述电压调节单元204输出的第二电压Vpp提供给字线驱动电路，参考图6，图6为一实施例中一种字线驱动电路线路的结构示意图，所述字线驱动电路206包括第一PMOS晶体管P1、第一NMOS晶体管N1、第二NMOS晶体管N2以及字线，所述字线为若干字线的一条，用WLxy表示，所述第一PMOS晶体管P1的源极与电压调节单元204的运算放大器OPAMP输出端连接(即运算放大器OPAMP输出端输出的第二电压Vpp(参考图5)施加在第一PMOS晶体管P1的源极)，第一PMOS晶体管P1的漏极与第一NMOS晶体管N1的漏极连接，所述第一PMOS晶体管P1的栅极与第一NMOS晶体管N1的栅极连接在一起并与行控制电压Rowx连接，所述第一NMOS晶体管N1的源极与阱电压Vnwl连接或接地，附图中展示的仅是与阱电压Vnwl连接的情形，为了在不打开时能够让存储单元的晶体管完全关闭，阱电压Vnwl可能会设置成负电压，所述第二NMOS晶体管N2的漏极与第一PMOS晶体管P1的漏极以及第一NMOS晶体管N1的漏极连接，所述第二NMOS晶体管N2的栅极与行控制电压Rowy连接，所述第二NMOS晶体管N2的源极与阱电压Vnwl连接，所述第一PMOS晶体管P1的漏极以及第一NMOS晶体管N1的漏极连接在一起与字线WLxy连接。通过第一PMOS晶体管P1、第一NMOS晶体管N1、第二NMOS晶体管N2的打开或关闭，可以将第二电压Vpp施加在某一根选中的字线WLxy上，该字线WLxy由于与DRAM存储器的某一个存储单元中的晶体管连接(一个存储单元通常包括电容器和晶体管，所述晶体管的栅极与字线相连、所述晶体管的漏极与位线相连、所述晶体管的源极与电容器相连)，字线上施加的第二电压Vpp控制所述晶体管打开，使得与晶体管漏极连接的位线可以从电容器中读取数据或者向电容器中写入数据。
在另一具体的实施例中，请参考图7，所述电压调节单元204包括运算放大器OPAMP、第一电阻R1、第二电阻R2、电容C和PMOS晶体管，所述第一电阻R1的一端与第二电阻R2的一端连接，所述第一电阻R1的另一端与PMOS晶体管P的漏极连接，所述第二电阻R2的另一端接地，所述运算放大器OPAMP的正输入端与第一电阻R1和第二电阻R2之间的电连接点连接，所述运算放大器OPAMP的负输入端连接参考电压Vref，所述运算放大器OPAMP的输出端连接PMOS晶体管P的栅极，所述运算放大器OPAMP的电源供应端连接外部输入的第一电压Vext，所述PMOS晶体管的源极N连接外部输入的第一电压Vext，所述PMOS晶体管P的漏极与第一电阻R1之间的电连接点输出第二电压Vpp(与字线驱动电路连接)，所述电容C一端连接所述PMOS晶体管P的漏极与第一电阻R1之间的电连接点，所述电容C的另一端接地。所述电压调节单元204采用该电路相比于现有的电荷泵电路结构简单、占据存储器芯片的面积小，并且电压转化效率高，功耗低，输出电压噪声小。
在一实施例中，所述第一电阻R1的阻值与第二电阻R2的阻值之比与所选用的参考电压Vref相关，本领域内普通技术人员可以根据需求自行设计调整，所述电容C的电容值为5皮法～30皮法，所述运算放大器的偏置电流固定，偏置电流过大会导致功耗大，偏置电流小会导致响应慢从而影响电压稳定性，所述偏置电流为5微安～50微安，可以为5微安、10微安、15微安、20微安、25微安、30微安、35微安、40微安、45微安、50微安。
在另一具体的实施例中，请参考图8，所述电压调节单元204所述电压调节单元包括运算放大器OPAMP、第一电阻R1、第二电阻R2、电容C和PMOS晶体管P，所述第一电阻R1的一端与第二电阻R2的一端连接，所述第一电阻R1的另一端与PMOS晶体管P的漏极连接，所述第二电阻R2的另一端接地，所述运算放大器OPAMP的正输入端与第一电阻R1和第二电阻R2之间的电连接点连接，所述运算放大器OPAMP的负输入端连接参考电压，所述运算放大器OPAMP的输出端连接PMOS晶体管P的栅极，所述运算放大器OPAMP的电源供应端连接外部输入的第一电压Vext，所述运算放大器OPAMP的使能端连接使能信号En，所述PMOS晶体管P的源极连接外部输入的第一电压Vext，所述PMOS晶体管P的漏极与第一电阻R1之间的电连接点输出第二电压Vpp(与字线驱动电路连接)，所述电容C一端连接所述PMOS晶体管P的漏极与第一电阻R1之间的电连接点，所述电容C的另一端接地。所述电压调节单元204采用该电路相比于现有的电荷泵电路结构简单占据存储器芯片的面积小，并且电压转化效率高，功耗低，同时具备使能信号，可以根据存储器的工作模式调整偏置电流，从而可以降低综合功耗。
在一实施例中，所述电容C的电容C值为5皮法～30皮法，通过所述使能信号控制所述运算放大器OPAMP工作在正常工作模式或睡眠模式，所述运算放大器OPAMP正常工作模式时偏置电流为10～100微安，保证存储器正常读取时对电压稳定性的需求，睡眠模式时偏置电流为0.5～3微安，大幅减小睡眠模式的功耗。
在另一具体的实施例中，参考图9，所述电压调节单元204包括运算放大器OPAMP、第一电阻R1、第二电阻R2、电容C、PMOS晶体管P和镜像电流源Ie，所述第一电阻R1的一端与第二电阻R2的一端连接，所述第一电阻R1的另一端与PMOS晶体管P的漏极连接，所述第二电阻R2的另一端接地，所述运算放大器OPAMP的正输入端与第一电阻R1和第二电阻R2之间的电连接点连接，所述运算放大器OPAMP的负输入端连接参考电压Vref，所述运算放大器OPAMP的输出端连接PMOS晶体管P的栅极，所述运算放大器OPAMP的电源供应端连接外部输入的第一电压Vext，所述运算放大器OPAMP的负电压输入端接地，所述镜像电流源Ie的第一输入端连接外部输入的第一电压Vext，所述镜像电流源Ie的第二输入端连接所述运算放大器OPAMP的输出端，所述镜像电流源Ie的输出端产生输出电流以调整运算放大器OPAMP的偏置电流PMOS晶体管P，所述PMOS晶体管P的源极连接外部输入的第一电压Vext，所述PMOS晶体管P的漏极与第一电阻R1之间的电连接点输出第二电压Vpp(与字线驱动电路连接)，所述电容C一端连接所述PMOS晶体管P的漏极与第一电阻R1之间的电连接点，所述电容C的另一端接地。所述电压调节单元204采用该电路相比于现有的电荷泵电路结构简单占据存储器芯片的面积小，并且电压转化效率高，功耗低，输出电压噪声小，同时因为镜相电流的控制，可以根据输出电流的大小而实时调整偏置电流，进一步提高电压稳定性且降低功耗。
在一实施例中，所述电容C的电容值为5皮法～30皮法，所述镜像电流源Ie中输出电流与所述PMOS晶体管的工作电流比例为1:1000～1:100，比例太小可以降低功耗但也降低了电压稳定性，比例太大会提高电压稳定性但也增加了电路功耗。
在另一具体的实施例中，请参考图10，所述电压调节单元204包括运算放大器OPAMP、第一电阻R1、第二电阻R2、电容C、第一PMOS晶体管P1和第二PMOS晶体管P2，所述第一电阻R1的一端与第二电阻R2的一端连接，所述第一电阻R1的另一端与第一PMOS晶体管P1的漏极连接，所述第二电阻R2的另一端接地，所述运算放大器OPAMP的正输入端与第一电阻R1和第二电阻R2之间的电连接点连接，所述运算放大器OPAMP的负输入端连接参考电压，所述运算放大器OPAMP的输出端连接第一PMOS晶体管P1的栅极，所述运算放大器OPAMP的电源供应端连接外部输入的第一电压Vext，所述第一PMOS晶体管P1的源极连接外部输入的第一电压Vext，所述第一PMOS晶体管P1的漏极与第一电阻R1之间的电连接点输出第二电压Vpp(与字线驱动电路连接)，所述电容C的一端连接所述第一晶体管的漏极与第一电阻R1之间的电连接点，所述电容C的另一端接地，所述第二PMOS晶体管P2的源极连接外部输入的第一电压Vext，所述第二PMOS晶体管P2的栅极与所述运算放大器OPAMP的输出端连接，所述第二PMOS晶体管P2的漏极与运算放大器OPAMP偏置电流调节端连接以调整运算放大器的偏置电流。所述电压调节单元204采用该电路相比于现有的电荷泵电路结构简单占据存储器芯片的面积小，并且电压转化效率高，功耗低，同时采用PMOS晶体管作为镜像电流源，结构简单，节省占用面积。
在一实施例中，所述电容C的电容C值为5皮法～30皮法。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体存储器，其特征在于，包括：存储器芯片，所述存储器芯片中至少包括存储阵列；电压调节单元，所述电压调节单元用于将外部输入的第一电压转换为第二电压，以供所述存储阵列中的字线驱动电路使用，其中所述第一电压大于第二电压；
其中，所述电压调节单元数量为大于等于2个，所述存储器芯片的数量为大于等于1个，所述1个存储器芯片中的字线驱动电路与至少2个电压调节单元连接，所述至少2个电压调节单元将转换后的第二电压对应输出给相应的一个存储器芯片中的字线驱动电路，且所述至少两个电压调节单元集成在对应的存储器芯片中；
且所述电压调节单元包括运算放大器、第一电阻、第二电阻、PMOS晶体管和镜像电流源，所述第一电阻的一端与第二电阻的一端连接，所述第一电阻的另一端与PMOS晶体管的漏极连接，所述第二电阻的另一端接地，所述运算放大器的正输入端与第一电阻和第二电阻之间的电连接点连接，所述运算放大器的负输入端连接参考电压，所述运算放大器的输出端连接PMOS晶体管的栅极，所述运算放大器的电源供应端连接外部输入的第一电压，所述镜像电流源的第一输入端连接外部输入的第一电压，所述镜像电流源的第二输入端连接所述运算放大器的输出端，所述镜像电流源的输出端产生输出电流以实时调整运算放大器的偏置电流，所述PMOS晶体管的源极连接外部输入的第一电压，所述PMOS晶体管的漏极与第一电阻之间的电连接点输出第二电压。
2.如权利要求1所述的半导体存储器，其特征在于，所述存储器芯片的数量大于等于2个，若干存储器芯片依次向上堆叠或者若干存储器芯片呈平面排布。
3.如权利要求1所述的半导体存储器，其特征在于，所述电压调节单元为独立的电压调节芯片，所述半导体存储器还包括线路基板，所述线路上具有连接线路，所述存储器芯片和电压调节芯片位于基板上，所述电压调节芯片通过连接线路与存储器芯片连接，电压调节芯片输出的第二电压通过线路基板上的连接线路施加到存储器芯片的字线驱动电路。
4.如权利要求1所述的半导体存储器，其特征在于，所述存储器芯片为DRAM存储器芯片。
5.如权利要求4所述的半导体存储器，其特征在于，所述第一电压为3V-4V，所述第二电压为2.5-2.9V。
6.如权利要求1所述的半导体存储器，其特征在于，所述运算放大器的使能端连接使能信号，通过所述使能信号控制所述运算放大器工作在正常工作模式或睡眠模式。
7.如权利要求6所述的半导体存储器，其特征在于，所述电压调节单元还包括电容，述电容一端连接所述PMOS晶体管的漏极与第一电阻之间的电连接点，所述电容的另一端接地，所述电容的电容值为5皮法～30皮法，所述运算放大器正常工作模式时偏置电流为10～100微安，睡眠模式时偏置电流为0.5～3微安。
8.如权利要求1所述的半导体存储器，其特征在于，所述电压调节单元还包括电容，所述电容一端连接所述PMOS晶体管的漏极与第一电阻之间的电连接点，所述电容的另一端接地，所述电容的电容值为5皮法～30皮法，所述镜像电流源中输出电流与所述PMOS晶体管的工作电流比例为1:1000～1:100。
9.一种半导体存储器，其特征在于，包括：存储器芯片，所述存储器芯片中至少包括存储阵列；电压调节单元，所述电压调节单元用于将外部输入的第一电压转换为第二电压，以供所述存储阵列中的字线驱动电路使用，其中所述第一电压大于第二电压；
其中，所述电压调节单元数量为大于等于2个，所述存储器芯片的数量为大于等于1个，所述1个存储器芯片中的字线驱动电路与至少2个电压调节单元连接，所述至少2个电压调节单元将转换后的第二电压对应输出给相应的一个存储器芯片中的字线驱动电路，且所述至少两个电压调节单元集成在对应的存储器芯片中；
所述电压调节单元包括运算放大器、第一电阻、第二电阻、第一PMOS晶体管和第二PMOS晶体管，所述第一电阻的一端与第二电阻的一端连接，所述第一电阻的另一端与第一PMOS晶体管的漏极连接，所述第二电阻的另一端接地，所述运算放大器的正输入端与第一电阻和第二电阻之间的电连接点连接，所述运算放大器的负输入端连接参考电压，所述运算放大器的输出端连接第一PMOS晶体管的栅极，所述运算放大器的电源供应端连接外部输入的第一电压，所述第一PMOS晶体管的源极连接外部输入的第一电压，所述第一PMOS晶体管的漏极与第一电阻之间的电连接点输出第二电压，所述第二PMOS晶体管的源极连接外部输入的第一电压，所述第二PMOS晶体管的栅极与所述运算放大器的输出端连接，所述第二PMOS晶体管的漏极与运算放大器的偏置电流调节端连接以调整运算放大器的偏置电流。
10.如权利要求9所述的半导体存储器，其特征在于，所述电压调节单元还包括电容，所述电容的一端连接所述第一PMOS晶体管的漏极与第一电阻之间的电连接点，所述电容的另一端接地，所述电容的电容值为5皮法～30皮法。
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