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JPH0682926B2 - 多層配線基板の製造方法 - Google Patents

多層配線基板の製造方法

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JPH0682926B2 JP63100833A JP10083388A JPH0682926B2 JP H0682926 B2 JPH0682926 B2 JP H0682926B2 JP 63100833 A JP63100833 A JP 63100833A JP 10083388 A JP10083388 A JP 10083388A JP H0682926 B2 JPH0682926 B2 JP H0682926B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁膜をはさんで上下に存在する導体配線を電
気的に接続するためのヴィアを有する多層配線基板の製
造方法に関する。
〔従来の技術〕
従来の有機絶縁膜を用いた多層配線基板において、絶縁
膜をはさんで上下に存在する導体配線を電気的に接続す
るためのヴィアは、以下のような方法によって形成して
いる。すなわち、導体配線を有する基板の全面に感光性
ポリイミド樹脂を塗布した後、所定のマスクを通して露
光および現像を行ってヴィアホールを形成する。次に感
光性ポリイミド樹脂をキュアして硬化させた後、ポリイ
ミド系導電樹脂を上記のヴィアホールに埋込み、これを
キュアして硬化させることによってヴィアを形成する。
〔発明が解決しようとする課題〕
上述したように従来の多層配線基板の製造方法における
ヴィア形成手段は、まず第一にヴィアホールを有する絶
縁膜を形成しなければならないが、このようなヴィアホ
ールを基板の全面に亘って均一に形成するのはかなり困
難である。特に絶縁膜の厚さを厚くすると、ヴィアホー
ルの形状の制御が難しくなり、ヴィアホールの形成状態
が不十分であったり、または絶縁膜が抜けすぎてヴィア
ホールの形状が逆テーパ状になったりし、いずれもの場
合においてもヴィア部での導体配線（パターン）の断線
の原因となる。絶縁膜の厚さが薄いときには、ヴィアホ
ールの形状の制御は容易になって同一基板内での均一性
が向上するが、下層の導体配線と上層の導体配線との間
の絶縁の確実性が低くなる。確実に絶縁するためには、
絶縁膜の厚さを厚くする必要がある。このように、従来
の多層配線基板の製造方法は、所定の厚さの絶縁膜にお
いて、正しいヴィアホールの形状を得ることが困難であ
るという欠点を有している。
〔課題を解決するための手段〕
本発明の多層配線基板の製造方法は、導体配線を有する
基板の全面にパラジウムの薄膜を形成する第一の工程
と、前記パラジウムの薄膜上に第一のフォトレジストを
塗布してそれを露光および現像することによって所定の
ヴィア形成部分以外をマスキングする第二の工程と、前
記第一のフォトレジスト上から前記ヴィア形成部分にポ
リイミド系の導電樹脂を埋め込む第三の工程と、前記第
一のフォトレジストを剥離する第四の工程と、第二のフ
ォトレジストを塗布してこれを露光および現像すること
によって前記導体配線および前記ヴィア形成部分をマス
キングする第五の工程と、露光した前記パラジウムの薄
膜をエッチングする第六の工程と、前記第二のフォトレ
ジストを剥離する第七の工程と、前記導電樹脂をキュア
する第八の工程と、前記基板の全面に感光性ポリイミド
樹脂を塗布し、これを露光および現像することによって
前記ヴィア形成部分にヴィアホールを設けた後キュアす
る第九の工程とを含んでいる。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｉ）は本発明の一実施例によって製造
した多層配線基板の一例を工程に示す断面図である。
本実施例は、まず第１図（ａ）に示すように、導体配線
１を形成した基板２の上の全面にパラジウムをスパッタ
リングして1000Å〜2000Åの厚さのパラジウムの薄膜３
を形成する。このパラジウム薄膜３を形成する目的は、
この上に塗布するフォトレジストのパターン形成を容易
にするためと、後にヴィアフィルとして埋め込む導電樹
脂と導体配線との密着力および導体配線上のポリイミド
の密着力を上げることにある。次に第１図（ｂ）に示す
ように、基板２上にフォトレジスト４を塗布して乾燥す
る。次にこれにマスクを通して露光して現像するこによ
り、第１図（ｃ）に示すように、所定のヴィア形成部分
５のフォトレジストを除去する。次にこのフォトレジス
ト上にポリイミド系の導電樹脂６を載せてスキージ７に
よってすべらせ（矢印Ａ）、第１図（ｄ）に示すように
ヴィア形成部分５に導電樹脂６を埋め込む。次にメチル
エチルケトン等の有機溶剤によってフォトレジスト４を
剥離する。このとき、ポリイミド系の導電樹脂６は溶解
しないため、第１図（ｅ）に示すようにそのまま残留す
る。次に、第１図（ｆ）に示すように、再度基板２上に
フォトレジスト14を塗布して乾燥し、所定のマスクを通
して露光して現像することによって導体配線１をマスキ
ングする。次にイオンビームエッチング法によってパラ
ジウムの薄膜３をエッチングした後、フォトレジスト14
をメチルエチルケトン等の有機溶剤で剥離し、更にこの
基板２をキュア炉に入れて導電樹脂６をキュアすること
により第１図（ｇ）に示すように、ヴィア８を形成す
る。次に、第１図（ｈ）に示すように、感光性ポリイミ
ド樹脂９を基板２の表面に塗布して乾燥する。このと
き、基板２上にヴィア８が形成されているため、ヴィア
８の上の感光性ポリイミド膜９の厚さはうすくなり、こ
のため、露光および現像によるヴィアホールの形成が安
定してできるようになる。第１図（ｉ）は、マスクを通
して露光して現像することによってヴィアホール10を形
成した後、キュア炉に入れて硬化させた状態を示す図で
あり、ヴィアホール10をヴィア８よりも少し小さめに形
成することによって上部の導体配線との間の接続を良好
なものとすることができる。導体配線１に信頼性の高い
金（An）を使用した場合、そのままではその上の感光性
のポリイミド膜９と密着しないが、上記のようにパラジ
ウム薄膜をパターン上に形成することにより、飛躍的に
密着力が上昇する。
〔発明の効果〕
以上説明したように、本発明の多層配線基板の製造方法
は、絶縁膜をはさんで上下に存在する導体配線をつなぐ
ヴィアの形成の手段として、まずヴィアを形成し、次に
絶縁膜を形成してヴィアホールを設けることにより良好
な形状のヴィアホールが安定して得られ、従って上層の
導体配線との良好な接続を得ることができるという効果
がある。
【図面の簡単な説明】
第１図（ａ）〜（ｉ）は、本発明の一実施例によって製
造した多層配線基板の一例を工程順に示した断面図であ
る。 １……導体配線、２……基板、３……パラジウム薄膜、
４・14……フォトレジスト、５……ヴィア形成部分、６
……導電樹脂、７……スキージ、８……ヴィア、９……
感光性ポリイミド樹脂、10……ヴィアホール。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】導体配線を有する基板の全面にパラジウム
    の薄膜を形成する第一の工程と、前記パラジウムの薄膜
    上に第一のフォトレジストを塗布してそれを露光および
    現像することによって所定のヴィア形成部分以外をマス
    キングする第二の工程と、前記第一のフォトレジスト上
    から前記ヴィア形成部分にポリイミド系の導電樹脂を埋
    め込む第三の工程と、前記第一のフォトレジストを剥離
    する第四の工程と、第二のフォトレジストを塗布してこ
    れを露光および現像することによって前記導体配線およ
    び前記ヴィア形成部分をマスキングする第五の工程と、
    露出した前記パラジウムの薄膜をエッチングする第六の
    工程と、前記第二のフォトレジストを剥離する第七の工
    程と、前記導電樹脂をキュアする第八の工程と、前記基
    板の全面に感光性ポリイミド樹脂を塗布し、これを露光
    および現像することによって前記ヴィア形成部分にヴィ
    アホールを設けた後キュアする第九の工程とを含むこと
    を特徴とする多層配線基板の製造方法。
JP63100833A 1988-04-22 1988-04-22 多層配線基板の製造方法 Expired - Fee Related JPH0682926B2 (ja)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2594646B2 (ja) * 1989-08-17 1997-03-26 シャープ株式会社 サーマルヘッドの製造方法
US5531020A (en) * 1989-11-14 1996-07-02 Poly Flex Circuits, Inc. Method of making subsurface electronic circuits
JPH0461293A (ja) * 1990-06-29 1992-02-27 Toshiba Corp 回路基板及びその製造方法
US5243143A (en) * 1990-11-13 1993-09-07 Compaq Computer Corporation Solder snap bar
CA2055148C (en) * 1991-10-25 2002-06-18 Alain Langevin Method of forming an electrically conductive contact on a substrate
JPH05218644A (ja) * 1992-02-04 1993-08-27 Fujitsu Ltd 多層プリント配線板の製造方法
CA2137861A1 (en) * 1994-02-21 1995-08-22 Walter Schmidt Process for the production of structures
US5437999A (en) * 1994-02-22 1995-08-01 Boehringer Mannheim Corporation Electrochemical sensor
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US6372999B1 (en) 1999-04-20 2002-04-16 Trw Inc. Multilayer wiring board and multilayer wiring package
JP2000357873A (ja) * 1999-06-17 2000-12-26 Hitachi Ltd 多層配線基板及びその製造方法
AT500259B1 (de) * 2003-09-09 2007-08-15 Austria Tech & System Tech Dünnschichtanordnung und verfahren zum herstellen einer solchen dünnschichtanordnung

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1191592B (de) * 1960-12-19 1965-04-22 Continental Elektro Ind Ag Verfahren zur Herstellung von Zeichen-, insbesondere Teilungs-Traegern
US3936531A (en) * 1973-05-01 1976-02-03 Union Carbide Corporation Masking process with thermal destruction of edges of mask
JPS5210568A (en) * 1974-12-28 1977-01-26 Hideo Machida Method of manufacturing multilayered printed wiring substrate
JPS5845810B2 (ja) * 1975-08-01 1983-10-12 日本電気株式会社 パタ−ンの形成方法
DE2963050D1 (en) * 1978-02-17 1982-07-29 Du Pont Use of photosensitive stratum to create through-hole connections in circuit boards
JPS561565A (en) * 1979-06-15 1981-01-09 Nec Corp Manufacture of hybrid integrated circuit
US4381327A (en) * 1980-10-06 1983-04-26 Dennison Manufacturing Company Mica-foil laminations
US4431685A (en) * 1982-07-02 1984-02-14 International Business Machines Corporation Decreasing plated metal defects
JPS60113993A (ja) * 1983-11-25 1985-06-20 三菱電機株式会社 多層回路基板の製造方法
US4526859A (en) * 1983-12-12 1985-07-02 International Business Machines Corporation Metallization of a ceramic substrate
US4693925A (en) * 1984-03-01 1987-09-15 Advanced Micro Devices, Inc. Integrated circuit structure having intermediate metal silicide layer
US4569876A (en) * 1984-08-08 1986-02-11 Nec Corporation Multi-layered substrate having a fine wiring structure for LSI or VLSI circuits
JPS61166075A (ja) * 1985-01-17 1986-07-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
EP0259490B1 (en) * 1986-03-05 1994-07-13 Sumitomo Electric Industries Limited A method of producing a semiconductor device
US4801469A (en) * 1986-08-07 1989-01-31 The United States Of America As Represented By The Department Of Energy Process for obtaining multiple sheet resistances for thin film hybrid microcircuit resistors
DE3639604A1 (de) * 1986-11-20 1988-05-26 Bbc Brown Boveri & Cie Verfahren zur herstellung lotverstaerkter leiterbahnen
JPS63229897A (ja) * 1987-03-19 1988-09-26 古河電気工業株式会社 リジツド型多層プリント回路板の製造方法
US4824716A (en) * 1987-12-28 1989-04-25 General Electric Company Impermeable encapsulation system for integrated circuits
US4806188A (en) * 1988-03-04 1989-02-21 E. I. Du Pont De Nemours And Company Method for fabricating multilayer circuits
US4818335A (en) * 1988-05-13 1989-04-04 The United States Of America As Represented By The Director Of The National Security Agency Tapered wet etching of contacts using a trilayer silox structure

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Publication number Publication date
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