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JPS61166075A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JPS61166075A
JPS61166075A JP60007905A JP790585A JPS61166075A JP S61166075 A JPS61166075 A JP S61166075A JP 60007905 A JP60007905 A JP 60007905A JP 790585 A JP790585 A JP 790585A JP S61166075 A JPS61166075 A JP S61166075A
Authority
JP
Japan
Prior art keywords
semiconductor device
conductive layer
semiconductor
oxide film
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60007905A
Other languages
English (en)
Inventor
Masahiro Shimizu
雅裕 清水
Tatsuro Okamoto
岡本　龍郎
Katsuhiro Tsukamoto
塚本　克博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60007905A priority Critical patent/JPS61166075A/ja
Priority to US06/798,639 priority patent/US4708904A/en
Publication of JPS61166075A publication Critical patent/JPS61166075A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置、特に金属酸化膜半導体素子（以
下、ＭｏＳトランジスタと記す）を含む半導体装置、よ
り特定的には半導体集積回路装置のゲート電極または配
線の構造およびその製造方法に関する。
［従来の技術］ 第６八図ないし第６Ｃ図は従来のＭＯＳトランジスタの
主！！製造工程段階における断面構造を示す図である。
以下、第６Ａ図ないし第６Ｃ図を参照して従来のＭｏＳ
トランジスタの製造工程について説明する。
まず第６Ａ図について説明する。第１導電型の半導体基
板１の主表面上に素子分離用のフィールド酸化ｙ１２が
熱酸化法を用いて選択的に形成される。次にＭＯＳトラ
ンジスタのしきい値電圧制御用のイオン注入層３が選択
的イオン注入法により半導体基板１のゲート領域に対応
する領域に形成される。次に、半導体基板１の主表面上
のゲート絶縁膜４が形成された慢、多結晶シリコン１１
５が絶縁膜４とフィールド酸化ｌ１２との上にＣｖＤ（
化学的蒸Ｓ＞法などにより形成される。さらに多結晶シ
リコン膜５上にチタンシリサイド膜６が形成される。こ
のチタンシリサイドｍ６はスパッタリング法、真空蒸着
法、ＣＶＯ法、またはチタンと多結晶シリコンとの直接
反応により形成される。
次に第６８図について説明する。写真製版およびエツチ
ング法を用いて上から順にシリサイド膜６、多結晶シリ
コン１１５のバターニングを行なって所定の領域（第６
Ｂ図においてはゲート領域）にのみシリサイド膜６およ
び多結晶シリコン１１５を残す。次に第２導電型の不純
物を半導体基板１の所定の領域にイオン注入し、さらに
イオン注入層のアニール（歪、欠陥の除去）のための熱
処理を行なってソース・ドレイン不純物拡散層７ａ。
７ｂを形成する。ここで、バターニングの工程と不純物
イオン注入工程との間に、バターニングされた膜の低抵
抗化を目的とした熱処理が行なわれる場合もある。
最後に第６Ｃ図について説明する。ＣＶＤ法等を用いて
絶縁ｌＩ８が露出した全表面を覆うように形成され、次
に絶縁膜８の緻密化およびその表面の平坦化を目的とし
た熱処理が行なわれる。次に写真製版およびエツチング
法により定められた位置に電極形成用のコンタクト孔９
ａ　、９ｂが形成される（第６Ｃ図においては簡略化の
ため不純物拡散層７ａ上のコンタクト孔は省略されてい
る）。
次に熱拡散法等を用いてリンなどの不純物をコンタクト
孔９ａ、９ｂを介して半導体基板１へ導入し、確実にコ
ンタクト孔の領域の半導体基板に不純物拡散層が形成さ
るようにする。次にスパッタリング法等を用いてアルミ
ニウムまたはアルミニウム合金等の膜を露出した全表面
に形成した後、写真製版およびエツチング法を用いてバ
ターニングを行なって配線膜１０ａ、１０ｂを形成する
。
最債にＣＶＤ法等を用いて全表面にわたって保護用のパ
ッシベーション！１１１１を形成する。
以上述べた工程において、各熱処理を行なう直前および
アルミニウムまたはアルミニウム合金などの膜形成工程
直前に化学的処理により半導体基板上の洗浄やコンタク
ト孔領域の半導体基板上に成長した薄い酸化膜の除去を
行なう必要がある。
このとき弗酸またはその混合液が使用される。しかし、
従来のようにゲートＮ極がチタンシリサイド膜を有して
いる場合、このチタンシリサイド膜は、水：弗１１１−
５０：１の希釈液を用いても、１２００〜１３００Ａ／
分程度もの大きなエツチング速度で膜がエツチングされ
てしまい、弗酸系溶液を用いて化学的処理を行なうこと
ができないという問題が生じていた。
［発明が解決しようとする問題点］ 上述のように、従来のようなポリシリコン膜とチタンシ
リサイド膜等との多層のゲート電極または配線の構造お
よび製造方法では、各熱処理工程の前やアルミニウム電
極形成前などに行なわれる弗酸系溶液等を使った化学処
理工程の際、チタンシリサイド膜等の弗酸に対する耐蝕
性が劣るためにエツチングされ、膜抵抗等が増加し半導
体素子の特性が劣化するという問題点があった。
ざらには、弗酸系溶液を用いた湿式エツチングを行なわ
ない場合には、アルミニウム電極と半導体基板またはゲ
ート電極とのコンタクトがとれないという致命的な欠陥
が生じ、かつ熱処理工程において有害不純物が半導体基
板に混入して素子の特性が顕著に劣化するという問題も
生じていた。
それゆえ、この発明の目的は上述の問題点を除去し、各
熱処理工程の前およびアルミニウム電極形成の前などに
行なわれる化学処理工程において、弗酸系溶液にシリサ
イド膜がエツチングされるのを防止することのできるゲ
ート電極または配線の構造および製造方法を提供するこ
とである。
［問題点を解決するための手段］ この発明におけるゲート電極または配線は、従来の弗酸
系溶液に対する耐蝕性に劣る高融点金属膜または高融点
金属シリサイド膜上に、電気抵抗が低く、かつ弗酸系溶
液に対し耐蝕性に優れた高融点金属シリサイド膜を形成
して構成されるものである。
［作用］ 上述の構成をとることにより、ゲート電極または配線の
最上層の高融点金属シリサイド膜は弗酸系溶液に対し耐
蝕性を有しているので、熱処理前の半導体基板の湿式洗
浄に弗酸系溶液を使用することが可能となり、さらにコ
ンタクト孔領域の半導体基板上に成長する薄い酸化シリ
コン膜を弗酸系溶液を用いて除去することが可能となる
ので、有害不純物による素子特性の劣化を防止すること
ができ、かつアルミニウム電極と半導体基板またはゲー
ト電極とのコンタクトを安定に形成することが可能とな
る。
［発明の実施例］ 以下、この発明の一実施例を図を参照して詳細に説明す
る。
第１八図ないし第１Ｂ図はゲート電極の構造および製造
方法を説明するための主要工程段階における半導体装置
の断面構造を示す図である。
第１Ａ図は従来法と同様に形成された多結晶シリコンｌ
ｌｌ５と多結晶シリコン膜５上に形成されたチタンシリ
サイド膜６とを示す。
次に第１Ｂ図について説明する。この工程において、こ
の発明の特徴として第１層目のシリサイドｆ１６よりも
膜厚の薄い弗酸に対し耐蝕性の優れた、たとえばモリブ
デンシリサイド膜１２がスパッタリング法を用いて形成
される。ここで、モリブデンシリサイド膜１２の膜厚を
薄クシたのは、他の領域との段差が大きくなる等の不都
合を防止するためである。
次に第１Ｃ図について説明する。写真製版およびエツチ
ング法を用いて第２層目のたとえばモリブデンシリサイ
ド膜１２、第１ｉ１目のシリサイド１１６、多結晶シリ
コン膜５の順でバターニングが行なわれ、多層ゲート電
極膜が形成される。次に、不純物がイオン注入法を用い
て半導体基板にイオン注入された債、弗酸系溶液を用い
て全表面の湿式洗浄が行なわれる。さらに、イオン注入
層の７ニールのための熱処理が行なわれてソース・ドレ
イン不純物拡散１１７ａ、７ｂが形成される。ここで、
バターニングの工程とイオン注入の工程との間にゲート
電極膜の抵抗を下げるための熱処理を行なってもよい。
このとき、ゲート電極膜の最上層は弗酸系溶液に対し耐
蝕性のあるたとえばモリブデンシリサイド膜１２が形成
されているので、弗酸系溶液を用いて湿式洗浄を行なっ
てから熱処理を行なうことができる。
最後に第１Ｄ図について説明する。絶縁膜８を全表面に
ＣＶＤ法等を用いて形成した後、写真製版およびエツチ
ング法により予め定められた位置に電極形成用のコンタ
ク１一孔９ａ　、９ｂを形成する。この後、弗酸系溶液
で湿式洗浄を行なった侵熱拡散法を用いて不純物（たと
えば、リン）をコンタクト孔９ａ　、９ｂを介して導入
する。このとき、コンタクトホールＷ４域の半導体基板
上には１００〜４００Ａ程度の膜厚のたとえばリンを高
濃度に含んだシリコン酸化膜（たとえばリンガラス）が
成長する。このシリコン酸化膜（たとえばリンガラス）
は絶縁性であるので、この状態でアルミニウム電極膜を
蒸着すると、当然のことながらアルミニウム電極とシリ
コン基板またはゲート電極とのコンタクトがとれないと
いう致命的欠陥が生じる。このため、たとえばリンガラ
スであるシリコン酸化膜を弗酸系溶液で除去した後、ス
パッタリング法などによりアルミニウムまたはアルミニ
ウム合金等の膜を全表面に形成する。ここで、熱拡散法
による不純物導入ではなく、イオン注入法による不純物
導入の場合においても、イオン注入層のアニールおよび
導入された不純物の電気的活性化のため熱処理工程が必
要である。この熱処理は非酸化性雰囲気で行なわれるに
もかかわらず、熱処理炉内の残留空気のため数１０へ程
度の薄いシリコン酸化膜の成長は避けられない。このた
め、弗酸系溶液による軽いエツチングが必要である。
この発明の一実施例によれば弗酸系溶液に対し耐蝕性の
ある高融点金属シリサイド模１２がゲートＮ極最上層に
形成されて露出しているので、軽いエツチングを行なっ
ても何ら問題は生じず、アルミニウム電極とシリコン基
板またはゲート電極との間に安定なコンタクトを形成す
ることができる。
次に、写真製版およびエツチング法によりバターニング
を行なって所定の領域にのみアルミニウムまたはアルミ
ニウム合金膜を残して配線膜１０ａ。
１０ｂを形成する。最後に全表面にパッシベーション１
ｉ１１１がＣＶＤ法等により形成される。
第２図はこの発明の一実施例であるＭＯ８Ｉ２／ＴｔＳ
ｆｚ／ポリＳｉの構造を有するゲート電極と、従来法に
よるＴ！Ｓ！２／ポリ＄１構造を有するゲート電極とに
ついて各工程におけるシート抵抗の変化を示す図である
。以下、第２図を参照して従来例とこの発明の一実施例
とにおけるゲート電極のシート抵抗を比較して説明する
。
まず、従来法およびこの発明の一実施例の両方において
、膜厚３０００Ａの多結晶シリコン膜（シート抵抗は４
０Ω／口）上にスパッタリング法を用いてチタンシリサ
イド膜を２５００Ａ蒸萱する。さらに、この発明の一実
施例においては、スパッタリング法によりモリブデンシ
リサイド膜を３００Ａ蒸普する。この段階での従来方法
によるゲート電極膜とこの発明の一実施例であるゲート
電極膜のシート抵抗は共に約１０Ω／口である。
次に、シリサイド膜の抵抗を下げるために窒素雰囲気中
で９００℃、２０分間の熱処理を行なう。
この熱処理によりシート抵抗は両方とも約１゜５Ω／口
に低下する。次に、ソース・ドレインとなるイオン注入
層のアニールに先立ち、洗浄のために弗酸溶液（化１１
！：水−１：５０）による３０秒間の軽いエツチングを
行なう。この軽いエツチングにより、従来法によるチタ
ンシリサイド幌が露出した構造のゲート電極では、チタ
ンシリサイド膜が大福にエツチングされ、部分的に多結
晶シリコンが露出したゲート電極となり、そのシート抵
抗は大幅に上昇する。一方、この発明の一実施例である
モリブデンシリサイド膜を最上看に形成したゲート電極
膜においでは、モリブデンシリサイドが弗酸溶液で全く
エツチングされないのでシート抵抗は全く変化しない。
続いて、イオン注入層の７ニールのため窒素雰囲気中で
９５０℃、２０分間の熱処理を行なうが、この発明の一
実施例であるＭｏ３ｉ□／ＴｉＳ＋２／ポリ３ｉ構造は
熱的に非常に安定であり、そのシート抵抗は全く変化し
ない。
第３Ａ図および第３Ｂ図はゲート電極上のコンタクト孔
の断面構造を模式的に示した図である。
第３Ａ図は従来法によるコンタクト孔の形状を、第３Ｂ
図はこの発明の一実施例におけるコンタクト孔の断面形
状をそれぞれ示す。従来法にょるＴｉ３ｉ２／’ポリ３
ｉ構造のゲート電極では、アルミニウム電極形成前の弗
酸系溶液による薄い酸化膜の除去工程において、コンタ
クト孔内の露出したチタンシリサイド膜がすべてエツチ
ングされ、第３Ａ図に示されるようなオーバハング状の
断面形状となる。この結果、Ｎ極配線を形成した場合、
絶縁膜８とポリシリコン！Ｉ！１５との間に空洞が形成
され電極配線が細くなり電極配線の断線等を引起こす原
因となる。一方、この発明の一＊施例であルＭｏ　Ｓｉ
　２　、／Ｔｉ　Ｓｉ　２　／ボＩＪ　Ｓ　＋構造ノケ
ート電極では、第３Ｂ図に示されるように、モリブデン
シリサイド膜の弗酸系溶液に対する耐蝕性が優れている
ので、薄い酸化シリコン膜のみが除去され、ゲート電極
は何らエツチングされることもなく、アルミニウム等の
電極と良好なコンタクトを形成することができる。
ここで、アルミニウム電極形成前に弗酸系溶液による薄
い酸化シリコン膜の除去工程を行なわなければ上述の問
題点は回避することができるが、コンタクトの歩留りが
極端に低下する。
第４図は従来法によるＴｉ５ｉｚ／ポリ３ｉゲート電極
構造において、アルミニウム電極形成前の軽いエツチン
グを行なわない場合のコンタクト歩留りと、この発明の
一実施例であるＭｏ５ｉｚ／ＴｉＳｉ２／ポリＳ：ゲー
ト電極構造で軽いエツチングを行なった場合のコンタク
ト歩留りとを比較した図である。コンタクト歩留りの評
価には、大きさが１．５Ｘ１．５μｌ１１２のコンタク
トホールを３０００個直列転接続したチップを使用した
。
この３０００個直列転接続されたコンタクトホールのう
ち１個でもコンタクト不良があればそのチップはコンタ
クト不良であると判定される。第４図から明らかに見ら
れるように、軽いエツチングを行なわない場合には、ア
ルミニウム電極とゲート電極との界面に薄い酸化シリコ
ン膜が残っているので、コンタクト歩留りが極端に悪い
。一方、この発明の一実施例であるＭｏ　Ｓｉ　２　／
ＴＩ　Ｓｔ２／ポリ３ｉ構造のゲート電極では、軽いエ
ツチングにより薄い酸化シリコン膜が完全に除去される
ので、安定なコンタクトが形成され、コンタクト歩留り
は１００％を維持することが可能である。
なお、上記実施例においては、ゲート電極について説明
したが、第５図に示されるような多層の配線に適用して
も同様の効果が得られることは言うまでもない。
また、上記実施例においては、第１層目としてチタンシ
リサイド膜を用いているが、この第１層目にタンタルシ
リサイド、タンタル、モリブデン、タングステンのいず
れを用いても同様の効果が得られる。
また、第２層目にモリブデンシリサイド膜を用いている
が、タングステンシリサイド膜を用いても同様の効果が
得られる。
また、上記実施例においては、モリブデンシリサイド膜
はスパッタリング法により形成されるとしているが、イ
オンブレーティング法またはＣＶＤ法により形成しても
よい。
ざらに、上記実施例においては、ゲート絶縁膜４上に多
結晶シリコン膜が形成されている場合について説明した
が、ゲート絶縁膜上に直接第１層目のシリサイドｌｌｌ
６を形成し、このシリサイド膜６上に第２層目の高融点
金属膜または高融点金属シリサイド膜１２を形成する場
合においても同様の効果が得られる。
さらに、上記実施例においてはＭＯＳトランジスタのゲ
ート電極に用いているが、たとえばバイポーラ型トラン
ジスタのエミッタ電極などのような他の電極や配線に適
用できることは言うまでもない。
［発明の効果］ 以上のように、この発明によれば、弗酸系溶液に対する
耐蝕性の劣る高融点金属または高融点金属シリサイド膜
上に、電気抵抗が低くかつ弗酸系溶液に対する耐蝕性に
優れた高融点金属シリサイド膜を形成したので、弗酸系
溶液に対する耐蝕性に優れ、かつ電気抵抗の低い高品質
のゲート電極または配線を得ることが可能となる。
【図面の簡単な説明】
第１へ図ないし第１Ｄ図はこの発明の一実施例であるゲ
ート電極の製造工程における半導体装置の断面構造図で
ある。第２図は従来の方法によるゲート電極上とこの発
明の一実施例におけるゲート電極との各工程におけるシ
ート抵抗の変化を示す図である。第３Ａ図は従来の方法
によるゲート電極上のコンタクト孔の断面構造の模式図
である。 第３Ｂ図はこの発明の一実施例であるゲート電極上のコ
ンタクト孔の断面構造の模式図である。第４図は従来の
方法によるゲート電極とこの発明の一実施例であるゲー
ト電極とのアルミニウム電極とのコンタクト歩留りを示
す図である。第５図は半導体装置におけるゲート電極お
よび配線の構成を示す図である。第６八図ないし第６Ｃ
図は従来の方法における主要工程での半導体装置の断面
構造を示す図である。 図において、１は半導体基板、５は多結晶シリコン模、
６はチタンシリサイド膜、７はソース・ドレイン不純物
拡散層、８は絶縁膜、９ａ　、　９ｂはコンタクト孔、
１０ａ、１０ｂはアルミニウム電極配置１１１１１．１
１はパッシベーション躾、１２はモリブデンシリサイド
膜。 なお、図中、同符号は同一または相当部を示す。

Claims (19)

    【特許請求の範囲】
  1. （１）金属酸化膜半導体素子からなる半導体装置であっ
    て、前記金属酸化膜半導体素子は半導体基板と前記半導
    体基板上に形成される導電領域とを備えており、 前記導電領域は、 高融点の物質から形成される第１の導電層と、前記第１
    導電層上に弗酸系溶液に対し耐蝕性を有する物質から形
    成される第２の導電層とを含む半導体装置。
  2. （２）前記第２の導電層の膜厚は前記第１の導電層の膜
    厚より薄いことを特徴とする、特許請求の範囲第１項記
    載の半導体装置。
  3. （３）前記導電領域は、前記金属酸化膜半導体素子のゲ
    ート電極である、特許請求の範囲第１項または第２項記
    載の半導体装置。
  4. （４）前記導電領域は配線である、特許請求の範囲第１
    項または第２項記載の半導体装置。
  5. （５）前記導電領域は、前記金属酸化膜半導体素子のゲ
    ート電極および配線である、特許請求の範囲第１項また
    は第２項記載の半導体装置。
  6. （６）前記半導体装置は集積回路装置である、特許請求
    の範囲第１項ないし第５項のいずれかに記載の半導体装
    置。
  7. （７）前記第１の導電層を形成する物質は、モリブデン
    、タングステン、チタンまたはタンタルのいずれかであ
    る、特許請求の範囲第１項ないし第６項のいずれかに記
    載の半導体装置。
  8. （８）前記第１の導電層を形成する物質は、チタンシリ
    サイドまたはタンタルシリサイドのいずれかである、特
    許請求の範囲第１項ないし第６項のいずれかに記載の半
    導体装置。
  9. （９）前記第２の導電層を形成する物質は、モリブデン
    シリサイドまたはタングステンシリサイドのいずれかで
    ある、特許請求の範囲第１項ないし第８項のいずれかに
    記載の半導体装置。
  10. （１０）前記第１導電層の膜厚は１０００Åから５００
    ０Åの間に選ばれ、前記第２導電層の膜厚は１００Åか
    ら５００Åの間に選ばれる、特許請求の範囲第１項ない
    し第９項のいずれかに記載の半導体装置。
  11. （１１）半導体基板を有する金属酸化膜半導体素子から
    なる半導体装置の製造方法であつて、前記半導体基板上
    に高融点の第１の導電層を形成する第１の工程と、 前記第１の導電層上に、前記第１の導電層より薄く弗酸
    系溶液に対し耐蝕性のある第２の導電層を形成する第２
    の工程と、 前記第１および第２の導電層を予め定められた領域にの
    み残す第３の工程と、 前記第２導電層上にわたって酸化膜を形成する第４の工
    程と、 前記半導体基板上の予め定められた位置に前記酸化膜を
    貫通するコンタクト孔を形成する第５の工程と、 前記コンタクト孔を介して前記半導体基板に不純物を導
    入する第６の工程と、 前記第６の工程において形成される前記半導体基板上の
    不純物膜を弗酸系溶液を用いて除去する第７の工程とを
    含む半導体装置の製造方法。
  12. （１２）前記第１および第２の導電層は前記金属酸化膜
    半導体素子のゲート電極を形成する、特許請求の範囲第
    １１項記載の半導体装置の製造方法。
  13. （１３）前記半導体装置は配線を有し、 前記第１および第２の導電層は前記配線を形成する、特
    許請求の範囲第１１項記載の半導体装置の製造方法。
  14. （１４）前記半導体装置はゲート電極を有する金属酸化
    膜半導体素子と配線とを有し、 前記第１および第２の導電層は前記ゲート電極と前記配
    線との両方を形成する、特許請求の範囲第１１項記載の
    半導体装置の製造方法。
  15. （１５）前記半導体装置は半導体集積回路装置である、
    特許請求の範囲第１１項ないし第１４項のいずれかに記
    載の半導体装置の製造方法。
  16. （１６）前記第１の導電層を形成する物質は、モリブデ
    ン、タングステン、チタンおよびタンタルのいずれかで
    ある、特許請求の範囲第１１項ないし第１５項のいずれ
    かに記載の半導体装置の製造方法。
  17. （１７）前記第１の導電層を形成する物質は、チタンシ
    リサイドまたはタンタルシリサイドのいずれかである、
    特許請求の範囲第１１項ないし第１５項のいずれかに記
    載の半導体装置の製造方法。
  18. （１８）前記第２の導電層を形成する物質は、モリブデ
    ンシリサイドまたはタングステンシリサイドのいずれか
    である、特許請求の範囲第１１項ないし第１７項のいず
    れかに記載の半導体装置の製造方法。
  19. （１９）前記第１の導電層の膜厚は、１０００Åと５０
    ００Åとの間に選ばれ、前記第２の導電層の膜厚は１０
    ０Åと５００Åとの間に選ばれる、特許請求の範囲第１
    １項ないし第１８項のいずれかに記載の半導体装置の製
    造方法。
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