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JPH01321656A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH01321656A
JPH01321656A JP63156225A JP15622588A JPH01321656A JP H01321656 A JPH01321656 A JP H01321656A JP 63156225 A JP63156225 A JP 63156225A JP 15622588 A JP15622588 A JP 15622588A JP H01321656 A JPH01321656 A JP H01321656A
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JP
Japan
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wiring
layer
word line
upper layer
dissolve
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JP63156225A
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JPH0587178B2 (ja
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Hideo Takagi
英雄 高木
Noriyuki Suzuki
範之 鈴木
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to EP19890111073 priority patent/EP0347792A3/en
Priority to KR8908624A priority patent/KR930001543B1/ko
Publication of JPH01321656A publication Critical patent/JPH01321656A/ja
Priority to US07/565,866 priority patent/US5072282A/en
Publication of JPH0587178B2 publication Critical patent/JPH0587178B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置に係り、特に配線層間の電気的接触を良好に
し得る改良された配線構造に関し、ＴｉＳｉ、等のＨＦ
に溶解する導電材料をも使用可能な多層配線構造を提供
することを目的とし、ＨＦに溶解する導電材料からなる
配線と、該配線の上側に配設された上層配線とを有し、
且つ、前記配線と上層配線との間が、前記配線層及び上
層配線の下側に配設されたＨ　Ｆに溶解しない導電材料
からなる配線を介して橋絡することにより接続されてな
る構成とする。
〔産業上の利用分野〕
本発明は、半導体装置に係り、特に配線層間の電気的接
触を良好にし得る改良された配線構造に関する。
近年のＬＳＩの高集積化に伴って、多層配線構造におけ
る配線層がますます細くなり、そのため配線の抵抗が低
く、且つ、配線層間の接触が良好な材料が要求されてい
る。この目的を達成するため、配線材料としてＴｉＳｉ
２　（チタンシリサイド）のような材料が提供されてい
るが、耐ＨＦ（弗酸）性がないため、半導体装置の製造
工程上で種々の問題を生じる。
〔従来の技術〕
第５図は上述の問題点を説明するための従来の多層配線
構造を示す図で、上層配線としてのＡ１配線７が一方で
Ｓｔ基板１表面に形成された拡散層に２接触し、他方で
ＴｉＳｉ２層６からなる中層配線層に接触するよう構成
されている。
このような構成の多層配線を形成するには、層間絶縁膜
の５ｉｎ２膜３．４を開孔してコンタクトホール８，９
を形成し、各コンタクトホール８゜９内の自然酸化膜を
前処理を施して除去した後、上層配線層例えばＡｌ配線
７を形成する。
上記工程のうち、自然酸化膜を除去するための前処理工
程でＨＦを用いると、耐ＨＦ性を有しないＴｉ５ｉｚ層
６が溶解してしまう。そこでＨＦによるエツチングに変
えてＡ　ｒ＋スパッタエツチング法を用いれば、ＴｉＳ
ｉ２層６は溶解しないが拡散層２表面にダメージが生じ
て、Ａｌ配線７と拡散層２との接触抵抗が増大するとい
う問題を生じる。
なお、図中５は素子間分離用の選択酸化法によって形成
したＳｉＯ□膜である。
このように複数のコンタクトホールを開孔し、それぞれ
のコンタクトホール内で露出する導電層に接触する多（
の上層配線を、同一工程で同時に形成しようとする場合
、各コンタクトホール内に表面を露呈する導電層の材質
が複数種類にわたり、これらの耐薬品性が異なるため、
上層のＡ１配線７形成に先立つ前処理を何の悪影響もな
く効果的に行うことが困難となる。
〔発明が解決しようとする課題〕
そのため従来は、ＴｔＳｉ２等種々の利点を有しながら
ＨＦに溶解するため、多層配線構造を形成するのに使用
できない導電材料があった。
本発明は、上述のようなＴｉＳｉ、等のＨＦに溶解する
導電材料をも使用可能な多層配線構造を提供することを
目的とする。
〔課題を解決するための手段〕
第１図に本発明の構成を示す。
図中、１はＳｔ基板のような半導体基板、２゜２ａは拡
散層、３，４．１４は５ｉＯｚ膜のような層間絶縁膜、
５は素子分離用のＳ　ｉ　Ｏｚ膜のようなフィルード絶
縁膜、６は’ｐ　ｉ　Ｓ　ｉ　ｚ配線のようなＩ−Ｉ　
Ｆに溶解する導電材料からなる配線、７はＡ２配線のよ
うな上層配線、８．　９．１０．１１．１２はコンタク
トホール、１３はＷＳｉＸ配線のようなＩ（Ｆに溶解し
ない導電材料からなる配線である。
本発明では、Ｔｉ５ｉｚ配線６のようなＨＦに溶解する
導電材料からなる配線層と、／ｌ配線７のような上層配
線との接続を、これらＴｉＳｉ２配線６及び、＋１配線
７の下層に配設されたＨＦに溶解しない材料層１例えば
ＷＳｉ、配線１３あるいは拡散層２ａにより橋絡した構
成により実現する。
〔作　用〕
上記構成としたことにより、上層配線７を形成するため
のコンタクトホール８，９．１２内に表面を露呈する各
層を、ＷＳｉＸ配線１３や拡散層２ａのようなＨＦに溶
解しない層とすることができ、従って上記コンタクトホ
ール８，９．１２内の前処理をＨＦを用いて行うことに
よって、何の悪影響を及ぼすことなく自然酸化膜を除去
することが可能となり、上層配線７とＨＦに溶解する配
線６との電気的接触が良好なものとなる。
〔実　施　例〕
以下本発明の一実施例として、ＤＲＡＭのセル部とその
周辺回路との接続構造を、図面を参照しながら説明する
。
第２図は上記一実施例のＤＲＡＭセルの回路構成を示す
等価回路図、第３図は上記ＤＲＡＭセルのビット線に平
行な断面を示す要部断面図、第４図は上記ＤＲＡＭのセ
ル部と周辺回路との接続構造を示す要部断面図で、ワー
ド線ＷＬに並行な断面を示す。
第２図に示す如＜ＤＲＡＭは、１個のトランジスタＴ及
び１個のキャパシタＣにより構成され、１−ランジスタ
ＴのゲートＧはワード線ＷＬに、ソースＳはビット線Ｂ
Ｌに接続され、更にドレインＤは上記キャパシタＣに接
続されている。
本実施例では上記ワード線ＷＬを第１のワード線ＷＬ１
と第２のワード線ＷＬ２とを積層した構成とし、この両
者を所定間隔で接続する。図の符号Ａは両者の接続点を
示す。
これの構造は第３図および第４図に示す如く、上記第１
のワード線ＷＬＩはＨＦに溶解しない導電材料９例えば
ＷＳｉｘ層と多結晶Ｓｉ層とを積層したＷポリサイ１層
２２でもって形成し、第２のワード線ＷＬ２はＨＦに溶
解する導電材料１例えばＴｉＳｉ２層２１により形成し
ている。このＷポリ状４１層２２ｒ　Ｔ　ｉＳ　ｔ　２
層２１は、ＳｉＯ□膜２３全２３て積層されているが、
所定間隔ごとに両者間を貫通するコンタクトホール３１
が設けられているので、上側の配線層を形成する際にそ
の材料のＴｉ５ｉＺがコンタクトホール３１内に充填さ
れることにより、両者間は複数箇所で接続される。
第１のワード線であるＷポリサイ１層２２は、トランジ
スタ部ではゲート電極として働き、その直下のＳｉ基板
１の表面層はチャネル部となり、このチャネル部を挟ん
で一方にソース領域Ｓ、他方にドレイン領域りが形成さ
れる。ソース領域Ｓ及びドレイン領域りはいずれも拡散
層２で構成され、ソース領域Ｓにはビット線としてのＳ
ｉを約１％含有するＡｌ配線２８が接続し、ドレイン領
域り表面には多結晶ＳｉからなるキャパシタＣの一方の
電極３５が接続する。この電極３５に対して同じく多結
晶ＳｉからなるキャパシタＣの他方の電極３３がＳｉＯ
□膜３４全３４て対向配置され、キャパシタＣが構成さ
れる。
上述のようにＷポリサイ１層２２とＴｉＳｉ２層２１と
の２層構成とされたＤＲＡＭのワード線ＷＬは、何らか
の配線を芥して周辺回路に導出される必要がある。通常
は上記２層構造のワード線ＷＬの上側の配線（図示の構
造ではＴｉＳｉ２配線２１）にＡＩ！配線等を接続する
が、最上層の／１１配線２８゛は一方で拡散層であるソ
ース電極Ｓに接続するため、前処理でＨＦを用いるとＴ
ｉＳｉ２層２１が溶解してしまう。そこで本実施例では
ワード線ＷＬの下側の配線即ちＷポリサイ１層２２を上
層のＡ１配線２８゛　　と接続している。
かかる構造として上層配線のＡｌ配線２８．２８’を形
成するには、前述のワード線ＷＬをＳｉｎ、膜２４のよ
うな絶縁膜で被覆し、これにコンタクトホール３２，３
２’を開孔し、ＨＦを用いて前処理を行なった後、Ｓｔ
を約１％含有するＡＮ層を形成し、これを所定のパター
ンに従ってエツチングすることにより行うことができる
。
上記コンタクトホール３２．３２’内で表面を露出する
層は、拡散層２およびＷポリサイ１層２２であって、い
ずれもＨＦに溶解しない材料よりなるので、前処理をＨ
Ｆを用いて行なっても何ら支障を生じない。
しかも、Ｗポリサイ１層２２はＴｉＳｉ２配線２１に接
続しているので、Ａ１配線２８゛　をＷポリサイ１層２
２に接続することによって、Ａ１配線２８”　とＴｉＳ
ｉ２配線２１はＷポリサイ１層２２により橋絡される。
〔発明の効果〕
以上説明した如く本発明によれば、耐ＨＦ性に溶解する
導電材料からなる配線を、製造工程上回の支障もなく、
他の配線と接続することができ、半導体装置の製造工程
が容易となり、またその性能向上に寄与するところが大
きい。
【図面の簡単な説明】
第１図は本発明の構成説明図、 第２図は本発明一実施例のＤＲＡＭセルの回路構成を示
す等価回路回、 第３図および第４図は上記一実施例の要部断面図、 第５図は従来の問題点説明図である。 図において、 ■は半導体基板（Ｓｉ基板） ２．２ａは拡散層 ３、　４．　５．１４．２３．２４は絶縁膜（Ｓｉｎ、
膜）６．２１はＨＦに溶解する配線層（ＴｉＳｉ２層）
７．２８．２８′は上層配線（Ａｆｆｉ配線）８　、９
．１０，１１，１２，３１，３２．３２’　　はコンタ
クトホール１３はＨＦに溶解しない配線（ＷＳｉＸ層）
２１は第２のワード線としてのＴｉ５ｉｚ配線２２は第
１のワード線としてのＨＦに溶解しないＷＳｉ、配線 ＷＬはワード線 ＷＬＩは第１のワード線 ＷＬ２は第２のワード線 ＢＴはビット線 を示す。 ＤＲＡ閂宅ル／１回日匂肴双を木１劇面回路図第２ｍ ηコ〉７７１ネール 、本４もりＨ−大フをｆ列／１字音Ｉｓ材面Ｈ刀第３図 半−ｆ１ｇ耳−尖′オεｊ列つフシ（Ｐ話乍σｂｓ口第
４図 第５図

Claims (1)

    【特許請求の範囲】
  1. 　ＨＦに溶解する導電材料からなる配線（６）と、該配
    線（６）の上側に配設された上層配線（７）とを有し、
    且つ、前記配線（６）と上層配線（７）との間が、前記
    配線層（６）及び上層配線（７）の下側に配設されたＨ
    Ｆに溶解しない導電材料からなる配線（１３）を介して
    橋絡することにより接続されてなることを特徴とする半
    導体装置。
JP63156225A 1988-06-23 1988-06-23 半導体装置 Granted JPH01321656A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63156225A JPH01321656A (ja) 1988-06-23 1988-06-23 半導体装置
EP19890111073 EP0347792A3 (en) 1988-06-23 1989-06-19 Multi-layer wirings on a semiconductor device and fabrication method
KR8908624A KR930001543B1 (en) 1988-06-23 1989-06-22 Multilayer wiring and manufacturing method of semiconductor device
US07/565,866 US5072282A (en) 1988-06-23 1990-08-10 Multi-layer wirings on a semiconductor device and fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63156225A JPH01321656A (ja) 1988-06-23 1988-06-23 半導体装置

Publications (2)

Publication Number Publication Date
JPH01321656A true JPH01321656A (ja) 1989-12-27
JPH0587178B2 JPH0587178B2 (ja) 1993-12-15

Family

ID=15623095

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