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JPH0680667B2 - 垂直金属相互接続体の平坦化方法 - Google Patents

垂直金属相互接続体の平坦化方法

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Publication number
JPH0680667B2
JPH0680667B2 JP63078313A JP7831388A JPH0680667B2 JP H0680667 B2 JPH0680667 B2 JP H0680667B2 JP 63078313 A JP63078313 A JP 63078313A JP 7831388 A JP7831388 A JP 7831388A JP H0680667 B2 JPH0680667 B2 JP H0680667B2
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JP
Japan
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layer
vertical metal
etch stop
stop barrier
metallization
Prior art date
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Application number
JP63078313A
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JPS6447049A (en
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デイ.カルカーニ ビベック
デイ.カステル イージル
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FUEACHAIRUDO SEMIKONDAKUTA CORP
Original Assignee
FUEACHAIRUDO SEMIKONDAKUTA CORP
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Filing date
Publication date
Application filed by FUEACHAIRUDO SEMIKONDAKUTA CORP filed Critical FUEACHAIRUDO SEMIKONDAKUTA CORP
Publication of JPS6447049A publication Critical patent/JPS6447049A/ja
Publication of JPH0680667B2 publication Critical patent/JPH0680667B2/ja
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Expired - Lifetime legal-status Critical Current

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Description

【発明の詳細な説明】 技術分野 本発明は、大略半導体製造技術に関するものであって、
更に詳細には、異なった高さにある半導体基板の領域上
に形成した金属柱体(ピラー)を平坦化させる方法に関
するものである。
従来技術 集積回路は、大略層構成とした構成体として形成され、
その上に多数の活性領域を形成したシリコンウエハ基板
上に複数個の絶縁性及び導電性の層が形成されている。
集積回路が益々複雑になるに従い、表面上に形成した活
性領域の密度は一層大きくなる。然し乍ら、この様な特
徴の密度に関する制限の一つは、該基板上に積層した絶
縁層上に非常に微細なメタリゼーションラインを形成す
る能力である。この様な微細なメタリゼーションライン
を形成する為に、絶縁層を平坦化させて、ラインをパタ
ーン形成すべき滑らかで且つ平担な表面を提供すること
が必要である。この様な平坦化を達成する為に多様なエ
ッチバック技術が開発されている一方、この様な技術は
常に効果的なものではなく、且つ特定の状況に対して平
坦化方法を改良する為の継続する必要性が存在してい
る。
本発明は、主に、半導体基板上の種々の活性領域とその
上側に存在するメタリゼーション層との間の垂直相互接
続体として使用される金属ピラー乃至は柱体の平坦化に
関係している。該柱体は、金属層を該基板上に付着させ
ることによって形成され、且つ該金属層の厚さは、該基
板の全ての平担な区域に渡って実質的に同一である。従
って、異なった高さを持った領域上に爾後に形成される
柱体の頂部は、夫々異なった高さで終端する。
上述した理由により、半導体基板上に形成した金属柱
体、特にこの様な柱体間の高さにおける差異が基板の表
面における比較的大きな変化によって拡大される個所を
平坦化する改良した方法を提供することが望ましい。こ
の様な方法が、基板をその上側に存在するメタリゼーシ
ョン層と相互接続する為だけでなく、中間絶縁層によっ
て分離されている相次ぐ水平メタリゼーション層を相互
接続する為に有用なものであることが特に望ましい。
目的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、非平坦表面を持った
半導体基板上の異なった領域上に通常ピラー又はポスト
等と呼称される柱体としての複数個の垂直金属相互接続
体を同時的に形成する改良した方法及び半導体装置を提
供することを目的とする。
構成 垂直金属相互接続体は、基板上に付与され且つ非平坦表
面にならう積層金属構成体から形成される。平坦化の為
の特別の措置を講ずることなしに、この積層金属構成体
をパターン形成することによって形成される垂直金属相
互接続体は、該相互接続体が形成される領域の高さに依
存して異なった高さにおいて終端する。
本発明の積層金属構成体は、第1(下部)金属層、薄い
中間エッチストップ層、及び第2(上部)金属層を有し
ている。該第1金属層は、該基板に最も近接しており、
且つ基板上の最も高い領域上の金属間絶縁厚さと略等し
い厚さを持っている。該第2金属層の厚さは、その上に
垂直金属相互接続体が形成される基板上の上部領域と下
部領域との間の高さにおける予定された差異と実質的に
等しく選択される。この様に、相互接続体の高さは、更
に詳細に後述する如く、一層高い相互接続体から第2金
属層を除去することによって等しくさせることが可能で
ある。中間エッチストップ層は薄く且つメタリゼーショ
ン層と相対的な第1メタリゼーション層上に直接的に形
成され、且つ第2メタリゼーション層は中間エッチスト
ップバリア層上に直接的に形成される。
ホトリソグラフィ技術によって垂直金属相互接続体が該
積層金属構成体内にパターン形成され、その結果半導体
基板を介して固定面と相対的に異なった高さを持った個
別的な相互接続体を構成する。然し乍ら、パターン形成
の後に垂直相互接続体内に残存するエッチストップバリ
ア迄それらを選択的にエッチバックすることによって、
一層高い垂直金属相互接続体は高さを減少させることが
可能である。
上述した方法は、一群のこれらの相互接続体が基板の非
平坦表面上の2つの高さの一つに大略横たわる場合に、
垂直金属相互接続体を平坦化する為には適切である。本
発明は、単に積層金属構成体内のエッチストップバリア
の数を増加させ、これらのエッチストップバリアを接続
すべき種々の領域間の高さにおける予定された差異に基
づいて位置させることによって、3つ又はそれ以上の異
なった高さにおいて存在する垂直金属相互接続体を平坦
化させることに拡張させることが可能である。
本発明の好適実施例において、第1アルミニウム又はア
ルミニウム合金層を基板の非平坦表面に適合させて即ち
習ってその上に付与させる。上述した如く、該第1層の
厚さは、該基板上の最も高い領域上の金属間絶縁体の厚
さに略等しい。比較的薄いエッチストップバリア、典型
的にはタングステン−チタン又はその他の適宜の耐火性
金属を第1アルミニウム層上に付与し、且つ第2アルミ
ニウム層をエッチストップバリア層上に付与する。該エ
ッチストップバリア及び第2アルミニウム層の結合厚さ
は、又、接続すべき高領域及び低領域の間の高さにおけ
る予定される差異と等しい。垂直金属相互接続体をパタ
ーン形成した後に、絶縁層を基板上に形成して、全ての
金属相互接続体を被覆する。犠牲層を該絶縁層上に付与
し、且つ該結合させた犠牲及び絶縁層を、該絶縁層が平
坦化させる条件の下でエッチバックさせる。該エッチバ
ックは、該一層高い垂直金属相互接続体が露出された後
であるが、下部垂直金属相互接続体を露出する前に、停
止させる。次いで、該一層高い垂直金属相互接続体をエ
ッチストップバリアへ選択的にエッチバックし、且つ第
2犠牲層を平坦化させて絶縁層上に付与させる。該結合
した犠牲層及び絶縁層を再度エッチバックして、現在略
同一の高さにある垂直金属相互接続体の全てを露出させ
る。次いで、半導体構成体は、付加的な従来技術の処
理、典型的には垂直金属相互接続ラインを相互接続させ
る為のメタリゼーション層の形成、を行なう準備がなさ
れる。
実施例 第1図を参照すると、本発明の方法は、典型的に、シリ
コン基板10、基板10上に形成された分離(フィールド)
酸化物12、及びフィールド酸化物12内に形成された窪み
乃至は谷間16内の基板10上に形成されたソース又はドレ
イン接合14を具備する金属酸化物半導体(MOS)構成体
に特に有用である。典型的にはポリシリコンであるゲー
ト電極が、分離酸化物12上方に形成した延長部18を持っ
て画定されており、且つそれはソース/ドレイン領域14
及びゲート電極の延長部18の両方を上側に存在するメタ
リゼーション層(不図示)へ接続さす為の、通常ピラー
乃至はポスト又は柱体と呼称される垂直金属相互接続体
を提供することが可能であることが必要である。
本発明は、相互接続体の上端が分離酸化物層12上方に離
隔した予め選択した面の妥当な公差内に終端する様にこ
の様な垂直金属相互接続体を形成する方法を提供してい
る。ソース/ドレイン領域14は窪み16内に形成されてい
るので、ポリシリコンゲート延長部18の上表面とソース
/ドレイン領域14との間には高度さ乃至は高さの差
「d」がある。理解される如く、第1図の構成体上に直
接的に付与されるメタリゼーション層は、基板10及び酸
化物12の非平坦表面に略対応する非平坦表面を持ってい
る。この様なメタリゼーション層から金属柱体を形成す
ることは、異なった高さの上端、即ち基板10を介して固
定した基準面と相対的な異なった距離において離隔され
た上端を持ったピラー即ち柱体となる。本発明の目的と
するところは、該ピラーが比較的平坦な面における基板
上に形成した単一のメタリゼーション層と接続すること
が可能である様に、異なった高さを持った領域上の垂直
金属相互接続ピラーの上端を平坦化する方法を提供する
ことである。
第2図乃至第8図を参照すると、半導体基板上の異なっ
た高さの領域上に形成した垂直金属相互接続体を平坦化
する本発明の好適方法に付いて詳細に説明する。特に第
2図を参照すると、積層した金属構成体20は、第1メタ
リゼーション層22、エッチストップバリア層24、第2メ
タリゼーション層26を有している。通常、耐火性バリア
層28は、分離酸化物層12、活性領域14、ポリシリコンゲ
ート延長部18を具備する半導体基板上に直接的に形成さ
れる。
典型的に、バリア層28は、略500乃至2,000Åであり、通
常約1,000Åの厚さを持ったタングステン−チタン合金
である。第1メタリゼーション層22は、約3,000乃至7,0
00Åで通常約5,000Åの厚さを持ったアルミニウム又は
アルミニウム−シリコンであり、一方エッチストップバ
リアは、約500乃至1,000Å、通常約700Åの厚さを持っ
たタングステン又はタングステン−チタン合金である。
第2メタリゼーション層は、又、3,500乃至5,500Å、通
常約4,500Åの厚さを持ったアルミニウム又はアルミニ
ウム−シリコンである。上述した全ての層は、従来のス
パッタ付着技術によって付与され、且つ好適な長さは、
約5,000Åの高さにおける差異dに対応させて与えられ
る。前述した如く、距離dは第2アルミニウム層の厚さ
と略同じである。
第3図を参照すると、積層した金属構成体20を付着させ
た後に、究極的に相互接続体に上側に存在するメタリゼ
ーション層を設ける為に、垂直金属相互接続体30及び32
を半導体上の所望の活性領域上に形成する。垂直相互接
続体30及び32は、従来技術の非等方性パターニング技
術、典型的に反応性イオンエッチングによって形成す
る。アルミニウム−シリコン層は塩素含有プラズマ内に
おいてエッチされ、一方タングステン及びタングステン
−チタン層は弗素含有プラズマ中においてエッチされ
る。或る場合には、過酸化水素と水酸化アンモニウムの
混合物等のウエットエッチャント内において底部タング
ステン−チタンバリア層28をエッチすることが必要な場
合がある。
パターン形成の後、垂直金属相互接続体30及び32の各々
は、なお、バリア層28、第1メタリゼーション層22、中
間エッチストップバリア層24、第2メタリゼーション層
26を具備する4層構成体を有している。
第4図を参照すると、典型的にはCVD付着した二酸化シ
リコンを有する絶縁層36を半導体上に約1ミクロン(1
0,000Å)の平均厚さへ付与する。もちろん、絶縁層36
の形状は、下側のトポロジイ即ち地形的構成によって影
響を受け、従って、図示した如く、絶縁層内のバンプが
垂直金属相互接続体上に発生する。この様なバンプは、
以下に詳細に説明する如く、上側に存在するメタリゼー
ション層を付与する前に減少乃至は除去せねばならな
い。
犠牲層38を、平坦化の目的の為に絶縁層上に付与する。
典型的に、犠牲層38は、スピンコーティングした有機ポ
リマー、更に典型的にはホトレジストである。該ホトレ
ジストは、又、約1ミクロンの平均厚さを持っており且
つ適宜の熱処理によって平滑化される。
第5図を参照すると、結合した絶縁層36及び犠牲層38を
適宜のプラズマエッチャント内において非等方的にエッ
チバックさせる。典型的に、結合した弗素、酸素、及び
アルゴンプラズマを平行プレート反応器内において使用
し、二酸化シリコン絶縁体及び有機ホトレジストの両方
にエッチングが均一に発生することを確保し、平坦な表
面が維持されることを確保する。エッチバックは、一層
高い垂直金属相互接続体32の予め選択した部分が露出さ
れる迄、継続され、一方該絶縁層の予め選択した厚さは
下部垂直金属相互接続体30の上に残存する。便宜的に、
一層高い垂直金属相互接続体32の少なくとも約1,000Å
通常約2,500Åが露出され、一方絶縁層36の少なくとも
約1,000Åで通常約2,500Åの厚さが下部垂直相互接続体
30上に残存する。
一層高い垂直金属相互接続体32を露出した後、第1メタ
リゼーション層26をエッチし、且つ塩素含有プラズマ中
において完全に除去し、次いで弗素含有プラズマ中にお
いてエッチストップバリア層24をエッチングし且つ除去
し、従って下部垂直金属相互接続体30を被覆する絶縁性
物質はこれらのステップ中に実質的に侵食されることは
ない。この様な除去の後に、第6図に示した構成体に
は、第1メタリゼーション層22の上面は露出されたまま
であり且つ下部垂直金属相互接続体の第2メタリゼーシ
ョン層26の上面と実質的に同一の高さにある。
第7図を参照すると、第2犠牲層40を第6図の構成体に
付与する。再度、平坦化物質は典型的に、ホトレジスト
等の有機ポリマーであり、それはスピンコーティングさ
れ、且つ加熱されて、表面の平坦性を向上させる。該層
の厚さは約1ミクロンである。
結合した第2犠牲層40、第1犠牲層38の残存部分、及び
犠牲層36の上面を、再度弗素、酸素、及びアルゴンを含
有するプラズマエッチにおいて、第8図に示した如く、
底部垂直金属相互接続体30の上表面及び一層高い垂直金
属相互接続体32の上表面の両方が露出される迄、エッチ
バックする。理解される如く、一層高い垂直金属相互接
続体32の上表面は、今や、第1メタリゼーション層22の
上表面によって画定されており、一方下部垂直金属相互
接続体の上表面は第2メタリゼーション層26の上表面に
よって画定されている。種々の層の各々の厚さを適切に
選択することによって、上部及び下部垂直金属相互接続
体の両方を略同一の高さへ平坦化させることが可能であ
ることを確保することが可能である。
第9図を参照すると、エッチストップバリア層28を付与
する為の別の手法が示されている。第9図に示した構成
は、積層金属構成体20′が、ポリシリコンゲート領域18
等の基板10上の一層高い領域上にのみ画定されるエッチ
ストップバリア層24′を有することを除いて、第2図に
示したものと実質的に類似している。エッチストップバ
リア層24′は、従来のリソグラフィパターン形成技術を
使用して形成することが可能である。エッチストップバ
リア24′は一層高い垂直金属相互接続体内においてのみ
必要であるから、それは、前述した如く、第1メタリゼ
ーション層22の全上表面上に形成する必要はない。
本発明方法のその他の変形例を実施することも可能であ
る。例えば、第1図の積層金属構成体20において1つを
超えたエッチストップバリアを付与することも可能であ
る。このことは、2つの高さを超えた領域を単一の上側
に存在するメタリゼーション層へ相互接続させる場合に
利点となる場合が或る。別の変形例は、第5図及び第6
図に図示した如く、一層高い垂直金属相互接続体のエッ
チバックを包含するものである。一層高い垂直金属相互
接続体のみを露出する非臨界性マスクを使用することに
よって、下部垂直金属相互接続体30を被覆する残存絶縁
層の量を著しく減少させることが可能である。このこと
は、相互接続体をエッチングから保護することは最早必
要ではないからである。
尚、本発明は、実施上、以下の特徴の1つ又はそれ以上
を有することが可能なものである。
(1)特許請求の範囲第1項において、前記第1メタリ
ゼーション層を形成する前に前記基板上にバリア層を形
成することを特徴とする方法。
(2)特許請求の範囲第1項において、前記第2メタリ
ゼーション層は前記非平坦表面上における高さの差異と
略等しい厚さを持っていることを特徴とする方法。
(3)上記第(2)項において、前記第1メタリゼーシ
ョン層の厚さは、爾後に前記基板上の最も高い領域上に
付与される金属間絶縁層の厚さと略等しいことを特徴と
する方法。
(4)特許請求の範囲第1項において、前記エッチスト
ップバリアを前記第1メタリゼーション層の全表面上に
形成することを特徴とする方法。
(5)特許請求の範囲第1項において、前記エッチスト
ップバリアが、その上に一層高い金属相互接続体が形成
される一層高い基板領域上にのみ形成されることを特徴
とする方法。
(6)特許請求の範囲第1項において、前記結合したメ
タリゼーション及びエッチストップバリア層がホトレジ
ストマスクを介して反応性イオンエッチングによってパ
ターン形成されることを特徴とする方法。
(7)特許請求の範囲第2項において、前記第1メタリ
ゼーション層を形成する前に前記基板上にバリア層を形
成することを特徴とする方法。
(8)特許請求の範囲第2項において、前記第2メタリ
ゼーション層は前記非平坦表面上における高さの差異と
略等しい厚さを持っていることを特徴とする方法。
(9)上記第(8)項において、前記第1メタリゼーシ
ョン層の厚さは、爾後に前記基板上の最も高い領域上に
付与される金属間絶縁層の厚さと略等しいことを特徴と
する方法。
(10)特許請求の範囲第2項において、前記エッチスト
ップバリアを前記第1メタリゼーション層の全表面上に
形成することを特徴とする方法。
(11)特許請求の範囲第2項において、前記エッチスト
ップバリアが、その上に一層高い金属相互接続体が形成
される一層高い基板領域上にのみ形成されることを特徴
とする方法。
(12)特許請求の範囲第2項において、前記結合したメ
タリゼーション及びエッチストップバリア層がホトレジ
ストマスクを解して反応性イオンエッチングによってパ
ターン形成されることを特徴とする方法。
(13)特許請求の範囲第2項において、前記絶縁層がCV
Dによって付着された二酸化シリコンであることを特徴
とする方法。
(14)特許請求の範囲第2項において、前記絶縁層は、
犠牲層を付与し且つ前記下部垂直相互接続体を被覆した
ままで前記一層高い垂直相互接続体を露出させるのに十
分に該結合した犠牲層及び絶縁層をエッチバックするこ
とによって平坦化されることを特徴とする方法。
(15)上記第(14)項において、前記露出した垂直金属
相互接続体はアルミニウム又はアルミニウム合金であ
り、且つ塩素含有プラズマでエッチバックされることを
特徴とする方法。
(16)上記第(15)項において、前記エッチストップバ
リアはタングステン−チタンであり、且つ前記エッチス
トップバリアを弗素含有プラズマでエッチバックするス
テップを有することを特徴とする方法。
(17)特許請求の範囲第3項において、前記メタリゼー
ション層はアルミニウム又はアルミニウム合金であるこ
とを特徴とする方法。
(18)特許請求の範囲第3項において、前記エッチスト
ップバリアはタングステン−チタンであることを特徴と
する方法。
(19)特許請求の範囲第3項において、前記垂直金属相
互接続体は、最初に全ての前記相互接続体上に絶縁層を
形成し、次いで前記絶縁層上に犠牲層を付与し、次いで
前記結合した絶縁及び犠牲層をエッチバックして前記一
層高い垂直金属相互接続体を露出させ、且つ最後に前記
露出した相互接続体を前記エッチストップバリアへエッ
チバックさせることによって選択的にエッチングさせる
ことを特徴とする方法。
(20)上記第(19)項において、更に前記露出したエッ
チストップバリアを下側に存在するアルミニウム層へエ
ッチバックさせることを特徴とする方法。
(21)特許請求の範囲第4項において、非平担表面を持
った基板及び前記基板の上方に少なくとも1個のメタリ
ゼーション層を有しており、前記垂直金属相互接続体が
前記基板上の活性領域と前記メタリゼーション層との間
に延在することを特徴とする半導体装置。
(22)上記第(21)項において、前記エッチストップバ
リアを具備する前記垂直金属相互接続体が前記基板上の
下部領域と前記メタリゼーション層との間に延在してお
り、且つエッチストップバリアのない前記垂直金属相互
接続体が前記基板上の一層高い領域と前記メタリゼーシ
ョン層との間に延在していることを特徴とする半導体装
置。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第1図は、本発明方法に従って処理することの可能な非
平坦基板表面を持った典型的な集積回路構成体の説明
図、第2図乃至第8図は第1図の構成体上の垂直金属相
互接続体を形成し且つ平坦化させる為の本発明の好適方
法の各段階における説明図、第9図は第2図に示したス
テップの別の実施態様を示した説明図、である。 (符号の説明) 10:シリコン基板 12:フィールド酸化物 14:ソース/ドレイン接合 16:窪み 18:ゲート延長部 20:積層金属構成体 22:第1メタリゼーション層 24:エッチストップバリア層 26:第2メタリゼーション層 28:耐火性バリア層 30,32:垂直金属相互接続体
フロントページの続き (56)参考文献 特開 昭61−226945(JP,A) 特開 昭61−2346(JP,A) 特開 昭61−25453(JP,A) 特開 昭58−48438(JP,A)

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】非平坦面を持った基板上の垂直金属相互接
    続体の平坦化方法において、前記基板の表面に略ならっ
    た第1メタリゼーション層を形成し、前記第1メタリゼ
    ーション層の高さの異なる少なくとも選択した領域上に
    エッチストップバリア層を形成し、前記エッチストップ
    バリア層及び前記第1メタリゼーション層に略ならった
    第2メタリゼーション層を非平坦表面の高さ変化に略等
    しい厚さに形成し、前記第1及び第2メタリゼーション
    及びエッチストップバリア層をパターン形成して高さの
    異なる少なくとも2つの領域上に夫々垂直金属相互接続
    体を画定し、高さの高い方の垂直金属相互接続体を前記
    第1メタリゼーション層の上に存在する前記エッチスト
    ップバリア層へ選択的にエッチバックする、上記各ステ
    ップを有することを特徴とする方法。
  2. 【請求項2】非平坦表面を持った基板上の垂直金属相互
    接続体の平坦化方法において、前記基板の前記表面に略
    ならった第1メタリゼーション層を形成し、前記第1メ
    タリゼーション層の高さの異なる少なくとも選択した領
    域上にエッチストップバリア層を形成し、前記エッチス
    トップバリア層及び前記第1メタリゼーション層に略な
    らった第2メタリゼーション層を非平坦面の高さ変化に
    略等しい厚さに形成し、前記第1及び第2メタリゼーシ
    ョン層及びエッチストップバリア層をパターン形成して
    高さの異なる少なくとも2つの領域上に夫々垂直金属相
    互接続体を画定し、全ての垂直金属相互接続体を被覆す
    る絶縁層を形成し、前記絶縁層を平坦化させて高さの高
    い方の垂直金属相互接続体のみを露出させ、前記露出さ
    れた垂直金属相互接続体をそのエッチストップバリア層
    へ選択的にエッチバックする、上記各ステップを有する
    ことを特徴とする方法。
  3. 【請求項3】半導体ウエハ基板の高さの異なる領域上に
    位置されている垂直金属相互接続体の平坦化方法におい
    て、前記領域の少なくとも幾つかの間の高さの差異に等
    しい距離だけその上表面下側に形成されたエッチストッ
    プバリアを持ったメタリゼーション層を前記基板になら
    って形成し、前記メタリゼーション層をパターン形成し
    て前記異なった高さを持った夫々の領域上に垂直金属相
    互接続体を画定し、これらの垂直金属相互接続体の中で
    高さの高いものを前記エッチストップバリアへ選択的に
    エッチバックし、その際に前記高さの高い垂直金属相互
    接続体の高さを高さの低い垂直金属相互接続体の高さ程
    度へ減少させる、上記各ステップを有することを特徴と
    する方法。
  4. 【請求項4】特許請求の範囲第3項において、前記選択
    的にエッチバックするステップにおいて、最初に垂直金
    属相互接続体の全てを被覆して絶縁層を形成し、次いで
    前記絶縁層上に犠牲層を形成し、次いで前記犠牲層及び
    絶縁層をエッチバックして高さの高い垂直金属相互接続
    体のみを露出させ、次いで露出された垂直金属相互接続
    体をそのエッチストップバリア層へエッチバックしてそ
    れらの下側部分を露出させ、その際に露出された全ての
    垂直金属相互接続体が略同一面状の表面を画定する、こ
    とを特徴とする方法。
  5. 【請求項5】特許請求の範囲第4項において、更に、露
    出されたエッチストップバリア層を下側に存在するメタ
    リゼーション層に到達する迄エッチングすることを特徴
    とする方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
GB2214709A (en) * 1988-01-20 1989-09-06 Philips Nv A method of enabling connection to a substructure forming part of an electronic device
US5229311A (en) * 1989-03-22 1993-07-20 Intel Corporation Method of reducing hot-electron degradation in semiconductor devices
EP0407062A3 (en) * 1989-06-29 1991-02-06 Texas Instruments Incorporated A method and apparatus for forming an infrared detector having a refractory metal
US4935376A (en) * 1989-10-12 1990-06-19 At&T Bell Laboratories Making silicide gate level runners
US4933297A (en) * 1989-10-12 1990-06-12 At&T Bell Laboratories Method for etching windows having different depths
EP0425787A3 (en) * 1989-10-31 1993-04-14 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal lines to contact windows
US5225040A (en) * 1990-04-16 1993-07-06 Raytheon Company Process for patterning metal connections in small-geometry semiconductor structures
US5034348A (en) * 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
JPH04123458A (ja) * 1990-09-14 1992-04-23 Mitsubishi Electric Corp 半導体装置の製造方法
US5217570A (en) * 1991-01-31 1993-06-08 Sony Corporation Dry etching method
US5422289A (en) * 1992-04-27 1995-06-06 National Semiconductor Corporation Method of manufacturing a fully planarized MOSFET and resulting structure
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
US5256597A (en) * 1992-09-04 1993-10-26 International Business Machines Corporation Self-aligned conducting etch stop for interconnect patterning
GB9219267D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Manufacture of semiconductor devices
GB9219281D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Manufacture of semiconductor devices
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
US5401913A (en) * 1993-06-08 1995-03-28 Minnesota Mining And Manufacturing Company Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board
EP1098366A1 (en) * 1994-12-29 2001-05-09 STMicroelectronics, Inc. Semiconductor connection structure and method
US5846880A (en) * 1995-04-28 1998-12-08 Vanguard International Semiconductor Corporation Process for removing titanium nitride layer in an integrated circuit
US5945348A (en) 1996-04-04 1999-08-31 Micron Technology, Inc. Method for reducing the heights of interconnects on a projecting region with a smaller reduction in the heights of other interconnects
US6004874A (en) * 1996-06-26 1999-12-21 Cypress Semiconductor Corporation Method for forming an interconnect
US5916453A (en) 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing
US6828230B2 (en) 1997-09-12 2004-12-07 Micron Technology, Inc. Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same
US8076229B2 (en) * 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
CN102543839B (zh) * 2010-12-22 2014-01-08 中国科学院微电子研究所 层间电介质层的平面化方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4299680A (en) * 1979-12-31 1981-11-10 Texas Instruments Incorporated Method of fabricating magnetic bubble memory device having planar overlay pattern of magnetically soft material
US4374159A (en) * 1981-07-27 1983-02-15 Bell Telephone Laboratories, Incorporated Fabrication of film circuits having a thick film crossunder and a thin film capacitor
JPS5848438A (ja) * 1981-09-17 1983-03-22 Nec Corp 半導体集積回路装置
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
KR900004968B1 (ko) * 1984-02-10 1990-07-12 후지쓰 가부시끼가이샤 반도체장치 제조방법
JPS612346A (ja) * 1984-06-15 1986-01-08 Hitachi Ltd 多層配線の製造方法
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
JPS61258453A (ja) * 1985-05-13 1986-11-15 Toshiba Corp 半導体装置の製造方法
US4661204A (en) * 1985-10-25 1987-04-28 Tandem Computers Inc. Method for forming vertical interconnects in polyimide insulating layers
US4708770A (en) * 1986-06-19 1987-11-24 Lsi Logic Corporation Planarized process for forming vias in silicon wafers

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Publication number Publication date
KR880013231A (ko) 1988-11-30
JPS6447049A (en) 1989-02-21
EP0285410A1 (en) 1988-10-05
US4824521A (en) 1989-04-25
KR920001036B1 (ko) 1992-02-01

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