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KR900004968B1 - 반도체장치 제조방법 - Google Patents

반도체장치 제조방법 Download PDF

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KR900004968B1
KR900004968B1 KR1019850000744A KR850000744A KR900004968B1 KR 900004968 B1 KR900004968 B1 KR 900004968B1 KR 1019850000744 A KR1019850000744 A KR 1019850000744A KR 850000744 A KR850000744 A KR 850000744A KR 900004968 B1 KR900004968 B1 KR 900004968B1
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etching
coating
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다까히로 두찌야
가쯔아끼 두꾸다
다다까쯔 다까다
히로시 고또
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Priority claimed from JP59223351A external-priority patent/JPS61116858A/ja
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Abstract

내용 없음.

Description

반도체장치 제조방법
제1a도 내지 제1f도는 본 발명에 의한 방법에 의한 제조중의 반도체장치의 부분단면도.
제2도는 본 발명에 의한 방법에 의해 제조되는 다른 반도체장치의 부분단면도.
본 발명은 반도체장치 제조방법에 관한 것으로 특히 반도체장치의 다층 상호연결구조를 제조하기 위한 방법에 관한 것이다.
현재 집적회로(IC)와 같은 반도체장치의 통상의 다층 연결구조는 다음 방식으로 제조된다. 예를들면, 알미늄 합금이 선택적으로 표면산화 실리콘반도체 몸체상에 증착되어 소정패턴의 하부배선층을 형성하도록 패턴된다. 그다음 포스파-실리케이트 글라스(Phospha-Silicate Glass; PSG)가 절연층을 형성하도록 화학 증기증착법(CVD)에 의해 하부배선층과 노출된 몬체상에 증착된다. 절연층내에 필요한 관통구멍을 뚫은후 알미늄 합금이 다시 절연층상과 관통구멍들내에 증착되어 관통구멍들을 통하여 하부배선층과 전기적으로 연결되는 소정패턴의 상부배선층을 형성하도록 패턴된다.
그러한 방법에서, 소정패턴의 하부배선층은 동일한 근접거리의 인접한 패턴들 사이에 좁은 홈들을 갖고있는 한편 패턴들의 견부들에서 가파른 계단들을 갖고 있다. 이 계단들과 홈들은 절연층상의 상부배선층을 완전히 덮어주지 못하는 원인이 된다. 왜냐하면, 절연층은 또한 하부배선층의 것들과 상응하는 계단들과 홈들 또는 통공들을 갖고있기 때문이다. 상부배선층의 그러한 불충분한 그러한 불충분한 피복으로 인해 두께가 감소되는 결과를 초래하여 상부배선층을 파괴하는 가능성이 생기며 또한 전류집중으로 인하여 상부배선층이 이동하거나 용융되어 파괴되는 원인이 된다.
상부배선층의 그러한 불충분한 피복을 방지하도록, PSG 절연층을 형성한 후 PSG 절연층상에 수지를 피복하여 절연층의 상부표면을 평면화하는 평면화방법이 제안되었다. 그러나, 이 평면화방법에서, 상부배선층은 수지층상에 형성되므로, 알미늄 합금과 같은 상부배선층의 재료는 상부배선층 바로 아래의 관통구멍들에서 수지층과 접촉상태에 있게되어 그에의해 그들간의 화학반응으로 인해 상부배선층의 재료를 악화시키게 된다.
또한 수지층의 노출된 부분들은 그후 공정들에서 화학물질들 또는 가스들과 접촉하에게 되어 수지층이 금이가고 식각되는등의 원인이 된다. 이러한 문제들 때문에 실용상 사용할 수 없는 부적당한 방법이 된다.
다실리콘 배선층상의 PSG 층을 평면화하기 위한 방법은 논문 "인 불순물 주입된 실리콘 이산화물"(1981, 2 월, J.Electrochem.Soc., 128권, 제2호)에 A.C.Adams와 C.D.Capio에 의해 발표되었다. 이 방법에서, 광저항과 같은 유기물이 PSG 층상에 피복된 후 비교적 부드러운 상부표면을 갖는 피복물질 즉, 유리물질의 희생적인 피복은 유리물질과 PSG가 거의 동일 속도로 식각되는 조건을 이용하여 식각됨으로서 그에의해 피복물질의 원윤곽이 유지되어 단지 부드럽고 매끄러운 계단들을 갖는 PSG 표면이 남는다. 이방법은 적어도 하부배선층들간의 공간들을 충전시키도록 비교적 두꺼운 PSG 층을 필수적으로 이용해야 한다. 그러한 두꺼운 PSG 층은 그내에 빈곳들이 생기지 않고는 만들어질 수 없다. PSG 층내의 빈곳들은 하부배선층의 두패턴들이 동일한 근접위치에서나 때로는 하부배선층의 가파른 계단들 근처위에서 격리된 부분들위에서 형성될 수 있다. 평면화를 위한 식각이 완료될 때 빈곳들은 식각된 PSG 층의 상부표면에서 개방된 상태로 있어 통공들과 계단들을 개방시켜 준다. 따라서, 그러한 통공들과 계단들을 갖는 PSG 층상에 상부배선층이 형성될 때 상부배선층의 불충분한 피복이 다시 발생한다. 또한 광저항과 같은 유기물이 빈곳으로 들어가 식각이 완료된 후에도 남아있고 PSG 층의 상부표면상에 유기물질을 노출시키게 된다. 이 노출된 유기물질은 전술한 바와 같은 동일한 문제들을 발생시킬 수 있다. 따라서, 이 평면화방법 역시 실용상 충분치 못하다.
본 발명의 목적은 복수층 상호연결구조내의 절연층상에 소정패턴의 양호한 상부배선층 피복을 제공하는데 있다.
본 발명의 또다른 목적은 상부배선층이 복수층 상호연결구조내에 형성되기 위한 절연층의 가파른 계단을 감소시키는데에 있는 것으로 다시말하면, 소정패턴의 하부배선층상에 절연층을 형성할 때 실제로 평면으로 부드러운 상부표면을 갖는 절연층을 제공하는데 있다.
본 발명의 또다른 목적은 상부배선층이 형성되는 절연층의 표면상에 남아있는 유기물질에 의해 원인이 되는 문제들을 제거하는데 있다.
본 발명의 이러한 목적과 기타 목적, 특징과 장점들은 가판상에 소정의 패턴의 하부배선층을 형성하는 단계와, 하부배선층과 노출된 기판상에 하부절연층을 형성하는 단계와, 하부절연층상에 열저항물질층을 피복에 의해 형성하는 단계로서 그에의해 열저항물질로서 하부절연층서 하부절연층의 상부표면내에 나타나는 통공들을 충전하여 피복층에 실제로 평평한 상부표면을 만들어주는 단계와, 하부배선층의 적어도 일부분상의 피복층의 일부분이 완전히 제거될때까지 피복층과 필요하면 하부배선층의 일부분을 식각시키는 단계로서 그에의해 그 식각단계후 남아있는 통공들이 열저항물질로서 충전되어 결국 식각단계후 상부표면이 실제로 평면이 되는 단계와, 하부절연층과 나머지 열저항물질상에 상부절연층을 형성하는 단계와, 상하부절연층들을 통과하여 열저항물질이 식각단계에 의해 완전히 제거된 하부배선층에 도달하는 통과구멍들을 형성하는 단계와, 그리고 상부배선층이 하부배선층과 통과구멍들을 통하여 전기적으로 연결되도록 상부절연층상에와 통과구멍들내에 소정패턴의 상부배선층을 형성하는 단계를 포함하는 반도체장치 제조방법에 의해 성취된다.
이하 첨부된 도면들을 참조하여 본 발명의 양호한 실시예들을 상세히 설명하면 다음과 같다.
본 발명의 양호한 일실시예를 제1a도 내지 제1f도를 참조하여 설명한다.
제1a도를 참조하면, 반도체 몸체 또는 기판 2 예를들면 실리콘반도체 몸체는 몸체 2의 표면상에 절연층 4 예를들면 실리콘 이산화물(SiO2)층을 갖고 있다. 절연층 4는 선택적으로 형성되며 몸체 2의 일부는 노출된다. 그러한 SiO2층 4는 예를들어 CVD나 실리콘 산화물의 선택산화에 의해 형성될 수 있다. 소정패턴 8-2,8-4와 8-6의 하부배선층은 몸체 2의 노출부분 6과 SiO2층상에 형성된다. 하부배선층은 약 1마이크로메터의 통상 두께와 약 4마이크로메터의 통상 선패턴폭을 갖는다. 예를들어, 하부배선층중 몇가지 패턴 8-2와 8-4는 약 1.5마이크로메터 정도의 거리에 떨어져 있다. 페턴 8-6의 하부배선층은 선이 아닐 정도로 약 4마이크로메터선의 통상폭보다 더 넓은 예를들어 14마이크로메터의 폭을 갖는다. 하부배선층은 알미늄, 실리콘 합금(예, 1% 실리콘), 알미늄 동합금(예, 1% 동), 금 텅스텐 또는 기타 금속, 또는 불순물 주입된 폴리실리콘과 같은 도전성 반도체일 수 있으며 또는 티타늄 텅스텐-알미늄과 같은 복수층일수도 있다. 그러나, 하부배선층의 재질과 패턴은 상술한 것에 국한되지 않는다.
제1b도를 참조하면, 예를들어, PSG는 약 0.7마이크로메터의 두께를 갖는 하부절연층 10을 형성하도록 CVD에 의해 패턴 8-2,8-4와 8-6을 갖는 하부배선층과 노출된 SiO2층 4상에 증착된다. 즉, 하부배선층의 두께는 전술한 종래의 것에 비해 비교적 얇다. 종래의 방법에서는 CVD등에 의해 형성된 PSG 층과 같은 하부절연층 10은 하부배선층의 패턴들의 두께에 의해 계단들이 형성되는 부분들에서와 동일 근접거리의 패턴들에 의해 형성된 좁은 홈과 같은 부분들에서 양호한 피복을 갖지 못한다.
제1b도에서 보인 바와 같이 하부절연층 10의 불충분한 피복은 계단들 근체에 요홈들 또는 통공들 12를 형성하며 또한 동일한 근접거리의 패턴들 8-2와 8-4 사이에 하나의 요홈 또는 통공 14를 형성하는 결과를 초래한다. 따라서, 졀연층 10의 상부표면은 평면이 되지 못하고 가파른 계단들과 통공들을 갖는다(만일 패턴들 8-2,8-4와 8-6을 갖는 하부배선층상의 졀연층이 절술한 종래의 평면화방법에서와 같이 제1b도에 보인 것보다 더 두껍게 형성될 경우 요홈 또는 통공 14와 게다가 요홈들 또는 통공들 12는 더 커서 그 두꺼운 절연층에 밀폐된 기공들이나 빈곳들이 생긴다).
본 발명에 의한 하부절연층의 두께는 하부배선층의 인접한 패턴들간의 최단거리의 절반보다 더 작은 것이 좋다. 만일 전자가 후자보다 더 클 경우 밀폐된 기공 또는 빈곳은 적어도 가장 좁은 인접패턴들 사이의 하부 절연층내에 형성될 수 있다.
하부절연층 10은 CVD, 스퍼터링(sputtering) 또는 바이어스(bias) 스퍼터링에 의해 형성되는 SiO2또는 PSG 또는 플라즈마 CVD등에 의해 형성되는 SiN 또는 SiON일 수 있다.
제1c도를 참조하면, 열저항 물질층 16은 하부절연층 10위에 피복된다. 열저항 물질은 그의 피복층 16의 상부표면이 가파른 계단들을 갖지않는 평평하고 완만하게 되어 그 물질이 요홈들 또는 통공들 12와 14에 들어가 충전되는 식으로 특히 회전코팅에 의해 피복으로서 사용될 수 있어야만 한다. 열저항 물질은 그후 공정들에서 사용되는 열에 대해 내열성이어야 한다. 바람직하게는 그 물질은 약 500℃의 온도에 대해 내열성 이어야 한다.
결국 피복된 층 16의 최종 두께는 균일하지 않게되고, 그 두께는 비교적 적은 싸이즈를 갖는 평평한 부분 18은 비교적 얇은 비교적 큰 싸이즈를 갖는 평평한 부분 20은 비교적 두껍다.
예를들어 PLOS(후지쓰사에 의해 제조된 실리콘계 수지)는 열저항 물질로서 사용될 수 있으며 또한 5000rpm의 회전코팅에 의해 PSG 층 10상에 증착된 후 피복층을 건조시키도록 30분동안 120℃로 가열될 수 있다. 그다음 약 0.5마이크로메터의 두께를 갖는 건조된 피복층은 SiO2와 유사물질로 변화되도록 30분동안 300℃로 가열된다.
요홈들이나 통공들을 충전시켜 실제로 평평하고 완만한 상부표면을 형성하는데 사용되는 열저항 물질은 유기물 또는 무기물 수지와 같은 유기물 또는 무기물질일 수도 있으며 실리콘계 수지, 폴리아마이드 수지 예를들어 PIQ(히다찌사에 의해 제조됨)과 파라린 PI-2545, PI-2555(듀폰사에 의해 제조됨), 광감지 폴리아마이드, 내열성 광저항 및 기타 수지들일 수도 있다.
제1d도를 참조하면, 피복층 16이 식각될 때 피복층 16의 표면윤곽은 식각동안이나 그후에도 그대로 보전되므로 식각후 종국의 표면은 식각전 피복층 16의 초기표면과 마찬가지로 실제로 평면을 그대로 유지한다. 피복층 16은 적어도 통과구멍들이 형성될 부분들에서 제거되어야 한다. 이는 통과구멍들에서 수지와 같은 열저항 물질로서 후에 형성되는 상부배선층의 재질과 접촉되지 않도록 하기위해 필요하다. 제1d도에서, 통과구멍은 피복층 16의 가장 두꺼운 부분 20에 형성될 예정이다. 그러므로 식각은 가장 두꺼운 부분 20에서 피복층이 완전히 제거될때까지 수행되어야 한다. 또한 피복층의 가장 두꺼운 부분 20밑의 하부절연층 10은 그의 전체두께의 일부두께로 식각될 수도 있다. 그러한 식각도중, 수지층 16의 더 얇은 부분들 18은 완전히 제거되며 하부에 놓여있는 하부절연층 10은 부분 18에 대응하는 부분들에서 부분적으로 식각될 것이다. 피복층 16의 더 얇은 부분들 18밑의 하부절연층 10은 피복층 16의 좀도 두꺼운 부분 20이 완전히 식각되기 때문에 부분적으로 식각될 수 밖에 없다. 그러므로 그의 식각속도가 다름으로 인해 피복층 16과 하부절연층 10간에 식각에 의해 노출된 경계면들에 계단들이 형성되는 것을 방지하기 위해 식각조건들은 피복층 16과 하부절연층 10의 재료가 거의 동일식각속도로 식각되는 것으로 선택되어야 한다. 그러한 식각조건 선택이 식각도중이나 후에 상부표면이 실제로 평평한 윤곽을 보지하도록 해준다.
식각후 피복층 16은 제거될 수도 있고 또는 부분적으로 남길 수도 있으나 어떤 경우에는 적어도 부분적으로 남길수도 있는 요홈들이나 통공들 12와 14를 피복층 16의 열저항 물질로 충전시킨다. 요홈들이나 통공들 12와 14내에 충전된 피복층 16의 열저항 물질 22는 노출되지만 통과구멍들이 형성될 부분들에는 존재하지 않는다.
상술한 식각조건들은 반응이온식각, 플라즈마식각, 이온연마등을 포함하는 많은 식각방법으로 달성될 수 있다. 예를들면, 피복층 16이 CVD에 의해 형성된 PSG로 또한 하부절연층 10이 PLOS로부터 형성된 SiO2와 같은 물질로 될 경우 반응이온식각의 조건을 가스혼합물이 CF4(130 SCCM)+CHF3(70 SCCM), 압력이 0.3Torr 그리고 전원이 600W로하면 적합하며 이렇게 두 물질에 대해 거의 동일한 식각속도를 얻을 수 있다. 이 식각은 약 2-3분동안 계속되어 부분 18밑에는 약 200nm 내지 300nm의 두께를 갖고 부분 20밑에는 약 550nm 내지 650nm의 두께를 갖는 하부절연층 10을 남긴다. 가장 작합한 식각조건은 피복층 16과 하부절연층 10의 재질에 따라 결정된다.
제1e도를 참조하면, 상부절연층 24가 그 다음 하부절연층 10상에와 요홈들이나 통공들 12와 14내에 존재하는 열저항 물질 22상에 형성된다. 이 상부절연층 24는 이층이 형성되는 하부에 깔리는 층의 상부표면이 평평함으로 인해 평평한 상부표면을 갖는다. 상부절연층 24는 하부절연층 10의 재료와 동일한 것으로 동일 방법에 의해 제조될 수 있다. 상부절연층 24의 두께는 특별히 한정되지 않는다.
제1f도를 참조하면, 통과구멍을 26은 상하부절연층들 24와 10내에 뚫려있어 패턴 8-4와 8-6을 갖는 하부배선층에까지 도달해 있다. 통과구멍들은 종래의 방법에 의해 형성될 수 있다. 소정패턴의 상부배선층 28은 상부절연층 24상의 통과구멍들 26내에 종래의 방법으로 형성된다. 상부배선층 28의 재질은 패턴 8-2,8-4와 8-6을 갖는 하부배선층의 것과 동일하다. 제1f도에서 볼 수 있는 바와 같이 종국의 상부배선층 28과 피복층 16의 열저항 물질 22사이에 심지어 상부배선층 28밑이나 통과구멍들 26내에 조차 접촉부가 없다. 또한 열저항물질 22나 피복층 16의 표면부분이 노출되지 않으므로 그 물질들과 추후 공정들에서 사용되는 화학물질이나 가스들간에 반응이 방지된다.
상술한 예에서, 피복층 16을 형성하기 위한 PLOS는 그것이 SiO2와 같은 물질로 변환되도록 식각전에 약 300℃로 가열된다. 그러나, 그러한 경우에, 출발물질을 최종물질로 변화시키는데 사용되는 열처리는 식각이 완료된 후 수행되는 것이 바람직하다. 만일 열처리가 식각전에 수행될 경우, 출발물질로부터 최종물질로 변화에 의해 물질이 수축됨으로 인해 틈들이 발생할 수 있다. 식각후 열처리를 하면 그 물질의 볼륨이나 두께가 감소되어 식각후 남아있는 열저항 물질에 틈들이 형성되지 않는다. 그러나 중요한 것은 본 발명에 의한 방법에서는 피복층을 출발물질로부터 최종물질로 변경시키기 위해 그러한 열처리를 항상 반드시 사용하지는 않는다는 것이다. 즉, 발명에서는 그러한 열처리가 필요없는 물질들을 대체물질로서 사용할 수도 있다.
제2도는 본 발명에 의한 또다른 복수층 상호연결구조를 나타낸다. 제1c도에 보인 바와 같이, 만일 식각이 피복층 16의 비교적 얇은 부분들 18이 완전히 제거된 후 바로 정지될 경우, 피복층 16의 비교적 두꺼운 부분 20은 하부절연층 10상에 그대로 남아있는다. 이는 만일 피복층(제2도)의 일부분 30이 층의 형상으로 남아있는 그부분 20에서 아무런 통과구멍들이 형성되지 않을 경우 비록 이것이 필요없다할지라도 허용될 수 있다. 이 경우에, 요홈들 또는 통공들 12와 14는 역시 열저항 물질 32로서 충전되며, 상부절연층 34, 통과구멍들 36, 소정패턴의 상부배선층 38 역시 선형예에서와 같이 형성될 수 있다.
따라서, 본 발명에 의하면, 상부배선층 28 또는 38은 밑에 깔려있는 절연층에 대해 양호한 피복제가 될 수 있다. 왜냐하면, 밑에 깔려있는 절연층은 실제로 평평하고 완만한 상부표면을 갖고있어 전술한 바와 같이 복수층 상호연결구조들에서 불충분한 피복제 때문에 발생하는 많은 문제들을 방지할 수 있기 때문이다. 또한 종래 기술에서와 같이 배선층의 금속등으로 된 접촉부가 노출되어 있는 유기물 수지 예를들어 광저항과 같은 물질로부터 야기되는 많은 문제들을 본 발명에 의한 방법에서 제거할 수 있다.
상술한 실시예들에서, 두 배선층의 구조를 보였으나 본 발명에 의한 방법은 그에만 국한되지 않으며, 3층이상 배선층을 갖는 복수층 상호연결구조에 적용될 수되 있다. 즉, 상술한 실시예들에서 보인 바와 같은 상부배선층은 하부배선층으로 볼 수도 있으며 그 층위에 또다른 배선층을 상술한 실시예들에서 설명한 것과 비슷한 방법에 의해 형성할 수 있다.

Claims (17)

  1. 기판상에 소정패턴의 하부배선층을 형성하는 단계와, 상기 기판과 하부배선층상에 하부절연층을 형성하는 단계와, 하부절연층상에 열저항 물질층을 피복에 의해 형성하는 단계로서 그에의해 열저항 물질로서 하부절연층의 상부표면내에 나타나는 통공들을 충전하여 피복층에 실제로 평평한 상부표면을 만들어주는 단계와, 하부배선층의 적어도 일부분상의 피복층의 일부분이 완전히 제거될때까지 피복층과 필요하면 하부배선층의 일부분을 식각시키는 단계로서 그에의해 그 식각단계후 남아있는 통공들이 열저항 물질로서 충전되어 결국 식각단계후 상부표면이 실제로 평면이 되는 단계와, 하부절연층과 나머지 열저항 물질상에 상부절선층에 도달하는 통과구멍들을 형성하는 단계와, 그리고 상부배선층이 하부배선층과 통과구멍들을 통하여전기적으로 연결되도록 상부절연층상에와 통과구멍들내에 소정패턴의 상부배선층을 형성하는 단계를 포함하는 것이 특징인 반도체장치 제조방법.
  2. 제1항에서, 하부 및 상부절연층들은 실리콘 이산화물, 포스파실리케이트 글라스(PSG), 실리콘 질화물 또는 실리콘 질화산화물로 제조되는 것이 특징인 반도체장치 제조방법.
  3. 제1 또는 제2항에서, 하부 및 상부절연층들은 CVD, 프라즈마 CVD, 스퍼터링, 바이어스 스퍼터링 또는 이온도금에 의해 형성되는 것이 특징인 반도체장치 제조방법.
  4. 제1항에서, 열저항 물질은 실리콘계 수지, 폴리아아이드계 수지, 광감지 폴리아마드 또는 내열저항인 것이 특징인 반도체장치 제조방법.
  5. 제1항에서, 피복층은 회전피복에 의해 형성되는 것이 특징인 반도체장치 제조방법.
  6. 제1항에서, 열저항 물질의 피복층은 하부배선층과 노출된 기판상에 출발물질을 피복시켜 그것을 최종물질로 변화시키는 원인이 되도록 출발물질의 층을 가열하여 제조되는 것이 특징인 반도체장치 제조방법.
  7. 제6항에서, 출발물질은 실리콘계 수지이며 최종물질은 실리콘 이산화물과 같은 물질인 것이 특징인 반도체장치 제조방법.
  8. 제6 또는 제7항에서, 출발물질을 최종물질로 변화시키기 위한 가열단계는 피복층과 필요할 경우 하부절연층의 일부분의 삭각단계전에 시행되는 것이 특징인 반도체장치 제조방법.
  9. 제6 또는 제7항에서, 출발물질을 최종물질로 변화시키기 위한 가열단계는 피복층 식각단계전에 그리고 필요할 경우 상부절연층 형성단계전에 하부절연층의 일부분 식각단계전에 시행되는 것이 특징인 반도체장치 제조방법.
  10. 제1항에서, 피복층과 하부절연층의 일부분의 식각은 피복층과 하부절연층에 대한 실제로 동일한 식각속도로 수행되는 것이 특징인 반도체장치 제조방법.
  11. 제10항에서, 식각은 제어된 식각, 이온연마, 또는 플라즈마 식각에 의해 시행되는 것이 특징인 반도체장치 제조방법.
  12. 제1항에서, 기판은 다른 배선층과 하부배선층 사이에 절연층을 갖는 하부배선층밑의 다른 배선층을 포함하는 것이 특징인 반도체장치 제조방법.
  13. 제12항에서, 다른 배선층과 하부절연층 사이에 형성될 절연층은 제1항에 의한 방법에 의해 그 자체로 제조되는 것이 특징인 반도체장치 제조방법.
  14. 제1항에서, 하부절연층은 하부배선층상에와 상기 하부배선층의 인접한 패턴들간의 최소한의 간격의 절반이하의 두께로 노출된 기판상에 형성되는 것이 특징인 반도체장치 제조방법.
  15. 제1항에서, 소정패턴의 하부배성층은 상이한 폭의 패턴을 갖는 것이 특징인 반도체장치 제조방법.
  16. 제1항에서, 하부배선층은 금속 또는 다실리콘으로 되는 것이 특징인 반도체장치 제조방법.
  17. 제1항에서, 상부배선층은 금속 또는 폴리실리콘으로 되는 것이 특징인 반도체장치 제조방법.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2588417B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
FR2588418B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
EP0267831A1 (en) * 1986-10-17 1988-05-18 Thomson Components-Mostek Corporation Double level metal planarization technique
US4795722A (en) * 1987-02-05 1989-01-03 Texas Instruments Incorporated Method for planarization of a semiconductor device prior to metallization
US4966865A (en) * 1987-02-05 1990-10-30 Texas Instruments Incorporated Method for planarization of a semiconductor device prior to metallization
US4824521A (en) * 1987-04-01 1989-04-25 Fairchild Semiconductor Corporation Planarization of metal pillars on uneven substrates
JPH0654774B2 (ja) * 1987-11-30 1994-07-20 株式会社東芝 半導体装置及びその製造方法
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
JPH063804B2 (ja) * 1988-01-21 1994-01-12 シャープ株式会社 半導体装置製造方法
EP0326293A1 (en) * 1988-01-27 1989-08-02 Advanced Micro Devices, Inc. Method for forming interconnects
US4894351A (en) * 1988-02-16 1990-01-16 Sprague Electric Company Method for making a silicon IC with planar double layer metal conductors system
GB2216336A (en) * 1988-03-30 1989-10-04 Philips Nv Forming insulating layers on substrates
JP2556138B2 (ja) * 1989-06-30 1996-11-20 日本電気株式会社 半導体装置の製造方法
US5483104A (en) * 1990-01-12 1996-01-09 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
JPH0499057A (ja) * 1990-08-07 1992-03-31 Seiko Epson Corp 半導体装置とその製造方法
JP3128811B2 (ja) * 1990-08-07 2001-01-29 セイコーエプソン株式会社 半導体装置の製造方法
DE4135443A1 (de) * 1990-10-23 1992-04-30 Samsung Electronics Co Ltd Verfahren zum abflachen von wellungen in halbleiterbauelementen und auf diese weise hergestellte halbleiterbauelemente
US5162261A (en) * 1990-12-05 1992-11-10 Texas Instruments Incorporated Method of forming a via having sloped sidewalls
US5932289A (en) 1991-05-28 1999-08-03 Trikon Technologies Limited Method for filling substrate recesses using pressure and heat treatment
JP2913918B2 (ja) * 1991-08-26 1999-06-28 日本電気株式会社 半導体装置の製造方法
EP0534631B1 (en) * 1991-09-23 1999-01-07 STMicroelectronics, Inc. Method of forming vias structure obtained
US5276126A (en) * 1991-11-04 1994-01-04 Ocg Microelectronic Materials, Inc. Selected novolak resin planarization layer for lithographic applications
KR950011555B1 (ko) * 1992-06-16 1995-10-06 현대전자산업주식회사 반도체 접속장치 및 그 제조방법
KR960009100B1 (en) * 1993-03-02 1996-07-10 Hyundai Electronics Ind Manufacturing method of minute contact hole for highly integrated device
US5470801A (en) * 1993-06-28 1995-11-28 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
US5324689A (en) * 1993-07-28 1994-06-28 Taiwan Semiconductor Manufacturing Company Critical dimension control with a planarized underlayer
US5847457A (en) * 1993-11-12 1998-12-08 Stmicroelectronics, Inc. Structure and method of forming vias
US5508234A (en) * 1994-10-31 1996-04-16 International Business Machines Corporation Microcavity structures, fabrication processes, and applications thereof
US5817571A (en) * 1996-06-10 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multilayer interlevel dielectrics using phosphorus-doped glass
JP3264196B2 (ja) * 1996-12-02 2002-03-11 ヤマハ株式会社 絶縁膜平坦化法
JPH10321631A (ja) 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6294456B1 (en) * 1998-11-27 2001-09-25 Taiwan Semiconductor Manufacturing Company Method of prefilling of keyhole at the top metal level with photoresist to prevent passivation damage even for a severe top metal rule
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US20090230557A1 (en) * 2008-03-17 2009-09-17 Infineon Technologies Ag Semiconductor Device and Method for Making Same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3065150D1 (en) * 1979-06-21 1983-11-10 Fujitsu Ltd Improved electronic device having multilayer wiring structure
US4222792A (en) * 1979-09-10 1980-09-16 International Business Machines Corporation Planar deep oxide isolation process utilizing resin glass and E-beam exposure
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers

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Publication number Publication date
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