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CN102543839B - 层间电介质层的平面化方法 - Google Patents

层间电介质层的平面化方法 Download PDF

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CN102543839B CN201010601744.0A CN201010601744A CN102543839B CN 102543839 B CN102543839 B CN 102543839B CN 201010601744 A CN201010601744 A CN 201010601744A CN 102543839 B CN102543839 B CN 102543839B
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Abstract

本申请公开了一种层间电介质层的平面化方法，包括：在晶片上方提供包括至少一个牺牲层和位于所述至少一个牺牲层下方的绝缘层的多层结构；对多层结构进行第一次反应离子刻蚀，其中控制反应室气压，使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率大于位于晶片边缘位置的部分的刻蚀速率，以获得凹形刻蚀剖面；对多层结构进行第二次反应离子刻蚀，完全去除牺牲层以及去除绝缘层的一部分，以获得具有平整表面的绝缘层作为层间电介质层。该平面化方法可以用于代替化学机械平面化而提供具有平整表面的层间电介质层，并且获得了更大的可用晶片面积。

Description

层间电介质层的平面化方法
技术领域
本发明涉及半导体器件的制造方法，具体地，涉及层间电介质(ILD)层的平面化方法。
背景技术
在集成电路的互连技术中，通常采用ILD层隔开金属布线层和半导体器件的有源层，并采用穿过ILD层的导电通道实现金属布线和半导体器件的有源区之间的电连接。
平整表面的ILD层有利于随后层的沉积和图案化，并且有利于金属布线与下层的半导体器件之间的电绝缘，有利于多次金属布线互连的形成，而且由于不含有孔洞等缺陷而提高了半导体器件的机械强度和可靠性。
为了形成平整表面的ILD层，在沉积ILD层之后，还需要对ILD层进行化学机械平面化(CMP)处理，从而使得制造工艺的复杂性和成本增加，特别是在隔离超小栅长的栅叠层结构的第一层隔离层上。
代替CMP处理，可以采用沉积共形绝缘层的方法，例如低温氧化物(LTO)层和位于LTO层上的旋涂玻璃(SOG)层的双层结构的ILD层结构，其中LTO层在大面积的晶片上形成共形的覆盖层，而SOG层进一步填充了表面形貌上的凹陷，从而可以获得大致平整的表面。
然后，为了进一步形成平整的表面，采用例如反应离子刻蚀的干法刻蚀对SOG层进行回刻蚀，以进行平面化。在反应离子刻蚀中通常采用三氟甲烷(CHF3)和氧(O2)的混合气体作为刻蚀气体。
在Shinichi Takeshiro等人的美国专利No.005316980A中，进一步提出采用三氟甲烷(CHF3)和六氟乙烷(C2F6)的混合气体作为刻蚀气体，以使对有机SOG层的刻蚀速率小于对下层的SiO2层的刻蚀速率，从而在下层的SiO2层局部暴露的情形下仍然能获得平整的结构表面。
然而，上述现有的SOG层刻蚀方法实际上不能获得全局平整性。已经发现，在刻蚀过程中，SOG层在晶片中心位置的刻蚀速率小于晶片边缘位置的刻蚀速率，如下文所述，刻蚀后的SOG层的剖面形状为凸形。结果，晶片边缘的SOG层达不到所需的平整度而只能舍弃，这减小了可用于制造半导体器件的晶片面积。
发明内容
本发明的目的是提供一种层间电介质层的平面化方法，其中提高了全局平整度，从而提供了更大的可用晶片面积。
根据本发明，提供一种层间电介质层的平面化方法，包括：在晶片上方提供包括至少一个牺牲层和位于所述至少一个牺牲层下方的绝缘层的多层结构；对多层结构进行第一次反应离子刻蚀，其中控制反应室气压，使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率大于位于晶片边缘位置的部分的刻蚀速率，以获得凹形刻蚀剖面；对多层结构进行第二次反应离子刻蚀，完全去除牺牲层以及去除绝缘层的一部分，以获得具有平整表面的绝缘层作为层间电介质层。
优选地，在第一次反应离子刻蚀和第二次反应离子之间还包括附加的反应离子刻蚀，其中控制反应室气压，使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率小于位于晶片边缘位置的部分的刻蚀速率，以减小凹形刻蚀剖面的内凹程度。
本发明的方法采用两次反应离子刻蚀或三次反应离子刻蚀，对包含至少一个牺牲层和绝缘层的多层结构进行回刻蚀，以代替CMP处理。该方法不仅在ILD层上去除了共形特征，获得了局部平整度，而且利用对牺牲层的刻蚀特性，补偿了在晶片边缘对绝缘层的过刻蚀，在整个晶片上获得了全局平整度以及显著增加的晶片可用面积。
在回刻蚀之后的绝缘层具有平整的表面，从而不需要采用CMP进行处理，可以不需要使用昂贵的CMP设备，并且节省了工艺流程的时间，进而降低了器件的制造成本。
该平面化方法的两次或三次反应离子刻蚀可以在同一反应室中连续进行，其中针对每一次反应离子刻蚀采用特定的刻蚀气体、反应室气压、RF功率，从而简化了工艺流程。
而且，牺牲层材料可以选择本领域已知的适合于进行反应离子刻蚀的许多材料，甚至可以采用光抗蚀剂。与SOG材料相比，光抗蚀剂层的旋涂和烘干是简单的工艺，从而使得引入牺牲层导致的工艺复杂性进一步减小。
附图说明
图1示出了根据现有技术的后栅工艺在形成假栅后的半导体结构的截面示意图。
图2示出了在图1所示的半导体结构上沉积LTO层后的截面示意图。
图3示出了在图2所示的半导体结构上旋涂SOG层后的截面示意图。
图4示出了根据现有技术的刻蚀方法在回刻蚀SOG层后的半导体结构的截面示意图。
图5示出了根据现有技术的刻蚀方法进一步回刻蚀LTO层后的半导体结构的截面示意图。
图6示出了根据本发明的方法在第一次回刻蚀SOG层后的半导体结构的截面示意图。
图7示出了根据本发明的方法在第二次回刻蚀SOG层后的半导体结构的截面示意图。
图8示出了根据本发明的方法在回刻蚀LTO层后的半导体结构的截面示意图。
图9和10示出了根据现有技术的方法刻蚀后的晶片的照片及剖面。
图11和12示出了根据本发明的方法刻蚀后的晶片的照片及剖面。
具体实施方法：
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
图1示出了根据现有技术的后栅工艺在形成假栅后的半导体结构的截面示意图，其中在半导体衬底11上形成了晶体管的栅叠层(包括栅电介质12、以及位于栅电介质12上的栅导体13)，在栅叠层的两侧形成了栅极侧墙(包括氧化物层14和氮化物层15)。该栅叠层结构中的栅导体13作为假栅，例如由多晶硅形成，并在形成平整的ILD层之后将被去除并由金属栅(即“替代栅”)代替。
尽管未示出，但可以理解，进一步地利用栅叠层作为阻挡层通过离子注入在衬底11中自对准形成了源/漏区。然后，通过快速退火激活掺杂杂质。
尽管未示出，但可以理解，优选地在源/漏区的离子注入步骤之前，在栅叠层的顶部还可以形成例如SiO2的硬掩模(例如在采用RIE方法制作超小栅长的栅叠层的工艺中)，以在源/漏区的离子注入步骤中更好地限定注入区和非注入区，以及在硅化步骤中更好地限定硅化物区。
尽管未示出，但可以理解，优选地在源/漏区的离子注入步骤之后，利用侧墙、硬掩模作为阻挡层在源漏区上沉积金属层(例如Ni、NiPt、Ti或Co)并使金属层硅化而形成自对准金属硅化物，以减小布线层与有源区之间的接触电阻。
然后，在图1所示的半导体结构上依次沉积LTO层16和旋涂SOG层17，分别如图2和图3所示。用于形成LTO层16的化学气相沉积工艺和用于形成SOG层17的旋涂工艺均是已知的。
在以下的刻蚀步骤中，SOG层17将作为牺牲层而去除，LTO层16将作为最终器件的层间介质层(ILD)。鉴于下文所述的平面化处理的需要，LTO层16的厚度约为50纳米至3000纳米，SOG层17的厚度约为50纳米至2000纳米。
LTO层16和SOG层17基本上是共形的，也即，在覆盖栅叠层的位置还表现出一定程度的凸形。
根据现有技术的刻蚀方法，对于图3所示的已经形成LTO层16和SOG层17的半导体结构，采用RIE工艺回刻蚀SOG层，如图4所示。在该实例中，使用Rainbow 4420型等离子体刻蚀机(可购自美国的LamResearch Corporation)。采用约为400W的RF功率，刻蚀气体为三氟甲烷(CHF3)、四氟化碳(CF4)、氩气(Ar)的混合气体，其中CHF3的流量约为50sccm，CF4的流量约为15sccm，Ar的流量约为300sccm，并保持反应室的气压约为250mtorr。
在刻蚀过程中，利用刻蚀选择性并且控制回刻蚀的时间，使得RIE在LTO层16的顶部表面停止。
SOG层17的回刻蚀获得了良好的局部平整度，也即，在覆盖栅叠层的位置，晶片的表面变为平整的。
然而，SOG层17在晶片中央的刻蚀速率小于晶片边缘位置的刻蚀速率。相对于晶片边缘，在晶片中心保留了更多的SOG材料。结果，刻蚀后的SOG层的剖面为凸形。在图4所示的示例中，在晶片边缘不仅完全去除了SOG材料，而且进一步去除了一部分位于下方的LTO材料。
图5示出了根据现有技术的刻蚀方法进一步采用RIE工艺回刻蚀LTO层后的半导体结构的截面示意图。该刻蚀步骤与回刻蚀SOG层的步骤在同一反应室中进行，并且可以采用与回刻蚀SOG层的刻蚀气体具有相同的组成但不同的配比的刻蚀气体，例如，采用约为550W的RF功率，刻蚀气体为三氟甲烷(CHF3)、四氟化碳(CF4)、氩气(Ar)的混合气体，其中CHF3的流量约为25sccm，CF4的流量约为25sccm，Ar的流量约为300sccm，并保持反应室的气压约为250mtorr。
该步骤的回刻蚀首先去除了在LTO层16顶部的残留SOG层17，然后进一步刻蚀LTO层16。
如上所述，在回刻蚀SOG层后，晶片的剖面为凸形。由于在晶片边缘去除了一部分位于下方的LTO材料，因此在回刻蚀LTO层的步骤中，LTO层位于晶片边缘的部分没有受到SOG层17的遮挡，从而最早经受刻蚀。并且，在上述针对SOG层17和LTO层16的常规的刻蚀条件下，SOG层17的刻蚀速率小于LTO层16的刻蚀速率，二者的刻蚀速率比约为1∶2。结果，LTO层16在晶片边缘的刻蚀速率大于晶片中央的刻蚀速率。
最终的ILD层仅仅包括留下的LTO层16，并且具有凸形的剖面。而且，在栅导体13的顶部LTO层16形成帽盖，从而没有暴露出栅导体13。
在随后的去除栅导体13的步骤(未示出)中，采用Cl基RIE或者TMAH湿法刻蚀。然而，残留的LTO层16使得刻蚀剂难以到达栅导体13，使得用于去除假栅的刻蚀工艺难以进行。前述的去除栅导体13的工艺表现出栅导体的材料与二氧化硅之间的极高的选择比，因此任何残留的二氧化硅将妨碍栅导体的去除。
根据本发明的刻蚀方法，对于图3所示的已经形成LTO层16和SOG层17的半导体结构，采用RIE工艺第一次回刻蚀SOG层，如图6所示。在该实例中，使用Rainbow 4420型等离子体刻蚀机(可购自美国的LamResearch Corporation)。采用约为450W的RF功率，刻蚀气体为三氟甲烷(CHF3)、四氟化碳(CF4)、氩气(Ar)的混合气体，其中CHF3的流量约为50sccm，CF4的流量约为15sccm，Ar的流量约为300sccm，并保持反应室的气压约为350mtorr。
在刻蚀过程中，控制回刻蚀的时间，使得RIE仅去除SOG层17，而未到达LTO层16的顶部表面。
SOG层17的回刻蚀获得了良好的局部平整度，在覆盖栅叠层的位置，SOG层17的表面变为平整的。
而且，SOG层17在晶片中央的刻蚀速率大于晶片边缘位置的刻蚀速率。相对于晶片边缘，在晶片中心保留了更少的SOG材料。结果，刻蚀后的SOG层17的剖面为凹形。
测量结果表明，表面形貌的高度差ΔH1的最大值仅为约20nm≤ΔH1≤75nm，坡度(其定义为表面形貌在晶片中央与边缘的高度差与晶片半径的比值)约为5e-7与2e-6之间，从而保证了晶片的可用面积基本上未减小。
本发明人发现，对于SOG层17的刻蚀，在常规的较低气压下(＜325mtorr)，晶片边缘的刻蚀速率大于晶片中心的刻蚀速率，这形成了图3所示的凸形刻蚀剖面，并导致较小的晶片可用直径；而在本发明采用的较高气压下(＞325mtorr)，晶片边缘的刻蚀速率小于晶片中心的刻蚀速率(刻蚀速率差大于0小于
Figure BDA0000039894520000071
)，这形成了如图6所示的凹形刻蚀剖面。最佳气压的设定值稍高，约为350mtorr，以同时获得本发明期望的凹形刻蚀剖面和较快的刻蚀速率。
并且，本发明人发现，在约350-550W的RF功率范围内，晶片边缘的刻蚀速率均小于晶片中心的刻蚀速率，并且基本上随RF功率线性变化，这形成了如上所述的凹形刻蚀剖面，并可以获得较大的晶片可用直径。因此，与气压的作用不同，RF功率的改变并不会完全改变刻蚀剖面的形状(即从凸形变为凹形，或反之)。在大约450W的RF功率下可以获得最大刻蚀速率差，即形成相对高度差最大的凹形刻蚀剖面，这可以获得最大的晶片可用直径。
在根据本发明的方法的上述实例的刻蚀步骤中，反应室气压大于约325mtorr，并且反应室气压的最佳值约为350mtorr，RF功率的最佳值约为450W。
然而，可以理解，反应室气压以及RF功率的特定值取决于刻蚀机类型、电极间距、反应室容积、刻蚀气体的组成、比例和流量。
作为可选的步骤，对于图6所示的其中已经第一次回刻蚀SOG层的半导体结构，根据本发明的刻蚀方法，采用RIE工艺第二次回刻蚀SOG层，如图7所示。该刻蚀步骤与第一次回刻蚀SOG层的步骤在同一反应室中进行，并且可以采用具有相同的组成及相同的配比的刻蚀气体，例如，采用约为400W的RF功率，刻蚀气体为三氟甲烷(CHF3)、四氟化碳(CF4)、氩气(Ar)的混合气体，其中CHF3的流量约为50sccm，CF4的流量约为15sccm，Ar的流量约为300sccm，并保持反应室的气压约为250mtorr。
实际上，第二次回刻蚀SOG层的工艺条件可以与图4所示的常规的回刻蚀SOG层的工艺条件相同，从而可以获得相同的刻蚀特性。也即，在第二次回刻蚀SOG层的步骤中，SOG层17在晶片中央的刻蚀速率小于晶片边缘位置的刻蚀速率。
第二次回刻蚀SOG层首先去除了SOG层17位于晶片中央的厚度较小的部分，并且可选地，进一步在晶片的中央轻微过刻蚀LTO层16位于晶片中央的部分。对LTO层16的过刻蚀量在5nm-80nm的范围内。典型地，第二次回刻蚀SOG层的刻蚀速率小于第一次回刻蚀SOG层的刻蚀速率，使得可以容易地控制LTO层16的过刻蚀量。
在第二次回刻蚀SOG层17之后，位于SOG层17下方的大部分LTO层16暴露。在晶片边缘可能还保留着一些SOG材料，从而消除了LTO层16在晶片边缘的过刻蚀区域。
测量结果表明，表面形貌的高度差ΔH2的最大值仅为约0nm≤ΔH2≤30nm，坡度约为0与7.5e-7之间。
第二次回刻蚀SOG层减小了在第一次回刻蚀SOG层后SOG层17的内凹程度，使其接近平整表面。这一方面获得了更加平整的表面，而且另一方面也保证了晶片的可用面积基本上未减小。
图8示出了根据本发明的刻蚀方法进一步采用RIE工艺回刻蚀LTO层后的半导体结构的截面示意图。该刻蚀步骤与第一次和可选的第二次回刻蚀SOG层的步骤在同一反应室中进行，并且可以采用具有相同的组成但不同的配比的刻蚀气体，例如，采用约为550W的RF功率，刻蚀气体为三氟甲烷(CHF3)、四氟化碳(CF4)、氩气(Ar)的混合气体，其中CHF3的流量约为25sccm，CF4的流量约为25sccm，Ar的流量约为300sccm，并保持反应室的气压约为250mtorr。
实际上，该步骤的回刻蚀LTO层的工艺条件与图5所示的常规的回刻蚀LTO层的工艺条件可以相同，并且可以获得相同的刻蚀特性。也即，LTO层16在晶片边缘的刻蚀速率大于晶片中央的刻蚀速率。
该步骤的回刻蚀首先去除了在晶片边缘位于LTO层16顶部的残留SOG层17，然后进一步刻蚀LTO层16。
如上所述，在第一次和第二次回刻蚀SOG层17后，SOG层17的剖面为凹形，甚至在晶片中央已经过刻蚀一部分位于下方的LTO材料。在回刻蚀LTO层16的步骤中，LTO层16位于晶片边缘的部分在开始刻蚀时受到SOG层17的遮挡，从而稍迟才经受刻蚀。
SOG层17用作牺牲层，在刻蚀期间提供了凹形的刻蚀剖面，以补偿LTO层16在晶片边缘的过刻蚀，获得整个晶片的全局平整度。
在上述刻蚀条件下，相比SOG刻蚀速率，LTO具备更高的刻蚀速率，两者的刻蚀速率比约为2∶1。在此条件下，LTO层16位于晶片中央的部分被SOG覆盖因此刻蚀较慢，位于晶片边缘的部分刻蚀较快，结果，LTO层16位于晶片边缘的部分变得更薄。经过LTO层16的回刻蚀之后，整个晶片的表面更为平整。虽然在晶片边缘出现了轻微的过刻蚀区域，但晶片的可用面积显著高于现有技术的刻蚀方法。
最终的ILD层只包括留下的LTO层16，并且具有基本平整的剖面。
而且，LTO层16位于栅导体13顶部的部分完全去除，从而暴露出栅导体13。在随后的去除栅导体13的步骤(未示出)中，刻蚀剂可以容易地到达栅导体13，从而可以采用湿法刻蚀工艺去除栅导体13。
图9和10示出了根据现有技术的方法刻蚀后的晶片的照片及剖面。从图9所示的照片，可以观察到经过图4和图5所示的刻蚀步骤之后晶片的表面为凸形。
采用NANOSPEC/AFT膜厚仪(可购自美国KLA-Tencor公司)测量晶片的表面形貌。为了评估晶片的可用面积，引入了有效区域和相对高度差ΔH的概念。在本申请中，有效区域定义为当晶片表面的实际表面形貌高度H＞90％*H0所对应的晶片表面区域其中H0为晶片中部(30％D0区域内，D0为晶片原始直径)的平均表面形貌高度。相对高度差ΔH定义为有效区域的边缘高度Hedge与中心高度Hcenter之间的差值，即ΔH＝Hedge-Hcenter。晶片的可用面积即有效区域的面积，对于圆形的晶片，晶片的可用面积可以表示为有效区域的直径，即代替地以晶片的可用直径D来表征。相对高度差ΔH可以粗略地表示表面轮廓的形状，如果ΔH小于0，表面轮廓为凸形，而如果ΔH大于0，表面轮廓为凹形。
测量结果表明，对于直径100mm的晶片，在执行刻蚀后，虽然去除了晶片表面的共形特征，但晶片的可用直径减小为约60mm。相对高度差ΔH约为-30nm，也即，在整个晶片上(全局)的剖面近似为凸形，如图10所示。
图11和12示出了根据本发明的方法刻蚀后的晶片的照片及剖面。从图11所示的照片，可以观察到经过图6至图8所示的刻蚀步骤之后晶片的表面基本上是平整的。
测量结果表明，对于直径100mm的晶片，对于直径100mm的晶片，在执行刻蚀后，不仅去除了晶片表面的共形特征，而且晶片的可用直径仍然可达到大约80mm。相对高度差ΔH约为25纳米，也即，在整个晶片上(全局)的ILD的剖面近似为平整的。
此外，SOG层17的反应离子刻蚀方法可以采用已知的用于SOG层的其他刻蚀气体，例如选自三氟甲烷(CHF3)、四氟化碳(CF4)、六化化硫(SF6)的一种或多种气体与氩气(Ar)组成的混合气体。通过控制反应室气压，仍然可以将刻蚀剖面控制为凹形，进一步地，通过控制RF功率，仍然可以控制凹形刻蚀剖面的深度，从而获得最佳的全局平整度以及最大的晶片可用面积。
在上述实施例中，描述了利用SOG层/LTO层的回刻蚀进行平面化，以获得平整表面的LTO层16作为最终的ILD层。然而，本发明也可以使用其他材料的牺牲层，如光抗蚀剂、低K材料。
例如，用于光抗蚀剂层的刻蚀剂例如为氩气(Ar)和氧气(O2)的混合气体，其中Ar的流量约为300sccm，O2的流量约为5ccm。
与上述针对SOG层的类似测量的结果表明，在反应室气压大于约275mtorr(反应室气压的最佳值约为300mtorr)以及RF功率为约300-550W(RF功率的最佳值约为500W)时，可以获得期望的刻蚀速率分布以及形成如上所述的凹形刻蚀剖面。
然而，可以理解，反应室气压以及RF功率的特定值取决于刻蚀机类型、电极间距、反应室容积、刻蚀气体的组成、比例和流量。
光抗蚀剂层的反应离子刻蚀方法可以采用已知的用于光抗蚀剂层的其他刻蚀气体，例如选自氧气(O2)、四氟化碳(CF4)的一种或多种气体与氩气(Ar)组成的混合气体。通过控制反应室气压，仍然可以将刻蚀剖面控制为凹形，进一步地，通过控制RF功率，仍然可以控制凹形刻蚀剖面的深度，从而获得最佳的全局平整度以及最大的晶片可用面积。
如上所述，本发明利用两层结构的刻蚀实现了平面化，包括牺牲层和位于牺牲层下方的绝缘层，该绝缘层用作ILD。在刻蚀步骤中，牺牲层提供凹形的刻蚀剖面，以补偿对绝缘层位于晶片边缘的部分的过刻蚀。然而，本发明可以应用于多层结构，包括至少一个牺牲层和将用作ILD的绝缘层。牺牲层可以由SOG、光抗蚀剂、低K材料中的一种组成，绝缘层可以由BPSG、SiO2、SiNx中的一种组成。用于ILD的刻蚀的两层或多层结构例如为SiO2/SiNx、LTO/SOG/LTO、SiOF/LTO、低K/LTO、LTO/低K/LTO。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims (11)

1.一种层间电介质层的平面化方法，包括：
在晶片上方提供包括至少一个牺牲层和位于所述至少一个牺牲层下方的绝缘层的多层结构；
对多层结构进行第一次反应离子刻蚀，其中控制反应室气压，使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率大于位于晶片边缘位置的部分的刻蚀速率，以获得凹形刻蚀剖面；
对多层结构进行第二次反应离子刻蚀，完全去除牺牲层以及去除绝缘层的一部分，以获得具有平整表面的绝缘层作为层间电介质层。
2.根据权利要求1所述的平面化方法，其中在第一次反应离子刻蚀和第二次反应离子刻蚀之间还包括附加的反应离子刻蚀，其中控制反应室气压，使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率小于位于晶片边缘位置的部分的刻蚀速率，以减小凹形刻蚀剖面的内凹程度。
3.根据权利要求1所述的平面化方法，其中第一次反应离子刻蚀达到至少在晶片的中央位置暴露绝缘层的顶部表面的深度。
4.根据权利要求3所述的平面化方法，其中第一次反应离子刻蚀进一步在晶片的中央位置对绝缘层过刻蚀。
5.根据权利要求2所述的平面化方法，其中第一次反应离子刻蚀和附加的反应离子刻蚀采用具有相同的组成及相同的配比的刻蚀气体，并且第一次反应离子刻蚀的反应室气压比附加的反应离子刻蚀的反应室气压更高。
6.根据权利要求5所述的平面化方法，其中在第一次反应离子刻蚀中，控制RF功率，使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率与位于晶片边缘位置的部分的刻蚀速率之间的差值最大化。
7.根据权利要求1所述的平面化方法，其中所述至少一个牺牲层由选自SOG、光抗蚀剂、低K材料的一种材料组成。
8.根据权利要求7所述的平面化方法，其中所述至少一个牺牲层为SOG层，并且第一次反应离子刻蚀采用的刻蚀气体为三氟甲烷、四氟化碳、氩气的混合气体。
9.根据权利要求7所述的平面化方法，其中所述至少一个牺牲层为光抗蚀剂层，并且第一次反应离子刻蚀采用的刻蚀气体为氧气和氩气的混合气体。
10.根据权利要求1所述的平面化方法，其中所述绝缘层由选自BPSG、SiO2、SiNx的一种材料组成。
11.根据权利要求10所述的平面化方法，其中所述绝缘层为LTO层，并且第二次反应离子刻蚀采用的刻蚀气体为三氟甲烷、四氟化碳、氩气的混合气体。
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