JPH06332550A - 定電圧発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 パルス状の電流負荷がかかっても、出力電圧
のＧＮＤ側へのドロップの発生しない定電圧発生回路を
提供する。 【構成】 パルス状の電流負荷がかかった場合、ＰＭＯ
Ｓ２１４により、負荷容量２１を充電するＮＭＯＳ２０
６の反応速度を速くすることができる。そのため、定電
圧出力Ｖout の電圧ドロップに対するボルテージフォロ
ワ回路２００の補償動作を速め、定電圧出力Ｖout のＧ
ＮＤ側への電圧ドロップを防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相補型ＭＯＳトランジ
スタ（以下、ＣＭＯＳという）で構成された大規模集積
回路（以下、ＬＳＩという）等にオンチップで集積され
る定電圧回路に関するものである。

【０００２】

【従来の技術】従来、例えば、ＣＭＯＳＬＳＩにおい
て、変動する電源電圧に対して内部の回路を安定して動
作させるために、ＬＳＩチップ内部に定電圧発生回路を
設け、その定電圧を内部回路の電源として用いる方法が
採用されている。また、低消費電力（ローパワー）系の
ＬＳＩでは、その消費電流をできるだけ小さくするため
に、ＬＳＩ内部の電源を外部から供給される電圧より低
い電圧にする目的で、定電圧発生回路を使用する例が多
い。

【０００３】図２は、従来の一般的な定電圧発生回路を
示す構成図である。この定電圧発生回路は、基準電圧を
ノードＮ１へ出力する基準電圧発生回路１と、定電圧出
力端子１８側のノードＮ１０の出力電圧を該ノードＮ１
上の基準電圧と一致させる差動増幅器を用いたボルテー
ジフォロワ回路１０とで、構成されている。定電圧出力
端子１８には、負荷２０のノードＮ２０が接続されてい
る。この負荷２０は、ＬＳＩの内部回路を等価的に表現
したものであり、例えば負荷容量２１、スイッチ２２、
及び負荷抵抗２３で構成されている。この種の定電圧発
生回路では、基準電圧発生回路１で発生させた基準電圧
を、電源電圧ＶＤＤ及び接地（ＧＮＤ）間に接続された
ボルテージフォロワ回路１０によって取出し、定電圧出
力端子１８に、ＬＳＩの内部電源として使用する定電圧
を発生させる。

【０００４】図３は、図２のボルテージフォロワ回路１
０の従来の一般的な回路図である。このボルテージフォ
ロワ回路１０は、基準電圧発生回路１から発生される基
準電圧によって導通状態が制御される入力用のＮチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳという）１１
と、定電圧出力端子１８の電圧によって導通状態が制御
される入力用のＮＭＯＳ１２とを、有している。各ＮＭ
ＯＳ１１，１２には、能動負荷用のＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳという）１３，１４が接続
され、さらにそのＰＭＯＳ１３，１４が電源電圧ＶＤＤ
に接続されている。この能動負荷用のＰＭＯＳ１３，１
４は、そのコンダクタンスｇｍ（＝チャネル幅Ｗ／チャ
ネル長Ｌ）が等しくなるように設計されている。ＮＭＯ
Ｓ１１，１２は、定電流源１５を介してＧＮＤに接続さ
れている。ＮＭＯＳ１２とＰＭＯＳ１４との間には、出
力ソースフォロワＮＭＯＳ１６のゲートが接続され、そ
のソース・ドレインが電源電圧ＶＤＤ及び定電圧出力端
子１８にそれぞれ接続されている。定電圧出力端子１８
は、定電流源１７を介してＧＮＤに接続されている。こ
の種のボルテージフォロワ回路１０では、基準電圧発生
回路１から発生される基準電圧と定電圧出力端子１８上
の電圧とによってＮＭＯＳ１１，１２が導通制御され、
両入力電圧の差が差動増幅されてＰＭＯＳ１４から出力
され、その出力によってＮＭＯＳ１６がゲート制御さ
れ、一定の出力電圧Ｖout が定電圧出力端子１８から出
力される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
定電圧発生回路では、次のような問題があり、それを解
決することが困難であった。 （ａ） 図４は、図２及び図３に示す従来の定電圧発生
回路の出力電圧Ｖout の波形図である。なお、ＶＦは一
定の出力電圧Ｖout の変動、Ｖ１は出力電圧Ｖout の電
圧降下（ドロップ）、Ｔ１はパルス電流負荷発生期間で
ある。負荷２０としてパルス状の電流がかかった場合、
図４に示すように、定電圧発生回路の出力電圧Ｖout が
大きく変動する。パルス状の電流負荷は、例えば、ＬＳ
Ｉ内部の回路が停止状態から起動がかかった場合とか、
あるいはＬＳＩが外付けのブザーやモータ等を駆動（ド
ライブ）しに行った場合等に発生する。 （ｂ） 図５は、パルス電流負荷が連続で発生した場合
の従来の図２及び図３に示す定電圧発生回路の出力電圧
波形図である。なお、Ｖ１はパルス電流負荷が連続して
発生した場合の第１のパルス電流負荷により発生する出
力電圧Ｖout の電圧降下（ドロップ）、Ｖ２は第２以降
のパルス電流負荷により発生する場合の出力電圧Ｖout
の電圧降下（ドロップ）、Ｔ１，Ｔ２，Ｔ３は第１，第
２，第３のパルス電流負荷発生期間である。図５に示す
ように、パルス電流負荷が連続して発生した場合、第１
のパルス電流負荷発生期間Ｔ１では、図４中の電圧ドロ
ップＴ１と同等の電圧ドロップＴ１が発生するが、第２
以降のパルス電流負荷発生期間Ｔ２，Ｔ３，…において
は、さらに大きな電圧ドロップＶ２が発生する場合があ
る。このようなパルス電流負荷が連続して発生する状況
としては、例えば、ブザーを間欠的に連続して鳴らすと
か、あるいはある一定周期でＬＳＩの内部回路に起動を
かけてから止めることを繰り返す等のアプリケーション
によって頻繁に発生し得る。

【０００６】（ｃ） 前記（ａ），（ｂ）のようなパル
ス電流負荷により発生する定電圧出力回路の出力変動Ｖ
Ｆは、即ちＬＳＩ内部回路の電源電圧の変動であり、定
電圧発生回路の本来の目的の１つである内部回路の安定
動作を妨げることになる。特に、ＧＮＤ側への変動（Ｖ
１，Ｖ２）は、ＬＳＩ内部回路の電源電圧のドロップに
なり、回路の誤動作を引き起こすという大きな問題とな
る。この問題は、前述したようにローパワー系のＬＳＩ
で定電圧発生回路を使用する場合、もともと定電圧値を
低く設定しているため、電源電圧マージンが本質的に小
さいことから、より深刻である。以上のような従来の定
電圧発生回路における不具合（ａ）〜（ｃ）の発生メカ
ニズムを次の（ｄ），（ｅ）で説明する。

【０００７】（ｄ） 従来の定電圧発生回路では、図２
に示すように、負荷２０として等価的に表現したＬＳＩ
の内部回路が、停止状態から急に起動がかかったり、あ
るいはＬＳＩの外付けのブザーやモータ等を急にドライ
ブした場合、パルス状の電流負荷が発生する。これは、
負荷２０内のスイッチ２２が開放状態から急に閉じた
後、再び開放した場合に相当する。このスイッチ２２が
閉じている期間が図４に示すパルス電流負荷発生期間Ｔ
１である。このスイッチ２２が閉じている期間（Ｔ
１）、ボルテージフォロワ回路１０からノードＮ１０，
Ｎ２０を経由して負荷抵抗２３に負荷電流が流れる。ボ
ルテージフォロワ回路１０は、定常状態（パルス状の負
荷電流の発生する前）では、ノードＮ１とＮ１０の電圧
が等しくなるように動作し、その状態で、ある値の出力
インピーダンスを有している。そこに、前記のようなパ
ルス電流負荷が発生すると、その電流値と出力インピー
ダンスの値で決まる電圧ドロップが過渡的に生じる。本
来であれば、ボルテージフォロワ回路１０はノードＮ１
０が少しでも電圧ドロップを起こせば、それを補償し、
元の電圧、即ちノードＮ１の電圧に戻すように動作する
はずである。ところが、ノードＮ１０の先には負荷容量
２１がぶら下がっている。この負荷容量２１は、ＬＳＩ
の内部回路の電源容量であり、その内部回路の規模によ
るが、通常、数十ｐＦ〜数百ｐＦの大きな容量である。
このため、ノードＮ１０の電圧は電圧ドロップが生じて
も、その補償動作に遅れが生じ、結果的に、図４に示す
ような定電圧出力の変動ＶＦが発生してしまう。ここ
で、図２のノードＮ１０の電圧ドロップに対する補償動
作の遅れに対して、図３のボルテージフォロワ回路１０
の内部の状態を考える。補償動作の遅れの原因は、負荷
容量２１の存在である。即ち、負荷容量２１を充電する
応答が遅くなるため、定電圧発生回路の電圧ドロップが
生じてしまう。

【０００８】（ｅ） 図５に示すように、パルス電流負
荷が連続して発生する場合、前述したように第１のパル
ス電流負荷により発生した出力電圧Ｖout の電圧ドロッ
プＶ１よりもさらに大きな電圧ドロップＶ２が、第２以
降のパルス電流負荷により発生する場合がある。この第
２以降のパルス電流負荷による電圧ドロップＶ２は、第
１のパルス電流負荷による電圧ドロップＶ１の２倍以上
の大きなドロップになることがある。このような場合、
現実的には、第１のパルス電流負荷による電圧ドロップ
Ｖ１は問題にならないが、第２以降のパルス電流負荷に
よる電圧ドロップＶ２によってＬＳＩが誤動作を起こす
という状況が発生し得る。ここで、第２以降のパルス電
流負荷による出力電圧Ｖout の電圧ドロップＶ２の方
が、第１のパルス電流負荷による電圧ドロップＶ１より
も大きくなる理由について説明する。

【０００９】第１のパルス電流負荷の場合と第２以降の
パルス電流負荷の場合との相違点は、パルス電流負荷が
かかる時点での定電圧出力端子１８の電位の状態によ
る。即ち、図３に示す定電圧出力端子１８のパルス電流
負荷のかかる時点の電圧は、第１のパルス電流負荷が図
５中のａ点、さらに第２のパルス電流負荷が図５中のｂ
点になる。ａ点に比べ、ｂ点の電圧の方が高くなってい
るのは、ａ点は定電圧発生回路の定常状態の出力電圧Ｖ
out であるのに対し、ｂ点は第１のパルス電流負荷によ
る電圧ドロップＶ１の補償動作の過渡応答中の電圧だか
らである。ｂ点の時のボルテージフォロワ回路１０の内
部を考えると、定電圧出力端子１８は定常状態の出力電
圧Ｖout （ａ点の電圧）より高い電位にある。そのた
め、ボルテージフォロワ回路１０としては、定電圧出力
端子１８の電位を定常状態の電位に近づけるためにそれ
を下げるような動作をしている最中で、つまり図３中の
ＮＭＯＳ１６をオフして定電流源１７で、負荷容量２１
を放電している状態にある。即ち、ＮＭＯＳ１６のゲー
ト電圧は、該ＮＭＯＳ１６をオフさせるためにＧＮＤ側
に振れている。この状態で、第２のパルス電流負荷がか
かることになる。パルス電流負荷がかかると、前述のよ
うに定電圧出力端子１８の電位がＧＮＤ側に引かれ、そ
れを補償するために、ＮＭＯＳ１６がオンして負荷容量
２１を充電するという動作を行うことになる。図５のａ
点のように、この動作に入る前が定常状態の場合、ＮＭ
ＯＳ１６がオンまたはハーフオンの状態にあるため、該
ＮＭＯＳ１６がオンして負荷容量２１を充電し始めるま
での時間が短くて済む。しかし、図５のｂ点のように、
ＮＭＯＳ１６が完全にオフしている状態からだと、該Ｎ
ＭＯＳ１６をオンさせるためのゲート電位を、ＧＮＤに
近いレベルから該ＮＭＯＳ１６をオンできるレベルまで
引き上げるのに時間がかかる。従って、パルス電流負荷
による出力電圧Ｖout の電圧ドロップＶ２に対する補償
動作がより遅れてしまうことになり、結果的に、電圧ド
ロップＶ２が大きくなってしまう。

【００１０】以上のようなタイミングで、パルス電流負
荷が連続してかかった場合、第２以降のパルス電流負荷
による出力電圧Ｖout の電圧ドロップＶ２は、第１のパ
ルス電流負荷による電圧ドロップＶ１よりも大きなもの
となってしまう。本発明は、前記従来技術が持っていた
課題として、定電圧発生回路をＬＳＩ等の内部回路の電
源に使用する場合のパルス電流負荷によって発生する電
源電圧ドロップにより引き起こされるＬＳＩ内部回路の
誤動作という点について解決し、パルス状の電流負荷が
かかっても、出力電圧のＧＮＤ側への電圧ドロップの発
生しない定電圧発生回路を提供することを目的とする。
さらに、パルス状の電流負荷が連続してかかっても、第
２以降のパルス電流負荷に対するより大きな出力電圧の
ＧＮＤ側への電圧ドロップの発生しない定電圧発生回路
を提供することを目的とする。

【００１１】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、基準電圧を発生する基準電圧発生回
路と、前記基準電圧に追随する出力電圧を定電圧出力端
子へ出力するボルテージフォロワ回路とを備えた定電圧
発生回路において、次のような手段を設けている。ここ
で、ボルテージフォロワ回路は、前記基準電圧及び出力
電圧によってそれぞれ導通状態が制御される第１及び第
２の入力トランジスタと、前記第１及び第２の入力トラ
ンジスタにそれぞれ直列接続された第１及び第２の能動
負荷トランジスタと、前記第２の能動負荷トランジスタ
で駆動されて前記出力電圧を出力する出力ソースフォロ
ワトランジスタとを、有している。この第１の発明で
は、従来の定電圧発生回路において、制御電極が前記第
２の能動負荷トランジスタの制御電極に共通接続され、
かつ該第２の能動負荷トランジスタに対して並列接続さ
れ、前記出力ソースフォロワトランジスタを駆動する駆
動用トランジスタを設けている。

【００１２】第２の発明では、第１の発明と同様に、基
準電圧を発生する基準電圧発生回路と、前記基準電圧に
追随する出力電圧を定電圧出力端子へ出力するボルテー
ジフォロワ回路とを備えた定電圧発生回路において、前
記第２の能動負荷トランジスタの駆動能力を前記第１の
能動負荷トランジスタの駆動能力よりも大きく設定して
いる。第３の発明では、基準電圧を発生する基準電圧発
生回路と、前記基準電圧に追随する出力電圧を定電圧出
力回路へ出力するボルテージフォロワ回路とを備えた定
電圧発生回路において、前記出力電圧のＧＮＤ側への電
圧ドロップを検出する電圧降下検出回路と、前記電圧降
下検出回路の出力に基づき負荷電流を前記定電圧出力端
子へ供給する負荷電流供給回路とを、設けている。第４
の発明では、第３の発明の電圧降下検出回路を、前記基
準電圧を入力しかつ前記ボルテージフォロワ回路と同一
構成の電圧降下検出用ボルテージフォロワ回路と、前記
ボルテージフォロワ回路の出力と前記電圧降下検出用ボ
ルテージフォロワ回路の出力とを比較するコンパレータ
とで、構成している。

【００１３】第５の発明では、第３の発明の負荷電流供
給回路を、正電源の場合はＰＭＯＳ、負電源の場合はＮ
ＭＯＳで構成している。第６の発明では、基準電圧を発
生する基準電圧発生回路と、前記基準電圧に追随する出
力電圧を定電圧出力端子へ出力するボルテージフォロワ
回路とを備えた定電圧発生回路において、次のような手
段を設けている。ここで、ボルテージフォロワ回路は、
前記基準電圧及び出力電圧によってそれぞれ導通状態が
制御される第１及び第２の入力トランジスタと、前記第
１及び第２の入力トランジスタにそれぞれ直列接続され
た第１及び第２の能動負荷トランジスタと、前記第２の
能動負荷トランジスタで駆動されて前記出力電圧を出力
する第１導電型の出力ソースフォロワトランジスタと、
前記出力ソースフォロワトランジスタに直列接続された
出力段の定電流源とを、有している。この第６の発明で
は、従来の定電圧発生回路において、制御電極が前記出
力ソースフォロワトランジスタの制御電極に共通接続さ
れ、かつ前記定電流源に対して並列接続された第２導電
型のトランジスタを、ソースフォロワ形式で設けてい
る。

【００１４】

【作用】第１の発明によれば、以上のように定電圧発生
回路を構成したので、負荷容量を充電する際、駆動用ト
ランジスタは出力ソースフォロワトランジスタを駆動し
てその応答速度を速くする。出力ソースフォロワトラン
ジスタの応答速度が速くなると、結果的に、定電圧出力
の電圧ドロップに対する補償動作が速くなり、それによ
って電圧ドロップが防止される。第２の発明によれば、
第２の能動負荷トランジスタの駆動能力が大きいので、
その駆動能力によって負荷容量充電時における出力ソー
スフォロワトランジスタの応答速度が速くなり、結果的
に、定電圧出力の電圧ドロップに対する補償動作が速く
なって該電圧ドロップが防止される。第３の発明によれ
ば、出力電圧が例えばＧＮＤ側へドロップした場合、そ
れが電圧降下検出回路で検出され、その電圧降下検出回
路の出力に基づき、負荷電流供給回路が負荷電流を定電
圧出力端子へ供給する。これにより、ボルテージフォロ
ワ回路の補償動作のうち、特にＧＮＤ側への電圧ドロッ
プの補償動作の応答速度が速くなる。

【００１５】第４の発明によれば、電圧降下検出回路が
電圧降下検出用ボルテージフォロワ回路とコンパレータ
とで構成されているので、簡単な構成で、的確な電圧ド
ロップの検出が行える。第５の発明によれば、負荷電流
供給回路を構成するＰＭＯＳまたはＮＭＯＳは、電圧降
下検出回路の出力に基づきゲート制御されて定電圧出力
端子への負荷電流の供給を行う。第６の発明によれば、
出力段の定電流源に並列接続されたトランジスタは、パ
ルス電流負荷による定電圧出力の電圧ドロップの補償動
作の過渡応答を短時間に収束させ、第１のパルス電流負
荷に続く第２以降のパルス電流負荷に基づくより大きな
定電圧出力の電圧ドロップを防止する働きがある。従っ
て、前記課題を解決できるのである。

【００１６】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示す定電圧発生回路の
回路図である。この定電圧発生回路は、例えばＣＭＯＳ
ＬＳＩにオンチップで集積され負荷２０に一定電圧の出
力電圧Ｖout を供給する回路であり、基準電圧を発生す
る抵抗分割回路等で構成された基準電圧発生回路１００
と、該基準電圧発生回路１００の出力側に接続され一定
の出力電圧Ｖout を出力端子２５０から出力する差動増
幅器を用いたボルテージフォロワ回路２００とを、備え
ている。負荷２０は、従来と同様に、ＬＳＩの内部回路
を等価的に表現したものであり、負荷容量２１、スイッ
チ２２、及び負荷抵抗２３で構成されている。ボルテー
ジフォロワ回路２００は、従来の図３に示すボルテージ
フォロワ回路１０に、出力ソースフォロワトランジスタ
を駆動するトランジスタ（２１４）を追加したものであ
る。即ち、このボルテージフォロワ回路２００は、基準
電圧発生回路１００から発生される基準電圧によって導
通状態が制御される第１の入力用ＮＭＯＳ２０１と、定
電圧出力端子２５０上の出力電圧Ｖout によって導通状
態が制御される第２の入力用ＮＭＯＳ２０２とを、有し
ている。ＮＭＯＳ２０１，２０２には、第１，第２の能
動負荷用ＰＭＯＳ２０３，２０４が接続され、それらが
電源電圧ＶＤＤに接続されている。

【００１７】ＰＭＯＳ２０３と２０４はゲートが共通接
続され、さらにそれらのゲートがＰＭＯＳ２０３のドレ
インに接続されている。ＮＭＯＳ２０１，２０２は、定
電流源２０５に共通接続され、その定電流源２０５がＧ
ＮＤに接続されている。ＰＭＯＳ２０４のドレインは、
出力ソースフォロワＮＭＯＳ２０６のゲートに接続さ
れ、そのドレイン・ソースが電源電圧ＶＤＤ及び定電圧
出力端子２５０にそれぞれ接続され、その定電圧出力端
子２５０が出力段の定電流源２０７を介してＧＮＤに接
続されている。本実施例の特徴は、ＮＭＯＳ２０６を駆
動する駆動用ＰＭＯＳ２１４を追加したことである。こ
のＰＭＯＳ２１４は、ＮＭＯＳ２０６のゲートを充電す
るためのＰＭＯＳ２０４に対し、ゲート、ソース及びド
レインが共通接続されている。ＰＭＯＳ２１４は、ＰＭ
ＯＳ２０４ではＮＭＯＳ２０６のゲートを速く充電でき
ないので、それを補うためのトランジスタである。

【００１８】次に、動作を説明する。基準電圧発生回路
１００から基準電圧が発生されると、その基準電圧と定
電圧出力端子２５０の出力電圧Ｖout とによってボルテ
ージフォロワ回路２００内のＮＭＯＳ２０１，２０２が
相補的に導通制御され、その基準電圧と出力電圧Ｖout
との差が差動増幅されてＰＭＯＳ２０４，２１４から出
力される。このＰＭＯＳ２０４，２１４の出力によって
ＮＭＯＳ２０６のゲートが制御され、定電圧出力端子２
５０から一定の出力電圧Ｖout が出力される。定電圧出
力端子２５０に接続された負荷２０が緩やかに変動する
と、それに応じて該定電圧出力端子２５０上の出力電圧
Ｖout も変動するが、該出力電圧Ｖout がボルテージフ
ォロワ回路２００によって基準電圧発生回路１００から
発生される基準電圧に等しくなるように制御される。例
えば、負荷２０内のスイッチ２２が開放状態から急に閉
じた後、再び開放した場合には、そのスイッチ２２が閉
じている期間、定電圧出力端子２５０及び負荷２０内の
ノードＮ２０を経由して負荷抵抗２３に、従来の図４に
示すようなパルス状の負荷電流が流れるおそれがある。
従来、このようなパルス状の負荷電流が発生すると、そ
の電流値と、定常状態におけるボルテージフォロワ回路
２００の出力インピーダンスの値とで決まる電圧ドロッ
プが過渡的に生じ、負荷容量２１が定電圧出力端子２５
０に接続されているので該ボルテージフォロワ回路２０
０の補償動作に遅れが生じる。ところが、本実施例で
は、駆動用のＰＭＯＳ２１４を設けているので、ＮＭＯ
Ｓ２０６のゲートを速く充電することができ、該ＮＭＯ
Ｓ２０６の応答速度が速くなる。そのため、負荷容量２
１を充電する応答速度が速くなり、結果的に、定電圧の
出力電圧Ｖout の電圧ドロップに対するボルテージフォ
ロワ回路２００としての補償動作が速くなり、電圧ドロ
ップを的確に防止できる。

【００１９】このように、本実施例では、ＮＭＯＳ２０
６のゲートを充電するＰＭＯＳ２１４を設けたので、定
電圧発生回路にパルス状の電流負荷がかかった場合で
も、出力電圧Ｖout のＧＮＤ側への電圧ドロップを防止
することが可能となる。そのため、例えばローパワー系
のＬＳＩに定電圧発生回路の出力を内部回路の電源とし
て使用する場合、パルス状の負荷電流による定電圧発生
回路のＧＮＤ側への電圧ドロップ分のマージンを必要と
しなくなる。従って、電源電圧として定電圧発生回路の
出力設定値を下げることができ、よりローパワーなＬＳ
Ｉの実現が期待できる。

【００２０】第２の実施例 図６は、本発明の第２の実施例を示す定電圧発生回路の
回路図であり、第１の実施例の図１中の要素と共通の要
素には共通の符号が付されている。この定電圧発生回路
では、図１のボルテージフォロワ回路２００内のＰＭＯ
Ｓ２０４，２１４に代えて、ＰＭＯＳ２２４を設けたボ
ルテージフォロワ回路２００Ａを設けている。このＰＭ
ＯＳ２２４のコンダクタンスｇｍ（＝チャネル幅Ｗ／チ
ャネル長Ｌ）は、それと対になるＰＭＯＳ２０３のコン
ダクタンスｇｍ（＝チャネル幅Ｗ／チャネル長Ｌ）より
も大きく設定されている。このような回路構成にした理
由は、次の通りである。第１の実施例を示す図１のＰＭ
ＯＳ２０４と２１４は、そのソース、ゲート及びドレイ
ンが共通接続されている。このＰＭＯＳ２１４を追加す
るということは、ＰＭＯＳ２０４の電流供給能力を大き
くする。即ち、ＰＭＯＳ２０４のコンダクタンスｇｍを
大きくしたことと等価である。ＰＭＯＳ２０４のコンダ
クタンスｇｍを大きくするということは、ＣＭＯＳにお
いてＭＯＳトランジスタのチャネル幅Ｗ／チャネル長Ｌ
を大きくすることである。また、一般的に差動増幅器で
構成されるボルテージフォロワ回路は、正入力と負入力
に対する対称性が要求されるので、差動段の能動負荷ト
ランジスタのコンダクタンスｇｍが同一に設計される。
従来の図３において説明すると、差動段の能動負荷用Ｐ
ＭＯＳ１３と１４のコンダクタンスｇｍが同一に設計さ
れることである。

【００２１】ここで、従来の図３と本実施例の図６とを
比較すると、回路的には全く等価であることがわかる。
ところが、一般的なボルテージフォロワ回路の差動段の
能動負荷トランジスタ対は、図３に示すようにＰＭＯＳ
１３と１４のコンダクタンスｇｍ（＝Ｗ／Ｌ）が等しく
なるように設計されている。これに対し、本実施例で
は、ボルテージフォロワ回路２００Ａ内の差動段の能動
負荷用ＰＭＯＳ２０３，２２４対のうち、ＮＭＯＳ２０
６をドライブする方のＰＭＯＳ２２４のコンダクタンス
ｇｍ（＝Ｗ／Ｌ）が、他方のＰＭＯＳ２０３のコンダク
タンスｇｍ（＝Ｗ／Ｌ）よりも大きくなるように設定さ
れている。従って、第１の実施例と同様に、パルス状の
負荷電流に対する電圧ドロップに対し、ＰＭＯＳ２２４
によってＮＭＯＳ２０６のゲートを速く充電することが
でき、その結果、該ＮＭＯＳ２０６の応答速度が速くな
ってその電圧ドロップに対するボルテージフォロワ回路
２００Ａとしての補償動作を速め、該電圧ドロップを防
止することができる。しかも、このような回路構成にす
ることにより、第１の実施例よりも素子数を減らすこと
ができる。

【００２２】第３の実施例 図７は、本発明の第３の実施例を示す正電源回路型定電
圧発生回路の回路図であり、第１の実施例の図１中の要
素と共通の要素には共通の符号が付されている。この定
電圧発生回路は、第１の実施例の基準電圧発生回路１０
０と、第１の実施例のボルテージフォロワ回路２００と
異なる回路構成のボルテージフォロワ回路２００Ｂと、
電圧降下検出回路３００及び負荷電流供給回路４００と
で、構成されている。ボルテージフォロワ回路２００Ｂ
は、正入力端子が基準電圧発生回路１００の出力側ノー
ドＮ１００に接続され、出力端子がノードＮ２００に接
続されており、従来の図３に示す差動増幅器で構成され
たボルテージフォロワ回路１０と同一の回路構成であ
る。電圧降下検出回路３００は、ノードＮ２００の出力
電圧Ｖout が少しでもドロップした時にそれを検出する
回路であり、差動増幅器を用いたボルテージフォロワ回
路３１０と、コンパレータ（電圧比較器）３２０とで、
構成されている。

【００２３】ボルテージフォロワ回路３１０は、正入力
端子がノードＮ１００に接続されており、ＬＳＩのパタ
ーンレイアウト上で、定電圧の出力電圧Ｖout を発生さ
せるためのボルテージフォロワ回路２００Ｂと全く同一
（大きさ、形状、方向等の全て）の回路構成になってい
る。そして、各ボルテージフォロワ回路２００Ｂ，３１
０の正入力端子がノードＮ１００に共通接続され、さら
にそれらの各ボルテージフォロワ回路２００Ｂ，３１０
がレイアウト的に全く同一であるため、その入力オフセ
ットも同一の値になり、それらの各出力側ノードＮ２０
０，Ｎ３１０に全く同一の電圧が発生するようになって
いる。コンパレータ３２０は、正入力端子がノードＮ２
００に、負入力端子がノードＮ３１０にそれぞれ接続さ
れ、両入力電圧差に応じた電圧を出力側ノードＮ３２０
から出力するようになっている。ノードＮ３２０には、
負荷電流供給回路４００が接続されている。負荷電流供
給回路４００は、ノードＮ２００に接続されており、電
圧降下検出回路３００の出力に基づき、負荷電流を定電
圧出力端子２５０へ供給する回路である。この負荷電流
供給回路４００は、ＰＭＯＳ４０１で構成されており、
そのソース・ドレインが電源電圧ＶＤＤと定電圧出力端
子２５０にそれぞれ接続され、さらにゲートがノードＮ
３２０に接続されている。

【００２４】次に、動作を説明する。負荷電流の無い場
合、ボルテージフォロワ回路２００Ｂと３１０が同一の
電圧を出力するので、コンパレータ３２０の入力が同電
位となる。ここで、パルス状の負荷電流が流れて定電圧
の出力電圧Ｖout が電圧ドロップを起こすと、コンパレ
ータ３２０がそれを検出する。この際、出力電圧Ｖout
がＧＮＤ側へドロップすると、コンパレータ３２０の出
力側ノードＮ３２０から、ＧＮＤレベルが発生し、負荷
電流供給回路４００へ送られる。負荷電流はＧＮＤ側に
吸い込まれる電流であるから、その電流を供給するため
に、負荷電流供給回路４００がＰＭＯＳ４０１で構成さ
れている。出力電圧Ｖout がＧＮＤ側へドロップした場
合、コンパレータ３２０の出力がＧＮＤレベルのため、
負荷電流供給用のＰＭＯＳ４０１がオンする。これによ
り、電源電圧ＶＤＤから定電圧出力端子２５０及びノー
ドＮ２０を経由して負荷２０へ電流を供給するので、出
力電圧Ｖout の電圧ドロップを防止できる。この一連の
補償動作の速度を決めるのは、コンパレータ３２０の反
応速度であるが、該コンパレータ３２０の負荷として設
けられているのは負荷電流供給用のＰＭＯＳ４０１だけ
であるため、充分速く動作する。そのため、出力電圧Ｖ
out の電圧ドロップを最小限に抑えることが可能であ
る。

【００２５】以上のように、本実施例では、定電圧の出
力電圧Ｖout のＧＮＤ側への電圧ドロップを検出する電
圧降下検出回路３００と、負荷電流供給回路４００とを
設けたので、定電圧出力端子２５０にパルス状の電流負
荷がかかった場合でも、該出力電圧Ｖout のＧＮＤ側へ
の電圧ドロップを防止することが可能となる。そのた
め、第１の実施例と同様に、ローパワー系のＬＳＩに定
電圧発生回路の出力を内部回路の電源として使用する場
合、パルス状の負荷電流による定電圧発生回路のＧＮＤ
側への電圧ドロップ分のマージンを必要としなくなるた
め、電源電圧としての定電圧発生回路の出力設定値を下
げることができ、よりローパワーなＬＳＩの実現が期待
できる。

【００２６】第４の実施例 図８は、本発明の第４の実施例を示す負電源回路型定電
圧発生回路の回路図であり、第３の実施例の図７中の要
素と共通の要素には共通の符号が付されている。この定
電圧発生回路では、第３の実施例の正電源回路を負電源
回路に置き換えたものである。この場合、負荷電流はＧ
ＮＤから負電源電圧ＶＳＳへはき出す電流となるため、
負荷電流供給回路４００はＮＭＯＳ４０２で構成されて
いる。このような回路構成にしても、定電圧の出力電圧
Ｖout のＧＮＤ側への電圧ドロップの補償動作が、第３
の実施例と同様に行われ、その第３の実施例と同様の利
点がある。

【００２７】第５の実施例 図９は、本発明の第５の実施例を示す定電圧発生回路の
回路図であり、第１の実施例の図１中の要素と共通の要
素には共通の符号が付されている。この定電圧発生回路
では、第１図のボルテージフォロワ回路２００内のＰＭ
ＯＳ２１４に代えて、出力段の定電流源２０７と並列に
ソースフォロワＰＭＯＳ２３４を接続したボルテージフ
ォロワ回路２００Ｃを設けた点のみが異なっている。Ｐ
ＭＯＳ２３４は、ゲートがＮＭＯＳ２０６のゲートと共
通接続され、さらにソース・ドレインが定電圧出力端子
２５０とＧＮＤにそれぞれ接続されている。次に、動作
を説明する。出力段の定電流源２０７と並列に接続され
たＰＭＯＳ２３４は、従来の図５に示す第２のパルス電
流負荷がかかる時点で、定電流源２０７の負荷容量２１
を放電する動作を補う動作をする。パルス電流負荷によ
る定電圧出力のドロップに対する補償動作の過渡応答の
収束速度は、出力段の定電流源２０７の電流能力によっ
て決まる。通常、この定電流源２０７は、定電圧発生回
路の消費電流を小さく抑えるために、必要最小限の電流
能力しか持たせない。そこで、本実施例では、ＰＭＯＳ
２３４によって負荷容量２１の放電を補うようにしてい
る。

【００２８】図５のｂ点におけるＮＭＯＳ２０６のゲー
ト電位は、該ＮＭＯＳ２０６をオフするためにＧＮＤレ
ベルに近づいている。そのため、ＮＭＯＳ２０６に対し
て異なるタイプのＰＭＯＳ２３４は、逆にオン状態にな
り、定電流源２０７と並列に負荷容量２１を放電するこ
とができる。また、定電圧の出力電圧Ｖout が定常状態
のレベルに近づくと、ＰＭＯＳ２３４がオフする。その
ため、ＰＭＯＳ２３４は、定常状態では回路動作に寄与
せず、パルス状の電流負荷による出力電圧Ｖout のドロ
ップに対する補償動作の過渡応答時のみ動作する。従っ
て、消費電流を気にせず、電流能力を大きく取ることが
できるので、過渡応答の収束時間を短くすることが可能
となる。以上のように、本実施例では、出力段の定電流
源２０７と並列にソースフォロワＰＭＯＳ２３４を設け
たので、パルス電流負荷による定電圧出力のドロップに
対する補償動作の過渡応答の収束時間を短縮できる。そ
のため、定電圧発生回路に連続したパルス電流負荷がか
かっても、第２以降のパルス電流負荷に対するより大き
な定電圧出力の電圧ドロップを防止することができる。
従って、例えばローパワー系のＬＳＩに定電圧発生回路
の出力を内部回路の電源として用いる場合、連続したパ
ルス電流負荷の第２以降のパルス電流負荷に対するより
大きな定電圧のドロップ分のマージンを必要としなくな
るので、電源電圧として定電圧発生回路の出力設定値を
下げることができ、よりローパワーなＬＳＩの実現が期
待できる。

【００２９】なお、本発明は上記実施例に限定されず、
種々の変形例が可能である。その変形例としては、例え
ば次のようなものがある。 （ａ） 第１の実施例の図１、及び第２の実施例の図６
では、正電源回路の定電圧発生回路について説明した
が、電源の極性及びトランジスタの極性を変えることに
より、負電源回路構成にしても、定電圧出力のＧＮＤ側
へのドロップを防止できる。 （ｂ） 第５の実施例の図９では、正電源回路について
説明したが、電源の極性及びトランジスタの極性を変え
ることによって負電源回路構成にしても、上記実施例と
同様、連続したパルス電流負荷による定電圧出力の第２
以降のパルス電流負荷に対するより大きな電圧ドロップ
を防止することができる。 （ｃ） 上記実施例の定電圧発生回路では、ＣＭＯＳＬ
ＳＩに組込んだ回路構成について説明したが、上記実施
例をバイポーラトランジスタを用いて構成したり、ある
いはバイポーラトランジスタとＣＭＯＳを組合せた集積
回路等にも適用できる。

【００３０】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、出力段の出力ソースフォロワトランジスタの
反応速度を速めるために、その制御電極を充電する駆動
用トランジスタを設けたので、定電圧発生回路にパルス
状の負荷電流がかかった場合でも、定電圧出力のＧＮＤ
側への電圧ドロップを防止できる。これにより、例えば
ローパワー系のＬＳＩ等に定電圧発生回路の出力を内部
回路の電源として使用する場合、パルス状の負荷電流に
よる定電圧発生回路のＧＮＤ側への電圧ドロップ分のマ
ージンを必要としなくなる。従って、電源電圧として定
電圧発生回路の出力設定値を下げることができ、よりロ
ーパワーなＬＳＩ等を実現できる。第２の発明によれ
ば、第２の能動負荷トランジスタの駆動能力を第１の能
働負荷トランジスタの駆動能力よりも大きく設定したの
で、出力ソースフォロワトランジスタの反応速度を速め
ることができ、第１の発明と同様に、定電圧発生回路に
パルス状の電流負荷がかかった場合でも、定電圧出力の
ＧＮＤ側への電圧ドロップを防止できる。第３の発明に
よれば、定電圧出力のＧＮＤ側への電圧ドロップを検出
する電圧降下検出回路と、負荷電流供給回路とを設けた
ので、第１の発明と同様に、定電圧発生回路にパルス状
の電流負荷がかかった場合でも、定電圧出力のＧＮＤ側
への電圧ドロップを防止できる。

【００３１】第４の発明によれば、電圧降下検出回路
を、例えばボルテージフォロワ回路とＬＳＩ等のレイア
ウトパターン上、全く同一の電圧降下検出用ボルテージ
フォロワ回路と、コンパレータとで構成したので、簡単
な回路構成で、定電圧出力のＧＮＤ側への電圧ドロップ
を精度良く検出できる。第５の発明によれば、負荷電流
供給回路をＰＭＯＳまたはＮＭＯＳで構成したので、Ｃ
ＭＯＳＬＳＩ等へ簡単に組込むことができる。第６の発
明によれば、出力段の定電流源と並列にソースフォロワ
トランジスタを設けたので、パルス状の電流負荷による
定電圧出力のドロップに対する補償動作の過渡応答の収
束時間を短縮できる。これにより、定電圧発生回路に連
続したパルス電流負荷がかかっても、第２以降のパルス
電流負荷に対するより大きな定電圧出力の電圧ドロップ
を防止できる。従って、例えばローパワー系のＬＳＩ等
に定電圧発生回路の出力を内部回路の電源として用いる
場合、連続したパルス電流負荷の第２以降のパルス電流
負荷に対するより大きな定電圧のドロップ分のマージン
を必要としなくなるので、電源電圧として定電圧発生回
路の出力設定値を下げることができ、よりローパワーな
ＬＳＩ等を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す定電圧発生回路の
回路図である。

【図２】従来の定電圧発生回路の構成図である。

【図３】図２のボルテージフォロワ回路の回路図であ
る。

【図４】図２及び図３の出力電圧波形図である。

【図５】パルス電流負荷が連続で発生した場合の図２及
び図３の出力電圧波形図である。

【図６】本発明の第２の実施例を示す定電圧発生回路の
回路図である。

【図７】本発明の第３の実施例を示す定電圧発生回路の
回路図である。

【図８】本発明の第４の実施例を示す定電圧発生回路の
回路図である。

【図９】本発明の第５の実施例を示す定電圧発生回路の
回路図である。

【符号の説明】

２０ 負荷 ２１ 負荷容量 ２２ スイッチ ２３ 負荷抵抗 １００ 基準電圧発生回路 ２００，２００Ａ，２００Ｂ，２００Ｃ ボルテー
ジフォロワ回路 ２０１，２０２ 第１，第２の入力用ＮＭＯＳ ２０３，２０４ 第１，第２の能動負荷用ＰＭ
ＯＳ ２０５，２０７ 定電流源 ２０６ 出力ソースフォロワＮＭＯＳ ２１４ 駆動用ＰＭＯＳ ２２４ 第２の能動負荷用ＰＭＯＳ ２３４ ソースフォロワＰＭＯＳ ３００ 電圧降下検出回路 ３１０ ボルテージフォロワ回路 ３２０ コンパレータ ４００ 負荷電流供給回路 ４０１ 負荷電流供給用ＰＭＯＳ ４０２ 負荷電流供給用ＮＭＯＳ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基準電圧を発生する基準電圧発生回路
   と、前記基準電圧に追随する出力電圧を定電圧出力端子
   へ出力するボルテージフォロワ回路とを備え、 前記ボルテージフォロワ回路は、前記基準電圧及び出力
   電圧によってそれぞれ導通状態が制御される第１及び第
   ２の入力トランジスタと、前記第１及び第２の入力トラ
   ンジスタにそれぞれ直列接続された第１及び第２の能動
   負荷トランジスタと、前記第２の能動負荷トランジスタ
   で駆動されて前記出力電圧を出力する出力ソースフォロ
   ワトランジスタとを、有する定電圧発生回路において、 制御電極が前記第２の能動負荷トランジスタの制御電極
   に共通接続され、かつ該第２の能動負荷トランジスタに
   対して並列接続され、前記出力ソースフォロワトランジ
   スタを駆動する駆動用トランジスタを、 設けたことを特徴とする定電圧発生回路。
2. 【請求項２】 基準電圧を発生する基準電圧発生回路
   と、前記基準電圧に追随する出力電圧を定電圧出力端子
   へ出力するボルテージフォロワ回路とを備え、 前記ボルテージフォロワ回路は、前記基準電圧及び出力
   電圧によってそれぞれ導通状態が制御される第１及び第
   ２の入力トランジスタと、前記第１及び第２の入力トラ
   ンジスタにそれぞれ直列接続された第１及び第２の能動
   負荷トランジスタと、前記第２の能動負荷トランジスタ
   で駆動されて前記出力電圧を出力する出力ソースフォロ
   ワトランジスタとを、有する定電圧発生回路において、 前記第２の能動負荷トランジスタの駆動能力を前記第１
   の能動負荷トランジスタの駆動能力よりも大きくしたこ
   とを特徴とする定電圧発生回路。
3. 【請求項３】 基準電圧を発生する基準電圧発生回路
   と、前記基準電圧に追随する出力電圧を定電圧出力端子
   へ出力するボルテージフォロワ回路とを備えた定電圧発
   生回路において、 前記出力電圧の接地電位側への電圧降下を検出する電圧
   降下検出回路と、 前記電圧降下検出回路の出力に基づき負荷電流を前記定
   電圧出力端子へ供給する負荷電流供給回路とを、 設けたことを特徴とする定電圧発生回路。
4. 【請求項４】 前記電圧降下検出回路は、前記基準電圧
   を入力しかつ前記ボルテージフォロワ回路と同一構成の
   電圧降下検出用ボルテージフォロワ回路と、前記ボルテ
   ージフォロワ回路の出力と前記電圧降下検出用ボルテー
   ジフォロワ回路の出力とを比較するコンパレータとで、
   構成したことを特徴とする請求項３記載の定電圧発生回
   路。
5. 【請求項５】 前記負荷電流供給回路は、正電源の場合
   はＰチャネルＭＯＳトランジスタ、負電源の場合はＮチ
   ャネルＭＯＳトランジスタで構成したことを特徴とする
   請求項３記載の定電圧発生回路。
6. 【請求項６】 基準電圧を発生する基準電圧発生回路
   と、前記基準電圧に追随する出力電圧を定電圧出力端子
   へ出力するボルテージフォロワ回路とを備え、 前記ボルテージフォロワ回路は、前記基準電圧及び出力
   電圧によってそれぞれ導通状態が制御される第１及び第
   ２の入力トランジスタと、前記第１及び第２の入力トラ
   ンジスタにそれぞれ直列接続された第１及び第２の能動
   負荷トランジスタと、前記第２の能動負荷トランジスタ
   で駆動されて前記出力電圧を出力する第１導電型の出力
   ソースフォロワトランジスタと、前記出力ソースフォロ
   ワトランジスタに直列接続された出力段の定電流源と
   を、有する定電圧発生回路において、 制御電極が前記出力ソースフォロワトランジスタの制御
   電極に共通接続され、かつ前記定電流源に対して並列接
   続された第２導電型のトランジスタを、 ソースフォロワ形式で設けたことを特徴とする定電圧発
   生回路。