JP2968826B2 - カレントミラー型増幅回路及びその駆動方法 - Google Patents
カレントミラー型増幅回路及びその駆動方法Info
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- JP2968826B2 JP2968826B2 JP2231524A JP23152490A JP2968826B2 JP 2968826 B2 JP2968826 B2 JP 2968826B2 JP 2231524 A JP2231524 A JP 2231524A JP 23152490 A JP23152490 A JP 23152490A JP 2968826 B2 JP2968826 B2 JP 2968826B2
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
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- Logic Circuits (AREA)
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Description
【発明の詳細な説明】 ［概要］ カレントミラー型増幅回路及びその駆動方法に係り、
詳しくは半導体記憶装置等のデータバスに読み出された
信号を増幅するカレントミラー型増幅回路とその駆動方
法に関し、 カレントミラー回路部の動作が開始する前に差動増幅
回路部を動作可能な状態にして高速化を可能にすること
を目的とし、 相補信号を差動増幅する差動増幅回路部と、前記差動
増幅回路部の高圧電源側に接続されたカレントミラー回
路部と、前記差動増幅回路部の低圧電源側に接続された
活性化信号に基づいて該差動増幅回路部をスタンバイ状
態から活性化状態にするスイッチ回路部とからなるカレ
ントミラー型増幅回路において、前記カレントミラー回
路部に対して並列に接続され、前記高圧電源と差動増幅
回路部とを導通・非導通とに切換え可能なバイパス回路
部と、前記活性化信号が出力された後、前記バイパス回
路を導通状態から非導通状態にする制御信号を該バイパ
ス回路部に出力する制御信号出力回路部とを備えた。
詳しくは半導体記憶装置等のデータバスに読み出された
信号を増幅するカレントミラー型増幅回路とその駆動方
法に関し、 カレントミラー回路部の動作が開始する前に差動増幅
回路部を動作可能な状態にして高速化を可能にすること
を目的とし、 相補信号を差動増幅する差動増幅回路部と、前記差動
増幅回路部の高圧電源側に接続されたカレントミラー回
路部と、前記差動増幅回路部の低圧電源側に接続された
活性化信号に基づいて該差動増幅回路部をスタンバイ状
態から活性化状態にするスイッチ回路部とからなるカレ
ントミラー型増幅回路において、前記カレントミラー回
路部に対して並列に接続され、前記高圧電源と差動増幅
回路部とを導通・非導通とに切換え可能なバイパス回路
部と、前記活性化信号が出力された後、前記バイパス回
路を導通状態から非導通状態にする制御信号を該バイパ
ス回路部に出力する制御信号出力回路部とを備えた。
［産業上の利用分野］ 本発明はカレントミラー型増幅回路及びその駆動方法
に係り、詳しくは半導体記憶装置等のデータバスに読み
出された信号を増幅するカレントミラー型増幅回路とそ
の駆動方法に関するものである。
に係り、詳しくは半導体記憶装置等のデータバスに読み
出された信号を増幅するカレントミラー型増幅回路とそ
の駆動方法に関するものである。
近年，半導体装置はますます高速化が要求され、その
高速化の手段として増幅回路にカレントミラー型の増幅
回路が用いられている。しかし、このカレントミラー型
の増幅回路においてもさらに高速化が要求されるように
なってきている。
高速化の手段として増幅回路にカレントミラー型の増幅
回路が用いられている。しかし、このカレントミラー型
の増幅回路においてもさらに高速化が要求されるように
なってきている。
［従来の技術］ 従来、カレントミラー増幅回路において、その差動増
幅された出力信号が取り出される一対のノードはスタン
バイ状態において同一のレベルにあることが好ましい。
これは前記両ノードのレベルが互いに異なると、スタン
バイ状態から動作を開始する際、その立ち上がり又は立
ち下がり方向によって両ノードのレベルが次段回路のし
きい値に到達するまでの時間が異なり、動作遅れにつな
がるからである。
幅された出力信号が取り出される一対のノードはスタン
バイ状態において同一のレベルにあることが好ましい。
これは前記両ノードのレベルが互いに異なると、スタン
バイ状態から動作を開始する際、その立ち上がり又は立
ち下がり方向によって両ノードのレベルが次段回路のし
きい値に到達するまでの時間が異なり、動作遅れにつな
がるからである。
そこで、本出願人はスタンバイ状態において出力信号
を取り出す一対のノードが互いに同一レベルになるよう
にしたカレントミラー増幅回路を提案している。このカ
レントミラー回路は第４図に示すように、差動増幅回路
部がソース結合されたＮチャネルMOSトランジスタ（以
下、NMOSトランジスタという）T1,T2とで構成され、そ
のソース側はスイッチ回路部を構成するNMOSトランジス
タT3を介してグランドGNDに接続されている。一方、NMO
SトランジスタT1,T2のドレイン側はそれぞれカレントミ
ラー回路部を構成するＰチャネルMOSトランジスタ（以
下、PMOSトランジスタという）T4,T5を介して電源ＶCC
に接続されている。そして、PMOSトランジスタT4,T5の
ゲート端子は互いに接続されているとともに、一方のPM
OSトランジスタT5のドレイン側のノードＢに接続されて
いる。
を取り出す一対のノードが互いに同一レベルになるよう
にしたカレントミラー増幅回路を提案している。このカ
レントミラー回路は第４図に示すように、差動増幅回路
部がソース結合されたＮチャネルMOSトランジスタ（以
下、NMOSトランジスタという）T1,T2とで構成され、そ
のソース側はスイッチ回路部を構成するNMOSトランジス
タT3を介してグランドGNDに接続されている。一方、NMO
SトランジスタT1,T2のドレイン側はそれぞれカレントミ
ラー回路部を構成するＰチャネルMOSトランジスタ（以
下、PMOSトランジスタという）T4,T5を介して電源ＶCC
に接続されている。そして、PMOSトランジスタT4,T5の
ゲート端子は互いに接続されているとともに、一方のPM
OSトランジスタT5のドレイン側のノードＢに接続されて
いる。
又、PMOSトランジスタT4,T5に対してPMOSトランジス
タT6,T7が並列に接続され、PMOSトランジスタT6,T7のゲ
ートには前記NMOSトランジスタT3のゲートに入力される
活性化信号φが入力される。
タT6,T7が並列に接続され、PMOSトランジスタT6,T7のゲ
ートには前記NMOSトランジスタT3のゲートに入力される
活性化信号φが入力される。
上記のように構成されたカレントミラー増幅回路にお
いて、活性化信号φが出力されていないスタンバイ状態
の時、即ちPMOSトランジスタT6,T7及びNMOSトランジス
タT3のゲートにゼロボルトの電圧がかかる。従って、NM
OSトランジスタT3はオフ状態で、PMOSトランジスタT6,T
7はオン状態となり、出力信号ＶOUT,/VOUTを取り出す各
ノードA,Bの電位は共に同一の電源電圧ＶCCのレベルと
なる。
いて、活性化信号φが出力されていないスタンバイ状態
の時、即ちPMOSトランジスタT6,T7及びNMOSトランジス
タT3のゲートにゼロボルトの電圧がかかる。従って、NM
OSトランジスタT3はオフ状態で、PMOSトランジスタT6,T
7はオン状態となり、出力信号ＶOUT,/VOUTを取り出す各
ノードA,Bの電位は共に同一の電源電圧ＶCCのレベルと
なる。
そして、このスタンバイ状態から活性化信号φが出力
されると、PMOSトランジスタT6,T7及びNMOSトランジス
タT3のゲートの電圧にＶCCの電圧ボルトがかかり、PMOS
トランジスタT6,T7はオフし、NMOSトランジスタT3はオ
ンする。その結果、ノードA,Bのレベルは共に下がり始
め、やがてノードＢのレベルが電源電圧ＶCCよりPMOSト
ランジスタT5のしきい値Vth分下がったレベルになる
と、PMOSトランジスタT4,T5がオンする。
されると、PMOSトランジスタT6,T7及びNMOSトランジス
タT3のゲートの電圧にＶCCの電圧ボルトがかかり、PMOS
トランジスタT6,T7はオフし、NMOSトランジスタT3はオ
ンする。その結果、ノードA,Bのレベルは共に下がり始
め、やがてノードＢのレベルが電源電圧ＶCCよりPMOSト
ランジスタT5のしきい値Vth分下がったレベルになる
と、PMOSトランジスタT4,T5がオンする。
このとき、NMOSトランジスタT1のゲートに入力される
相補信号ＶINがNMOSトランジスタT2のゲートに入力され
る相補信号/VINより小さい場合、第５図に示すようにノ
ードＡのレベルは高電位側に、ノードＢのレベルは低電
位側に差動増幅される。
相補信号ＶINがNMOSトランジスタT2のゲートに入力され
る相補信号/VINより小さい場合、第５図に示すようにノ
ードＡのレベルは高電位側に、ノードＢのレベルは低電
位側に差動増幅される。
従って、上記のように構成したカレントミラー増幅回
路はスタンバイ状態において両ノードA,Bの同一電位に
するようにしたので、スタンバイ状態から動作を開始す
る際、両ノードA,Bから取り出される出力信号ＶOUT,/VO
UTの立ち上がり及び立ち下がりは一定、即ち次段回路の
しきい値Vthに到達する時間が一定となり、その到達時
間のばらつきに基づく動作遅れが解消される。
路はスタンバイ状態において両ノードA,Bの同一電位に
するようにしたので、スタンバイ状態から動作を開始す
る際、両ノードA,Bから取り出される出力信号ＶOUT,/VO
UTの立ち上がり及び立ち下がりは一定、即ち次段回路の
しきい値Vthに到達する時間が一定となり、その到達時
間のばらつきに基づく動作遅れが解消される。
又、上記カレントミラー増幅回路はスタンバイ状態で
はPMOSトランジスタT6,T7をオン状態にして、ノードA,B
のレベルを電源ＶCCと同じレベルにしたので、電源ＶCC
がノイズ等によって変動してノードA,Bがフローティン
グ状態となって、例えばノードA,Bのレベルが電源ＶCC
より高くなるといったことはない。さらに、PMOSトラン
ジスタT6,T7をPMOSトランジスタT4,T5に並列に接続する
構成はパターンが対称となるので、パターン設計が容易
でしかも電気的特性も非常によいものが得られる。
はPMOSトランジスタT6,T7をオン状態にして、ノードA,B
のレベルを電源ＶCCと同じレベルにしたので、電源ＶCC
がノイズ等によって変動してノードA,Bがフローティン
グ状態となって、例えばノードA,Bのレベルが電源ＶCC
より高くなるといったことはない。さらに、PMOSトラン
ジスタT6,T7をPMOSトランジスタT4,T5に並列に接続する
構成はパターンが対称となるので、パターン設計が容易
でしかも電気的特性も非常によいものが得られる。
［発明が解決しようとする課題］ しかしながら、上記カレントミラー増幅回路におい
て、活性化信号φが出力された時、PMOSトランジスタT
6,T7がオフするため、電源ＶCCからグランドGNDへ流れ
る電流路は存在しない。即ち、ノードA,Bのレベルの低
下はディスチャージによって行われることになる。従っ
て、ノードＢのレベルを電源電圧ＶCCよりしきい値Vth
分低いレベルまで下げ、カレントミラー回路部のPMOSト
ランジスタT4,T5をオンさせるのにこのディスチャージ
に依存していては時間を要することになり、カレントミ
ラー増幅回路の高速化を図る上で問題となる。
て、活性化信号φが出力された時、PMOSトランジスタT
6,T7がオフするため、電源ＶCCからグランドGNDへ流れ
る電流路は存在しない。即ち、ノードA,Bのレベルの低
下はディスチャージによって行われることになる。従っ
て、ノードＢのレベルを電源電圧ＶCCよりしきい値Vth
分低いレベルまで下げ、カレントミラー回路部のPMOSト
ランジスタT4,T5をオンさせるのにこのディスチャージ
に依存していては時間を要することになり、カレントミ
ラー増幅回路の高速化を図る上で問題となる。
本発明は上記問題点を解消するためになされたもので
あって、その目的はカレントミラー回路部の動作が開始
する前に差動増幅回路部を動作可能な状態にして高速化
を可能にすることができるカレントミラー型増幅回路及
びその駆動方法を提供することにある。
あって、その目的はカレントミラー回路部の動作が開始
する前に差動増幅回路部を動作可能な状態にして高速化
を可能にすることができるカレントミラー型増幅回路及
びその駆動方法を提供することにある。
［課題を解決するための手段］ 第１図は本発明の原理を説明する原理説明図である。
差動増幅回路部１は差動接続された第１のトランジス
タと第２のトランジスタとから構成され、その第１及び
第２のトランジスタにそれぞれ入力信号ＶIN,/VINが入
力される。差動増幅回路部１の負荷側は第３及び第４の
トランジスタとからなるカレントミラー回路部２を介し
て高圧電源ＶCCに接続されている。一方、差動増幅回路
部１の低圧電源GND側にはスイッチ回路部３が接続さ
れ、活性化信号φに基づいて該差動増幅回路部１をスタ
ンバイ状態から活性化状態にする。
タと第２のトランジスタとから構成され、その第１及び
第２のトランジスタにそれぞれ入力信号ＶIN,/VINが入
力される。差動増幅回路部１の負荷側は第３及び第４の
トランジスタとからなるカレントミラー回路部２を介し
て高圧電源ＶCCに接続されている。一方、差動増幅回路
部１の低圧電源GND側にはスイッチ回路部３が接続さ
れ、活性化信号φに基づいて該差動増幅回路部１をスタ
ンバイ状態から活性化状態にする。
バイパス回路部４は前記カレントミラー回路部２に対
して並列に接続し、前記高圧電源ＶCCと差動増幅回路部
１とを導通・非導通とに切換え可能である。制御信号出
力回路部５は前記バイパス回路５に制御信号φ１を出力
し、活性化信号φが出力された後、該バイパス回路部５
を導通状態から非導通状態にする。
して並列に接続し、前記高圧電源ＶCCと差動増幅回路部
１とを導通・非導通とに切換え可能である。制御信号出
力回路部５は前記バイパス回路５に制御信号φ１を出力
し、活性化信号φが出力された後、該バイパス回路部５
を導通状態から非導通状態にする。
［作用］ スタンバイ状態において、制御信号出力回路部５から
の制御信号φ１によって、バイパス回路部４は高圧電源
ＶCCと差動増幅回路部１とを導通状態にしている。この
時、差動増幅回路部１の２つ出力信号ＶOUT,/VOUTを取
り出す各ノードA,Bのレベルは共に同じ高圧電源ＶCCの
電圧である。
の制御信号φ１によって、バイパス回路部４は高圧電源
ＶCCと差動増幅回路部１とを導通状態にしている。この
時、差動増幅回路部１の２つ出力信号ＶOUT,/VOUTを取
り出す各ノードA,Bのレベルは共に同じ高圧電源ＶCCの
電圧である。
そして、活性化信号φが出力されてスイッチ回路部３
が導通されると、バイパス回路部４が依然と高圧電源Ｖ
CCと差動増幅回路部１とを導通状態にしていることか
ら、カレントミラー回路部２の各トランジスタが今だオ
ンされていないにもかかわらず、高圧電源ＶCCと低圧電
源GNDとの間に電流が流れる電流路が形成される。その
結果、差動増幅回路部１はバイパス回路部４を介して流
れる電流に基づいて速やかに入力信号ＶIN,/VINを差動
増幅動作を開始する。
が導通されると、バイパス回路部４が依然と高圧電源Ｖ
CCと差動増幅回路部１とを導通状態にしていることか
ら、カレントミラー回路部２の各トランジスタが今だオ
ンされていないにもかかわらず、高圧電源ＶCCと低圧電
源GNDとの間に電流が流れる電流路が形成される。その
結果、差動増幅回路部１はバイパス回路部４を介して流
れる電流に基づいて速やかに入力信号ＶIN,/VINを差動
増幅動作を開始する。
やがて、カレントミラー回路部２の各トランジスタが
オンされる状態になると、制御信号出力回路部５からの
制御信号φ１によって、バイパス回路部４は高圧電源Ｖ
CCと差動増幅回路部１とを非導通状態にする。
オンされる状態になると、制御信号出力回路部５からの
制御信号φ１によって、バイパス回路部４は高圧電源Ｖ
CCと差動増幅回路部１とを非導通状態にする。
［実施例］ 以下、本発明を具体化した一実施例を図面に従って説
明する。尚、本実施例は前記従来例で説明したカレント
ミラー増幅回路に具体化したので、同一の回路素子につ
いては符号を同じにしてその詳細な説明は省略する。
明する。尚、本実施例は前記従来例で説明したカレント
ミラー増幅回路に具体化したので、同一の回路素子につ
いては符号を同じにしてその詳細な説明は省略する。
第２図において、カレントミラー回路を構成するPMOS
トランジスタT4,T5に対してそれぞれ並列にバイパス回
路部を構成するPMOSトランジスタT11,T12が接続されて
いる。そして、PMOSトランジスタT11,T12のゲート端子
には制御信号出力回路部からの制御信号φ１が入力され
る。
トランジスタT4,T5に対してそれぞれ並列にバイパス回
路部を構成するPMOSトランジスタT11,T12が接続されて
いる。そして、PMOSトランジスタT11,T12のゲート端子
には制御信号出力回路部からの制御信号φ１が入力され
る。
制御信号出力回路部はインバータ回路INV1,INV2、抵
抗R1及びコンデンサＣとから構成され、初段のインバー
タ回路INV1には前記スイッチ回路部のNMOSトランジスタ
T3のゲートに入力される活性化信号φが入力される。前
記抵抗R1及びコンデンサＣは遅延回路を構成し、該遅延
回路の回路定数で決まる遅延時間ｔで活性化信号φを遅
延させ制御信号φ１としてPMOSトランジスタT11,T12の
ゲートに出力する。この遅延時間ｔは予め設定されてい
て、本実施例ではPMOSトランジスタT11,T12がオン状態
にあって、活性化信号φによってNMOSトランジスタT3が
オンされた時から、カレントミラー回路部のPMOSトラン
ジスタT5がオンするまで、即ちノードＢのレベルが電源
電圧ＶCCより該トランジスタT5のしきい値Vth分下がる
までに要する時間に設定している。
抗R1及びコンデンサＣとから構成され、初段のインバー
タ回路INV1には前記スイッチ回路部のNMOSトランジスタ
T3のゲートに入力される活性化信号φが入力される。前
記抵抗R1及びコンデンサＣは遅延回路を構成し、該遅延
回路の回路定数で決まる遅延時間ｔで活性化信号φを遅
延させ制御信号φ１としてPMOSトランジスタT11,T12の
ゲートに出力する。この遅延時間ｔは予め設定されてい
て、本実施例ではPMOSトランジスタT11,T12がオン状態
にあって、活性化信号φによってNMOSトランジスタT3が
オンされた時から、カレントミラー回路部のPMOSトラン
ジスタT5がオンするまで、即ちノードＢのレベルが電源
電圧ＶCCより該トランジスタT5のしきい値Vth分下がる
までに要する時間に設定している。
次に上記のように構成したカレントミラー増幅回路の
作用について説明する。
作用について説明する。
今、活性化信号φ及び制御信号φ１がゼロボルトでカ
レントミラー増幅回路がスタンバイ状態にあるとき、ト
ランジスタT1〜T5はオフ状態にある。一方、PMOSトラン
ジスタT11,T12はオン状態にある。従って、出力信号が
取り出されるノードA,Bは電源ＶCCに直接つながり、共
に同じ電源ＶCCの電圧となる。その結果、スタンバイ状
態において、ノードA,Bは常に同一レベルにあることか
ら活性化され、立ち上がり又は立ち下がる場合の時間は
常に一定となる。
レントミラー増幅回路がスタンバイ状態にあるとき、ト
ランジスタT1〜T5はオフ状態にある。一方、PMOSトラン
ジスタT11,T12はオン状態にある。従って、出力信号が
取り出されるノードA,Bは電源ＶCCに直接つながり、共
に同じ電源ＶCCの電圧となる。その結果、スタンバイ状
態において、ノードA,Bは常に同一レベルにあることか
ら活性化され、立ち上がり又は立ち下がる場合の時間は
常に一定となる。
次に、ＶCCボルトの活性化信号φが出力されると、直
ちにNMOSトランジスタT3がオンされる。一方、制御信号
φ１は抵抗R1及びコンデンサＣの遅延回路によって、直
ちにＶCCボルトにならずゼロボルトなので、PMOSトラン
ジスタT11,T12はオン状態のままである。従って、電源
ＶCCとグランドGNDとの間に電流が流れる電流路が形成
され、差動増幅回路部のNMOSトランジスタT1,T2は速や
かにそれぞれ入力信号ＶIN,/VINに基づく差動増幅動作
を開始する。即ち、今、入力信号ＶINが入力信号/VINよ
り低いとき、第３図に示すように、ノードＡのレベルは
ノードＢとともに一旦大きく下がることなく非常に速い
時期にノードＢのレベルと離れ増幅動作に移ることにな
る。従って、カレントミラー回路部のPMOSトランジスタ
T4,T5がオフされていても、速やかにNMOSトランジスタT
1,T2は入力信号ＶIN,/VINの差動増幅動作が開始され出
力差を生じさせる。
ちにNMOSトランジスタT3がオンされる。一方、制御信号
φ１は抵抗R1及びコンデンサＣの遅延回路によって、直
ちにＶCCボルトにならずゼロボルトなので、PMOSトラン
ジスタT11,T12はオン状態のままである。従って、電源
ＶCCとグランドGNDとの間に電流が流れる電流路が形成
され、差動増幅回路部のNMOSトランジスタT1,T2は速や
かにそれぞれ入力信号ＶIN,/VINに基づく差動増幅動作
を開始する。即ち、今、入力信号ＶINが入力信号/VINよ
り低いとき、第３図に示すように、ノードＡのレベルは
ノードＢとともに一旦大きく下がることなく非常に速い
時期にノードＢのレベルと離れ増幅動作に移ることにな
る。従って、カレントミラー回路部のPMOSトランジスタ
T4,T5がオフされていても、速やかにNMOSトランジスタT
1,T2は入力信号ＶIN,/VINの差動増幅動作が開始され出
力差を生じさせる。
やがて、ノードＢのレベルが電源ＶCCの電圧より前記
しきい値Vthだけ下がったレベルになると、カレントミ
ラー回路部の各トランジスタT4,T5がオンする。この
時、制御信号φ１がＶCCボルトとなり、PMOSトランジス
タT11,T12がオフする。従って、以後、カレントミラー
回路部からの電流に基づいてNMOSトランジスタT1,T2は
入力信号ＶIN,/VINの差動増幅を行う。
しきい値Vthだけ下がったレベルになると、カレントミ
ラー回路部の各トランジスタT4,T5がオンする。この
時、制御信号φ１がＶCCボルトとなり、PMOSトランジス
タT11,T12がオフする。従って、以後、カレントミラー
回路部からの電流に基づいてNMOSトランジスタT1,T2は
入力信号ＶIN,/VINの差動増幅を行う。
以上詳述したように、本実施例においては、活性化信
号φが出力されて、カレントミラー回路部が活性状態に
なるまでの間、PMOSトランジスタT11,T12を介して電流
路を形成して差動増幅回路部のトランジスタT1,T2を活
性状態にするようにしたので、カレントミラー増幅回路
としてより動作速度の速い増幅回路となる。
号φが出力されて、カレントミラー回路部が活性状態に
なるまでの間、PMOSトランジスタT11,T12を介して電流
路を形成して差動増幅回路部のトランジスタT1,T2を活
性状態にするようにしたので、カレントミラー増幅回路
としてより動作速度の速い増幅回路となる。
尚、本発明は前記実施例に限定されるものではなく、
例えばバイポーラトランジスタで構成されたカレントミ
ラー増幅回路に具体化したり、前記制御信号出力回路部
の構成をインバータ回路を偶数個接続し、遅延時間をそ
のインバータ回路の数で設定して制御信号φ１を生成し
てもよい。又、制御信号φ１は外部装置によって生成さ
れた信号であってもよい。
例えばバイポーラトランジスタで構成されたカレントミ
ラー増幅回路に具体化したり、前記制御信号出力回路部
の構成をインバータ回路を偶数個接続し、遅延時間をそ
のインバータ回路の数で設定して制御信号φ１を生成し
てもよい。又、制御信号φ１は外部装置によって生成さ
れた信号であってもよい。
［発明の効果］ 以上詳述したように、本発明によればカレントミラー
回路部の動作が開始する前に差動増幅回路部を動作可能
な状態にしてカレントミラー型増幅回路の高速化を可能
にすることができる優れた効果を有する。
回路部の動作が開始する前に差動増幅回路部を動作可能
な状態にしてカレントミラー型増幅回路の高速化を可能
にすることができる優れた効果を有する。
第１図は本発明の原理を説明するための原理説明図、 第２図は本発明の一実施例を示すカレントミラー増幅回
路図、 第３図はその出力波形図、 第４図は従来のカレントミラー増幅回路図、 第５図はその出力波形図である。 図において、 １は差動増幅回路部、 ２はミラー回路部、 ３はスイッチ回路部、 ４はバイパス回路部、 ５は制御信号出力回路部、 φは活性化信号、 φ１は制御信号である。
路図、 第３図はその出力波形図、 第４図は従来のカレントミラー増幅回路図、 第５図はその出力波形図である。 図において、 １は差動増幅回路部、 ２はミラー回路部、 ３はスイッチ回路部、 ４はバイパス回路部、 ５は制御信号出力回路部、 φは活性化信号、 φ１は制御信号である。
Claims (2)
- 【請求項１】第１のトランジスタと第２のトランジスタ
が差動接続され、相補信号（ＶIN,/VIN）を差動増幅す
る差動増幅回路部（１）と、 前記差動増幅回路部（１）の高圧電源（ＶCC）側に接続
された第３及び第４のトランジスタとからなるカレント
ミラー回路部（２）と、 前記差動増幅回路部（１）の低圧電源（GND）側に接続
された活性化信号（φ）に基づいて該差動増幅回路部
（１）をスタンバイ状態から活性化状態にするスイッチ
回路部（３）と からなるカレントミラー型増幅回路において、 前記カレントミラー回路部（２）に対して並列に接続さ
れ、前記高圧電源（ＶCC）と差動増幅回路部（１）とを
導通・非導通とに切換え可能なバイパス回路部（４）
と、 前記活性化信号（φ）が出力された後、前記バイパス回
路（４）を導通状態から非導通状態にする制御信号（φ
１）を該バイパス回路部（４）に出力する制御信号出力
回路部（５）と を備えたことを特徴とするカレントミラー型増幅回路。 - 【請求項２】第１のトランジスタと第２のトランジスタ
が差動接続され、相補信号（ＶIN,/VIN）を差動増幅す
る差動増幅回路部（１）と、 前記差動増幅回路部（１）の高圧電源（ＶCC）側に接続
された第３及び第４のトランジスタとからなるカレント
ミラー回路部（２）と、 前記差動増幅回路部（１）の低圧電源（GND）側に接続
された活性化信号（φ）に基づいて該差動増幅回路部
（１）をスタンバイ状態から活性化状態にするスイッチ
回路部（３）と、 前記カレントミラー回路部（２）に対して並列に接続さ
れ、前記高圧電源（ＶCC）と差動増幅回路部（１）とを
導通・非導通とに切換え可能なバイパス回路（４）と からなるカレントミラー型増幅回路において、 前記スイッチ回路（３）がオン動作した後、一定時間経
過後にバイパス回路（４）を導通状態から非導通状態に
するようにしたことを特徴とするカレントミラー型増幅
回路の駆動方法。
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