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KR0132641B1 - 기판 바이어스 회로 - Google Patents

기판 바이어스 회로

Info

Publication number
KR0132641B1
KR0132641B1 KR1019940011374A KR19940011374A KR0132641B1 KR 0132641 B1 KR0132641 B1 KR 0132641B1 KR 1019940011374 A KR1019940011374 A KR 1019940011374A KR 19940011374 A KR19940011374 A KR 19940011374A KR 0132641 B1 KR0132641 B1 KR 0132641B1
Authority
KR
South Korea
Prior art keywords
node
transistor
circuit
channel mos
power supply
Prior art date
Application number
KR1019940011374A
Other languages
English (en)
Inventor
쯔가다슈이찌
Original Assignee
세끼모또 타다히로
닛본덴기가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 타다히로, 닛본덴기가부시끼가이샤 filed Critical 세끼모또 타다히로
Application granted granted Critical
Publication of KR0132641B1 publication Critical patent/KR0132641B1/ko

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Abstract

본 발명은 기판 바이어스 전압 발생 회로의 바이어스 전압이 전원 전압의 변화 및 트랜지스터의 임계치의 변화에 따라 영향받지 않는 기판 바이어스 전압 발생 회로를 제공한다.
게이트가 공통으로 입력단(10)에 접속되어 절점 N4와 N5 사이에 직렬 접속점 N6을 통해 직렬로 접속된 P 채널 MOS 트랜지스터 Q1과 N 채널 MOS 트랜지스터 Q2와, 직렬 접속점 N6이 접속된 출력단(20)과, 직렬 접속점 N6과 GND사이에 접속된 콘덴서 C1과, 게이트가 제어단(30)에 접속되어 VDD와 절점 N4사이에 접속된 P 채널 MOS 트랜지스터 Q4와, 게이트가 제어단(40)에 접속되어 GND와 절점 N5 사이에 접속된 N 채널 MOS 트랜지스터 Q3로 구성된 지연 인버터 회로를 링 형태로 접속한 링 오실레이터(2)와, 링 오실레이터에 접속된 차지 펌프 회로(1)과, 제어단(30 및 40)에 출력단(50 및 60)이 접속된 전류원 회로(3)과, 전류원 회로(3)의 제어단(70)에 출력이 접속된 제어 회로(4)로 구성된다.

Description

기판 바이어스 회로
제1도는 본 발명의 제1 실시예를 도시하는 기판 바이어스 전압 발생 회로의 회로도.
제2도 (a)는 본 발명의 제1 실시예에서 전원 전압이 높을 때의 지연 인버터 회로의 지연 시간을 도시하는 그래프.
제2도 (b)는 본 발명의 제1 실시예에서 전원 전압이 낮을 때의 지연 인버터 회로의 지연 시간을 도시하는 그래프.
제2도 (c)는 본 발명의 제1 실시예에서 전원 전압과 지연 인버터 회로의 지연 시간과의 관계를 도시하는 그래프.
제3도는 본 발명의 제1 실시예에서 트랜지스터의 임계치 전압과 지연 인버터 회로의 지연 시간과의 관계를 도시하는 그래프.
제4도는 본 발명의 제2 실시예를 도시하는 기판 바이어스 전압 발생 회로의 회로도.
＊도면의 주요부분에 대한 부호의 설명
1, 11 : 차지 펌프 회로 2 : 링 오실레이터
3 : 전류원 회로 4 : 제어 회로,
Q1, Q3, Q5, Q6, Q15, Q16, Q17 : N 채널 MOS 트랜지스터
Q2, Q4, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14 : P 채널 MOS 트랜지스터
C1, C2, C3, C4, C5 : 콘덴서
본 발명은 기판 바이어스 회로에 관한 것으로, 특히 반도체 메모리 회로가 구성되는 반도체 기판에 일정한 바이어스 전압을 발생하여 공급하는 기판 바이어스 회로에 관한 것이다.
반도체 메모리에 있어서는 그 억세스 스피드의 향상이나 데이타 유지 특성의 향상을 위하여, 반도체 기판에 소정의 바이어스 전압을 인가하고 있다. 예를 들면, P형의 반도체 기판을 이용하고 정(+)의 전원 전압을 이용한 반도체 메모리에서는 기판에 부(-)의 바이어스 전압을 인가하고 있다. 기판 바이어스 회로는 이러한 바이어스 전압을 발생하여 기판에 인가하는 것으로, 소정 주파수의 발진 신호를 발생하는 발진 회로와, 그 발진 신호에 기초하여 기판 바이어스 전압을 발생하는 차지 펌프 회로로 구성된다.
발진 회로로서는 외부 부착 부품을 필요로 하지 않기 때문에, 지연 인버터 회로를 기수단 링 상에 접속한 링 오실레이터가 있다. 링 오실레이터의 발진 주파수는 각 지연 인버터 회로의 지연 시간에 의존하지만, 이러한 지연 시간은 전원 전압이 커지거나 인버터를 구성하는 트랜지스터의 임계치가 설계치에 비해 작아지면 짧아진다. 즉, 전원 전압이 크게 되는 만큼 또는 트랜지스터의 임계치 전압이 적게 되는 만큼 트랜지스터의 게이트·소스 사이의 바이어스가 깊어지고, 전류 능력이 크게 되기 때문이다. 그 결과, 발진 주파수는 높게 된다. 역으로, 전원 전압이 낮게 되거나 트랜지스터의 임계치 전압이 설계치에 비해 크게 되면, 발진 주파수는 낮게 된다. 기판 바이어스 전압은 링 오실레이터로부터의 발진 신호의 주파수에 의존하기 때문에, 전원 전압의 변동 및/또는 트랜지스터의 임계치 전압의 설계치에 대한 변화에 따라 기판 바이어스 전압도 변화된다. 기판 바이어스 전압의 변화는 메모리 회로를 구성하는 각 트랜지스터의 동작 상의 실효 임계치 전압의 변화를 초래하고, 데이타 억세스 동작의 불안정성을 야기한다. 최악의 경우는 억세스 오동작을 초래하고, 또 저장 데이터의 파괴를 초래한다.
발진 주파수의 변화는 지연 인버터 회로의 지연 시간의 변화에 기인하는 것이기 때문에, 그 지연 시간을 전원 전압의 변동에 대해 안정화하면 좋다. 그 목적을 위하여, 특개소 62-222713호 공보에서는 지연 인버터 회로를 구성하는 한쪽의 트랜지스터에 전류원을 직렬로 삽입하고, 이러한 전류원의 전류를 일정하게함으로써 지연 시간을 전원 전압의 변동에 따르지 않고 일정하게 한 지연 인버터 회로가 표시되어 있다. 또, 1989년 4월 25일에 배풍관에서 발행된 [CMOS 초 LSI의 설계]에는 각 지연 인버터 회로에서의 CMOS 인버터의 양쪽 트랜지스터에 각각 전류원을 부가하고, 이 전류원의 전류에 소정의 특성을 제공하여 발진 주파수를 제어할 수 있는 것이 개시되어 있다.
그런데, 기판 바이어스 전압은 링 오실레이터의 발진 주파수에만 의존하는 것은 아니고, 차지 펌프 회로를 구성하는 트랜지스터의 전류 능력에도 의존한다. 예를 들면, 전원 전압의 증대에 대해 상술한 방법에 의해 링 오실레이터의 발진 주파수를 일정하게 해도 차지 펌프 회로에서의 트랜지스터는 전원 전압의 증대에 따라 그 전류 능력이 크게 되고, 그 결과, 기판 바이어스 전압은 변화하게 된다. 따라서, 전원 전압이 크게 될 때에는 링 오실레이터의 발진 주파수를 역으로 작게하고, 그 결과로서 기판 바이어스 전압을 일정하게 할 필요가 있다. 또, 차지 펌프 회로에서의 트랜지스터의 임계치가 제조 공정의 오차에 기초하여 설계치보다도 크게 되면, 동일한 트랜지스터의 전류 능력은 그 만큼 작게 된다. 따라서, 이 경우는 링 오실레이터의 발진 주파수를 높여, 작아진 전류 능력을 그만큼 보충할 필요가 있다.
이와 같이, 기판 바이어스 전압을 일정하게 하기 위해서는 링 오실레이터와 차지 펌프 회로의 쌍방에 의존하여 링 오실레이터의 발진 주파수를 제어할 필요가 있지만, 상술한 종래 기술의 구성에서는 이러한 목적이 실현되지 않는다.
따라서, 본 발명의 목적은 전원 전압의 변동 및 트랜지스터의 임계치 전압의 설계치로부터의 변동에 따라 출력되는 바이어스 전압이 변동되지 않는 기판 바이어스 회로를 제공하기 위한 것이다.
본 발명의 기판 바이어스 회로는 구동 펄스가 입력되어 이 구동 펄스에 응답하여 출력 전압을 승압 또는 강압하는 차지 펌프 회로와, 이 구동 펄스를 발생하는 링 오실레이터로, 기수단의 지연 인버터 회로를 링 형태로 접속하여 이루어지는 링 오실레이터와, 이 링 오실레이터에서의 각 지연 인버터 회로에 흐르는 전류를 제어하는 전류 제어 회로를 갖고 있는 것을 특징으로 한다.
이하, 본 발명의 실시예에 기초하여 도면을 참조하여 설명한다.
제1도는 본 발명의 한 실시예에 의한 기판 바이어스 회로(100)을 도시한 것이다. 본 회로(100)은 이 회로(100)이 형성되는 반도체 기판에 출력(110)이 접속되는 차지 펌프 회로(1)과, 차지 펌프 회로(1)에 구동 펄스를 공급하는 링 오실레이터(2)를 갖는다. 링 오실레이터(2)는 본 실시예에서는 5단의 지연 인버터 회로(2a, 2b, 2c, 2d 및 2e)를 갖고 있고, 도시한 바와 같이 링 형태로 접속되어 있다. 각 지연 인버터 회로(2a, 2b, 2c, 2d 및 2e)에 흐르는 전류는 후술하는 전류원 회로(3)에 의해 제어되고 있다.
차지 펌프 회로(1)은 링 오실레이터(2)로부터의 발진 신호를 구동 펄스로서 수신하는 구동 펄스 입력단(120)을 갖고, 이 구동 펄스 입력단(120)은 인버터 INV의 입력 및 콘덴서 C3의 한 단에 접속되어 있다. 인버터 INV의 출력은 콘덴서 C2 및 C3의 각각 한단에 접속되어 있다. 콘덴서 C2의 다른 단은 P 채널 MOS 트랜지스터 Q11의 게이트 및 절점 N1에 접속되고, 그 드레인·소스 경로는 기판 바이어스 전압 출력단(110)과 절점 N1 사이에 접속되어 있다. 트랜지스터 Q11의 백게이트는 인버터 INV의 출력에 접속되어 있다. 콘덴서 C4의 다른 단은 P 채널 MOS 트랜지스터 Q13의 게이트에 접속되고, 그 드레인·소스 경로는 콘덴서 C3의 다른 단인 절점 N3와 접지 사이에 접속되어 있다. 트랜지스터 Q13의 백 게이트는 입력단(120)에 접속되어 있다. 또, P 채널 MOS 트랜지스터 Q14를 갖고 있고, 그 게이트는 접지되며, 드레인·소스 경로는 콘덴서 C4의 다른 단과 접지 사이에 접속되어 있다. 트랜지스터 Q14의 백 게이트는 인버터 INV의 출력에 접속되어 있다.
구동 펄스 입력단(120)에 공급되는 구동 펄스는 전원 전압 라인 VDD와 접지 라인 GND와의 전압차의 진폭을 갖고 있다. 구동 펄스 입력단(120)의 구동 펄스가 VDD에서 GND로 변화하면, 콘덴서 C3의 커플링에 의해 절점 N3의 레벨은 VDD만큼 강압되지만, 절점 N2[입력단(120)]이 VDD일 때는 절점 N3의 레벨은 P 채널 MOS 트랜지스터 Q13과 콘덴서 C4에 따라 GND 레벨로 되기 때문에, 절점 N2가 GND로 될 때의 절점 N3의 레벨을 -VDD 레벨로 된다. 따라서, P채널 MOS 트랜지스터 Q12의 게이트에 인가되는 전압이 -VDD로 되어 도통 상태로 되고, 절점 N1은 GND까지 떨어진다.
다음에, 구동 펄스 입력단(120)의 레벨이 GND에서 VDD, 따라서, 인버터 INV의 출력이 VDD에서 GND로 변화하면, 콘덴서 C2의 커플링에 의해 절점 N1은 VDD만큼 떨어져 -VDD로 된다. 이와 같이, P 채널 MOS 트랜지스터 Q11이 도통 상태로 되고, 기판 바이어스 전압 출력단(110)의 전위가 마이너스로 떨어지며, 기판 바이어스 전압 출력단(110)과 절점 N1과의 전압차가 P 채널 MOS 트랜지스터 Q11의 임계치 전압 이하로될 때까지 계속된다.
이어서, 절점 N2가 VDD에서 GND로 됨에 따라, 절점 N1은 GND로 되고, P 채널 MOS 트랜지스터 Q11은 비도통 상태로 된다.
이상과 같이, 입력되는 소정 주파수의 구동 펄스가 VDD에서 GND, 그리고 GND에서 VDD로 변화할 때마다 기판 바이어스 전압 출력단(110)의 전압은 마이너스로 떨어지고, 임의의 일정한 전압까지 떨어지면 안정된다.
다음에, 링 오실레이터(2)는 지연 인버터 회로(2a, 2b, 2c, 2d 및 2e)를 링 형태로 접속함으로써 구성되어 있다. 여기에서, 각 지연 인버터 회로는 동일한 구성으로 되어 있기 때문에, 지연 인버터 회로(2a)에 대해서만 설명한다.
지연 회로(2a)는 게이트가 공통으로 입력단(10)에 접속되어 절점 N4와 N5 사이에 직렬 접속점 N6을 통해 직렬로 접속된 P 채널 MOS 트랜지스터 Q1과 N 채널 MOS 트랜지스터 Q2와, 직렬 접속점 N6이 접속된 출력단(20)과 직렬 접속점 N6과 GND 사이에 접속된 콘덴서 C1과, 게이트가 제어단(30)에 접속되어 VDD와 절점 N4 사이에 접속된 P 채널 MOS 트랜지스터 Q4와, 게이트가 제어단(40)에 접속되어 GND와 절점 N5 사이에 접속된 N 채널 MOS 트랜지스터 Q3으로 구성되어 있다. 링 오실레이터(2)는 각각 전단의 지연 인버터 회로의 출력단(20)이 입력단(10)에 접속되고, 최종단의 지연 인버터 회로(2e)의 출력단(20)은 링 오실레이터(2)의 출력단(90)을 통해 차지 펌프 회로(1)의 구동 펄스 입력단(100) 및 초단의 입력단에 접속되어 이루어진다.
지연 인버터 회로(2a)의 지연 시간은 콘덴서 C1을 충전하는 전하의 크기 즉, 흐르는 전류의 크기에 따라 변화한다. 그러나 P 채널 MOS 트랜지스터 Q1 및 N 채널 MOS 트랜지스터 Q2로 구성되는 인버터를 흐르는 전류는 P 채널 MOS 트랜지스터 Q4 및 N 채널 MOS 트랜지스터 Q3의 게이트에 인가되는 제어 전압에 따라 결정되고 있다. 따라서 인버터를 흐르는 전류를 일정하게 제어함에 따라, 전원 전압이 변화해도 일정한 전류를 공급할 수 있기 때문에, 지연 시간을 제어할 수 있다. 전원 전압이 VDD1로 동작했을 때의 지연 인버터 회로의 입력단(10)에 공급되는 입력 신호 IN, 출력단(20)으로 출력되는 출력 신호 OUT 및 지연 시간을 나타내는 제2도 (a)를 참조하면, 입력단(10)에 공급되는 입력 신호 IN이 GND에서 VDD로 변화했을 때, N 채널 MOS 트랜지스터 Q2는 오프 상태에서 온 상태로 변화하고, P 채널 MOS 트랜지스터 Q1은 온 상태에서 오프 상태로 변화한다. 이 때문에, 직렬 접속점 N6의 전위는 VDD에서 GND로 서서히 변화한다. 여기에서 N채널 MOS 트랜지스터 Q3 및 P 채널 MOS 트랜지스터 Q4의 전류 정수를 I라 하고, 직렬 접속점 N6의 총 용량을 콘덴서 C1과 기생 용량과의 합 C라 하면, 직렬 접속점 N6의 전위 변화 속도는
dV/dt = I·(1/C) (1)
로 표현되기 때문에, 전류 정수 I 및 총 용량 C는 전원 전압 VDD의 변동에 의존하지 않으므로, 직렬 접속점 N6의 전위 변화 속도는 일정하다. 따라서 직렬 접속점 N6의 전위가 VDD에서 GND로 변화할 때에 요구되는 시간은 그 진폭인 전원 전압 VDD에 정비례하기 때문에, 입력 신호 IN으로부터 출력 신호 OUT까지의 지연 시간 T1은 전원 전압 VDD에 정비례한다. 또 입력신호 IN이 GND에서 VDD로 변화하는 경우도 dV/dt의 절대치는 일정하기 때문에, 지연 시간은 전원 전압 VDD1에 정비례한다.
전원 전압 VDD1보다도 낮은 전원 전압 VDD2로 동작시킬 때의 파형도를 도시한 제2도(b)를 참조하면, 전위 변화의 속도 dV/dt는 제2도 (a)와 동일하고, 직렬 접속점 N6의 전압 진폭이 작은 제2도 (b)의 쪽이 제2도 (a)보다도 지연 시간이 짧아진다는 것을 알 수 있다.
따라서 제2도(c)에 도시하는 바와 같이, 지연 인버터 회로(2a)는 전원 전압 VDD에 정비례하여 그 지연 시간을 크게 하는 것을 알 수 있다.
전류원 회로(3)은 VDD와 절점 N7 사이에 접속된 P 채널 MOS 트랜지스터 Q8과, 게이트가 절점 N7에 접속되어 절점 N7과 GND 사이에 접속된 N 채널 MOS 트랜지스터 Q5와, 절점 N7과 출력단(60)에 게이트가 접속되어 절점 N8과 GND 사이에 접속된 N 채널 MOS 트랜지스터 Q6과, 게이트가 출력단(50)에 접속되어 절점 N8과 VDD 사이에 접속된 P 채널 MOS 트랜지스터 Q7로 구성되고, 출력단(50)은 지연 인버터 회로(2a, 2b, 2c, 2d 및 2e)의 입력단(30)에 접속되며, 출력단(60)은 마찬가지로 입력단(40)에 접속된다. 여기에서 N 채널 MOS 트랜지스터 Q5 및 N 채널 MOS 트랜지스터 Q6은 전류 미러 회로를 구성하고 있기 때문에, N 채널 MOS 트랜지스터 Q6을 흐르는 전류는 N 채널 MOS 트랜지스터 Q5에 의해 결정되고, N 채널 MOS 트랜지스터 Q5를 흐르는 전류는 P 채널 MOS 트랜지스터 Q8에 흐르는 전류에 의해 결정된다. 이 P 채널 MOS 트랜지스터 Q8에 흐르는 전류는 그 게이트·소스간 전압에 의해 결정된다. 그리고 지연 인버터 회로(2a) 내의 P 채널 MOS 트랜지스터 Q4와 P 채널 MOS 트랜지스터 Q7로 전류 미러 회로를 구성하고, 또 지연 인버터 회로(2a) 내의 N 채널 MOS 트랜지스터 Q3과 N 채널 MOS 트랜지스터 Q6으로 전류 미러 회로를 구성하고 있기 때문에, 전체의 지연 인버터 회로(2a, 2b, 2c, 2d 및 2e)를 흐르는 전류는 P 채널 MOS 트랜지스터 Q8을 흐르는 전류에 의해 결정된다. 본 실시예에서 전체의 전류 미러 회로의 입출력 전류비는 1이다. 따라서, 전체의 지연 인버터 회로(2a, 2b, 2c, 2d 및 2e)로 흐르는 전류는 동일하다.
더욱이 전류원 회로(3)은 절점 N9에 게이트가 접속되어 VDD와 절점 N9 사이에 접속된 P 채널 MOS 트랜지스터 Q9와, 게이트가 절점 N10에 접속되어 절점 N9와 절점 N10 사이에 접속된 P 채널 MOS 트랜지스터 Q10과, 절점 N10과 GND 사이에 접속된 저항 R1을 갖는다. 절점 N10은 트랜지스터 Q8의 게이트에 접속되어 있다.
여기에서 P 채널 MOS 트랜지스터의 임계치를 Vtp라 하면, 절점 N10의 전압은 VDD-2·│Vtp│(단, │Vtp│는 Vtp의 절대치를 나타냄)로 되고, 그 전압이 P 채널 MOS 트랜지스터 Q8의 게이트에 공급된다. 따라서 P 채널 MOS 트랜지스터 Q8의 게이트·소스 사이에 걸린 전압은 2Vtp로 된다. 여기에서 트랜지스터 Q8를 흐르는 전류는 게이트·소스 사이에 걸린 전압에 의해 결정되고 또 게이트·소스 사이에는 P 채널 MOS 트랜지스터의 임계치 전압 Vtp에만 의존하는 전압밖에 걸리지 않기 때문에, P 채널 MOS 트랜지스터 Q8을 흐르는 전류는 Vtp에만 의존하고 VDD에는 의존하지 않는다.
즉 P 채널 MOS 트랜지스터 Q8의 컨덕턴스 정수를 β라 하면, P 채널 MOS 트랜지스터의 전류 정수 IQ8은
IQ8 = (1/2)·β·(2│Vtp│-│Vtp│)＾2 = (1/2)·β·│Vtp│＾2 (2)
로 표현된다. (단, ＾는 멱급수를 나타내는 기호이다.)
또 상술한 바와 같이 지연 인버터 회로의 지연 시간은 전류에 반비려하기 때문에, 임계치 전압 Vtp에 대한 지연 시간 T는
T = 1/│Vtp│＾2 (3)
로 표현된다.
따라서, 임계치 전압 Vtp의 절대치와 지연 시간 T와의 관계를 상기 식(3)에 기초하여 표시하면, 제3도의 그래프로 된다. 즉, 트랜지스터의 임계치가 │Vtp1│과 같이 낮을 때, 지연 시간 T는 T1과 같이 길어지고, │Vtp2│와 같이 높을 때, 지연 시간 T는 T2와 같이 짧아진다. 따라서, 트랜지스터 Q11 및 트랜지스터 Q12의 능력이 저하될 때 즉, P 채널 MOS 트랜지스터의 임계치가 디바이스 공정의 오차 등으로 크게될 때는 절점 N10의 전압을 높게 하여 지연 인버터 회로(2a)를 구성하는 P 채널 MOS 트랜지스터 Q4 및 N 채널 MOS 트랜지스터 Q3을 흐르는 전류를 크게 해서 지연 시간을 짧게 하고, 링 오실레이터(2)의 출력 주파수를 높게 하며, 반대로 P 채널 MOS 트랜지스터의 임계치가 작게 될 때는 지연 인버터 회로(2a)를 구성하는 P 채널 MOS 트랜지스터 Q4 및 N 채널 MOS 트랜지스터 Q3을 흐르는 전류를 작게 해서 지연 시간을 길게 하고, 링 오실레이터(2)의 출력 주파수를 낮게 한다. 따라서, 차지 펌프 회로(1)의 능력은 구동 펄스의 주파수에 의해 변화하고, 주파수가 높을 때는 능력이 높으며, 주파수가 낮을 때는 능력이 낮게 된다. 이와 같이, 트랜지스터의 임계치가 변화했을 때도 그 변화에 응답하여 차지 펌프 회로의 능력을 주파수를 변경시킴에 따라 추종시킴으로써 항상 일정한 바이어스 전압을 출력할 수 있다.
다음에 본 발명의 제2실시예를 제4도를 참조하여 설명한다.
제4도의 기판 바이어스 회로는 차지 펌프 회로(11)과, 차지 펌프 회로(11)에 구동 펄스를 공급하는 링 오실레이터(2)와, 링 오실레이터(2) 내에 흐르는 전류를 제어하는 전류 제어 회로(13)으로 구성된다. 링 오실레이터(2)는 제1도와 동일하므로 설명을 생략한다.
차지 펌프 회로(11)은 게이트가 기판 바이어스 전압 출력단(110)에 접속되는 소스·드레인이 기판 바이어스 전압 출력단(110)과 절점 N11 사이에 접속된 N 채널 MOS 트랜지스터 Q15와, 게이트가 절점 N11에 접속되어 소스·드레인이 절점 N11과 GND 사이에 접속된 N 채널 MOS 트랜지스터 Q16과, 입력이 구동 펄스 입력단(100)에 접속된 인버터 INV와, 인버터 INV의 출력과 절점 N11 사이에 접속된 콘덴서 C5로 구성된다.
이 차지 펌프 회로(11)은 구동 펄스 입력단(100)이 GND일 때, 절점 N11을 콘덴서 C5의 커플링으로 상승한 VDD에서 다이오드 구성의 N 채널 MOS 트랜지스터 Q16에 의해 GND로 떨어뜨리고, 구동 펄스 입력단(100)이 GND에서 VDD로 변화했을 때, 콘덴서 C5의 커플링에 의해 절점 N11을 GND에서 VDD만큼 낮은 전압으로 함으로써, 기판 바이어스 전압 출력단(110)의 전압을 마이너스로 떨어뜨리고 있다.
이 차지 펌프 회로(11)에서는 N 채널 MOS 트랜지스터를 이용하고 있기 때문에, 제조 공정 등의 오차에 의한 트랜지스터의 임계치 Vtn의 설계치로부터의 변화에 기초하여 N 채널 MOS 트랜지스터 Q15 및 Q16의 능력 변화에 의한 차지 펌프 회로(11)의 능력 변화를 억제하기 위하여, 제1도와 마찬가지로 임계치 Vtn에 의해 링 오실레이터(2)가 출력하는 구동 펄스의 주파수를 변화시킬 필요가 있다.
이 목적을 위하여, 본 실시예의 전류 제어 회로(13)은 저항 R11, 4개의 N 채널 MOS 트랜지스터 Q20∼Q23 및 2개의 P 채널 MOS 트랜지스터 Q24 및 Q25로 구성되고, 도시하는 바와 같이 접속되어 있다. 특히, 트랜지스터 Q22에 흐르는 전류는 N 채널 MOS 트랜지스터의 임계치 전압에만 따른 것이고, 이 전류가 트랜지스터 Q24와 Q4의 전류 미러 회로, 트랜지스터 Q24와 Q25 그리고 Q23과 Q3과의 전류 미러 회로를 통해 각 지연 인버터 회로에 흐르는 전류가 전부 동일하게 된다. 이렇게 하여, 본 실시예에 대해서도 일정한 기판 바이어스 전압이 얻어진다.
제1도에 있어서, 트랜지스터의 도전형을 변경시켜 VDD와 GND를 반대로 하고, 차지 펌프 회로(1) 대신에 차지 펌프 회로(11)을 출력단(90)에 접속해도 마찬가지의 효과를 얻을 수 있다. 또, 다이오드 접속의 트랜지스터 Q9, Q10 또는 Q20, Q21은 그의 개소를 증가해도 좋다.
이상 설명한 바와 같이, 지연 인버터 회로를 구성하는 인버터 구성의 트랜지스터의 양단에 전류원을 삽입하고, 그 전류원의 전류를 임계치에 따라 제어함으로써, 임계치 전압의 절대치가 낮을 때에는 전류를 작게 해서 지연 시간을 길게 하고, 또 인버터 구성의 트랜지스터의 출력단의 충방전은 전류원의 전류에 따라 행해지기 때문에, 출력단의 전위 변화 속도는 전원 전압의 변동에 따르지 않고 일정하며, 전원 전압이 높은 만큼 출력 전압의 진폭이 크게 되기 때문에, 링 오실레이터가 출력하는 구동 펄스의 주파수를 낮게 할 수 있고, 역으로 임계치 전압의 절대치가 높을 때에는 전류를 크게 해서 지연 시간을 짧게 하며, 전원 전압이 낮은 만큼 출력 전압의 진폭이 크게 되기 때문에, 링 오실레이터가 출력하는 구동 펄스의 주파수를 높게할 수 있다. 따라서, 차지 펌프 회로의 능력이 높게 되었을 때, 즉 전원 전압이 높고, 또는 임계치의 절대치가 낮게 되었을 때 차지 펌프 회로의 능력을 억제하도록 구동 펄스의 주파수를 낮게 하고, 차지 펌프 회로의 능력이 낮게 되었을 때 즉, 전원 전압이 낮고, 또는 임계치의 절대치가 높게 되었을 때 차지 펌프 회로의 능력을 향상시키도록 구동 펄스의 주파수를 높게 함에 따라 기판 바이어스 전압 발생 회로가 출력하는 기판 바이어스 전압을 일정하게 유지할 수 있다.

Claims (5)

  1. 구동 펄스가 입력되어 이 구동 펄스에 응답하여 출력 전압을 승압 또는 강압하는 차지펌프 회로, 상기 구동 펄스를 발생하는 링 오실레이터로, 기수단의 지연 인버터 회로를 링 형태로 접속하여 이루어지는 링 오실레이터, 및 상기 링 오실레이터에서의 각 지연 인버터 회로에 흐르는 전류를 제어하는 전류 제어 회로를 갖고 있는 것을 특징으로 하는 기판 바이어스 회로.
  2. 제1항에 있어서, 상기 지연 인버터 회로의 각각은 게이트가 제1제어단에 접속되어 상기 제1 전원 라인 및 제1 절점 사이에 접속된 제1 채널형의 제1 트랜지스터, 게이트가 입력단에 접속되어 상기 제1 절점과 제2 절점 사이에 접속된 상기 제1 채널형의 제2 트랜지스터, 게이트가 상기 입력단에 접속되어 상기 제2 절점과 제3 절점 사이에 접속된 제2 채널형의 제3 트랜지스터, 및 게이트가 제2 제어단에 접속되어 상기 제3 절점과 제2 전원 라인 사이에 접속된 상기 제2 채널형의 제4 트랜지스터로 이루어지는 것을 특징으로 하는 기판 바이어스 회로.
  3. 제2항에 있어서, 상기 전류 제어 회로는 게이트가 상기 제1 제어단에 접속되어 상기 제1 전원 라인 및 상기 제1 제어단 사이에 접속된 상기 제1 채널형의 제5 트랜지스터, 게이트가 상기 제2 제어단에 접속되어 상기 제1 제어단과 상기 제2 전원 라인 사이에 접속된 상기 제2 채널형의 제6 트랜지스터, 게이트가 상기 제2 제어단에 접속되어 상기 제2 제어단과 상기 제2 전원 라인 사이에 접속된 상기 제2 채널형의 제7 트랜지스터, 게이트가 제3 제어단에 접속되어 상기 제2 제어단과 상기 제1 전원 라인 사이에 접속된 상기 제1 채널형의 제8 트랜지스터, 및 상기 제3 제어단에 바이어스 전압을 인가하는 수단을 갖고 있는 것을 특징으로 하는 기판 바이어스 회로.
  4. 제3항에 있어서, 상기 차지 펌프 회로는 상기 구동 펄스가 제1 레벨일 때, 다이오드 동작하여 출력단에 바이어스 전압을 출력하는 제4 절점과 상기 출력단 사이에 접속된 상기 제1 채널의 출력 트랜지스터, 및 상기 구동 펄스가 제2 레벨일 때, 다이오드 동작하여 상기 제4 절점을 상기 제2 전원 라인에 접속하는 상기 제4 절점과 상기 제2 전원 라인 사이에 접속된 상기 제1 채널의 리스토어 트랜지스터로 구성되는 것을 특징으로 하는 기판 바이어스 회로.
  5. 제4항에 있어서, 상기 바이어스 전압 인가 수단은 게이트가 제5 절점에 접속되어 상기 제1 전원 라인과 상기 제5 절점 사이에 접속된 상기 제1 채널형의 제9 트랜지스터, 게이트가 상기 제3 제어단에 접속되어 상기 제5 절점과 상기 제3 제어단 사이에 접속된 상기 제1 채널형의 제10 트랜지스터, 및 상기 제3 제어단과 상기 제2 전원 라인에 접속된 저항성 소자를 갖고 있는 것을 특징으로 하는 기판 바이어스 회로.
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