JPH0595117A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0595117A JPH0595117A JP3253276A JP25327691A JPH0595117A JP H0595117 A JPH0595117 A JP H0595117A JP 3253276 A JP3253276 A JP 3253276A JP 25327691 A JP25327691 A JP 25327691A JP H0595117 A JPH0595117 A JP H0595117A
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- interlayer insulating
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】薄膜トランジスタのリーク電流を低減する。
【構成】ガラス基板１にソース・ドレインとなるドープ
トポリシリコン２を形成する。つぎに層間絶縁膜３を形
成する。つぎにチャネル層となるポリシリコン４を形成
する。つぎにゲート絶縁膜５を形成したのち、ゲート電
極６を形成する。こうして層間絶縁膜３に開口したコン
タクトホールとゲート電極６との間のオフセット領域
は、下部のドレイン２によって弱く反転される。製造工
程を追加することなくリーク電流を低減することができ
た。
トポリシリコン２を形成する。つぎに層間絶縁膜３を形
成する。つぎにチャネル層となるポリシリコン４を形成
する。つぎにゲート絶縁膜５を形成したのち、ゲート電
極６を形成する。こうして層間絶縁膜３に開口したコン
タクトホールとゲート電極６との間のオフセット領域
は、下部のドレイン２によって弱く反転される。製造工
程を追加することなくリーク電流を低減することができ
た。
Description
【０００１】
【産業上の利用分野】本発明はリーク電流の小さい薄膜
トランジスタおよびその製造方法に関するものである。
トランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】近年ガラス基板上に薄膜トランジスタや
ダイオードを形成する技術は、大面積ノバックライト付
き液晶パネルや密着型イメージセンサなどに実用化さ
れ、研究・開発が盛んになっている。とりわけポリシリ
コンをチャネルとする薄膜トランジスタは周辺駆動回路
も一体化した全薄膜化デバイスを作成できる最も有望な
デバイスとして注目を集めている。
ダイオードを形成する技術は、大面積ノバックライト付
き液晶パネルや密着型イメージセンサなどに実用化さ
れ、研究・開発が盛んになっている。とりわけポリシリ
コンをチャネルとする薄膜トランジスタは周辺駆動回路
も一体化した全薄膜化デバイスを作成できる最も有望な
デバイスとして注目を集めている。
【０００３】一般にＭＯＳＦＥＴやアモルファスシリコ
ンの薄膜トランジスタに比べて、ポリシリコンをチャネ
ルとする薄膜トランジスタはリーク電流が大きいことが
問題となっている。液晶のスイッチングデバイスとして
も、駆動回路を設計する上でもリーク電流が大きいこと
が問題である。特に液晶やＥＬなどの高電圧を必要とす
るデバイスを駆動する応用が多いので、高耐圧でリーク
電流の小さいデバイスが必要であるプレーナ型薄膜トラ
ンジスタでは特に高電界を印加するとリーク電流が急激
に増大するという問題がある。プレーナ型薄膜トランジ
スタにおいてソース・ドレイン間に電圧を加えたときに
ドレイン端に高電界が印加され、バンドギャップ間の電
界エミッション電流がリーク電流の原因となる。
ンの薄膜トランジスタに比べて、ポリシリコンをチャネ
ルとする薄膜トランジスタはリーク電流が大きいことが
問題となっている。液晶のスイッチングデバイスとして
も、駆動回路を設計する上でもリーク電流が大きいこと
が問題である。特に液晶やＥＬなどの高電圧を必要とす
るデバイスを駆動する応用が多いので、高耐圧でリーク
電流の小さいデバイスが必要であるプレーナ型薄膜トラ
ンジスタでは特に高電界を印加するとリーク電流が急激
に増大するという問題がある。プレーナ型薄膜トランジ
スタにおいてソース・ドレイン間に電圧を加えたときに
ドレイン端に高電界が印加され、バンドギャップ間の電
界エミッション電流がリーク電流の原因となる。
【０００４】単結晶シリコンの場合このようなバンド間
のリーク電流は小さいのでほとんど問題にならない。し
かしポリシリコンではバンドギャップ中に多くの粒界ト
ラップが存在するので、粒界トラップを介してバンド間
のリーク電流が流れ易い。
のリーク電流は小さいのでほとんど問題にならない。し
かしポリシリコンではバンドギャップ中に多くの粒界ト
ラップが存在するので、粒界トラップを介してバンド間
のリーク電流が流れ易い。
【０００５】特に高電圧を印加すると急激なリーク電流
の増加が観測される。ポリシリコンにおけるリーク電流
は避けることはできない。リーク電流はドレイン端の空
乏層間にかかる電界に依存するので、ドレイン端にかか
る電界を弱めてリーク電流を低減できる。
の増加が観測される。ポリシリコンにおけるリーク電流
は避けることはできない。リーク電流はドレイン端の空
乏層間にかかる電界に依存するので、ドレイン端にかか
る電界を弱めてリーク電流を低減できる。
【０００６】そこでドレイン端の電界を緩和するさまざ
まな構造が提案されている。たとえばゲートがドレイン
から離れたオフセットゲート構造にするとドレイン・ゲ
ート間の電界が緩和されて、リーク電流を抑えることが
できる。しかしオフセット領域が長くなると、最大オン
電流が減少して、トランジスタ特性が劣化する。
まな構造が提案されている。たとえばゲートがドレイン
から離れたオフセットゲート構造にするとドレイン・ゲ
ート間の電界が緩和されて、リーク電流を抑えることが
できる。しかしオフセット領域が長くなると、最大オン
電流が減少して、トランジスタ特性が劣化する。
【０００７】従来のスタガ型薄膜トランジスタについ
て、図２（ａ）および（ｂ）を参照して説明する。
て、図２（ａ）および（ｂ）を参照して説明する。
【０００８】はじめに図２（ａ）に示すように、ガラス
基板１上に形成されたソース・ドレインとなるドープト
ポリシリコン２の上にチャネルとなるポリシリコン４が
形成されている。その上にゲート絶縁膜５を介してゲー
ト電極６が形成されている。さらに層間絶縁膜３をはさ
んで、ゲート電極６および両側のオフセット領域にまた
がって第２電極７が形成されている。
基板１上に形成されたソース・ドレインとなるドープト
ポリシリコン２の上にチャネルとなるポリシリコン４が
形成されている。その上にゲート絶縁膜５を介してゲー
ト電極６が形成されている。さらに層間絶縁膜３をはさ
んで、ゲート電極６および両側のオフセット領域にまた
がって第２電極７が形成されている。
【０００９】第２電極７に電圧を印加してオフセット領
域のチャネル層（ポリシリコン４）を弱く反転させるこ
とにより、オン電流特性を低下させることなく、リーク
電流を抑えることができる。しかしこの方法では構造が
複雑になって、電源線を１層追加しなければならない。
そのためＬＣＤなどへの実用化は難しい。
域のチャネル層（ポリシリコン４）を弱く反転させるこ
とにより、オン電流特性を低下させることなく、リーク
電流を抑えることができる。しかしこの方法では構造が
複雑になって、電源線を１層追加しなければならない。
そのためＬＣＤなどへの実用化は難しい。
【００１０】さらに図２（ｂ）に示すように、第２電極
７ａをドレイン電極と兼用して同電位にしても同様の効
果が得られる。ドレイン７ａに電圧が印加されないＯＦ
Ｆ（オフ）状態では、リーク電流は小さい。一方、トラ
ンジスタがＯＮ（オン）状態のとき、ドレイン７ａの電
圧が印加されてオフセット領域のポリシリコン４が弱い
反転状態になる。
７ａをドレイン電極と兼用して同電位にしても同様の効
果が得られる。ドレイン７ａに電圧が印加されないＯＦ
Ｆ（オフ）状態では、リーク電流は小さい。一方、トラ
ンジスタがＯＮ（オン）状態のとき、ドレイン７ａの電
圧が印加されてオフセット領域のポリシリコン４が弱い
反転状態になる。
【００１１】これは従来の薄膜トランジスタに近い製造
工程で図２（ｂ）のトランジスタと同様な効果が得ら
れ、低リーク電流化が達成できる。
工程で図２（ｂ）のトランジスタと同様な効果が得ら
れ、低リーク電流化が達成できる。
【００１２】
【発明が解決しようとする課題】第２電極とポリシリコ
ンチャネル層との間は、ゲート絶縁膜および層間絶縁膜
の２層で隔てられている。そのためオフセット領域のポ
リシリコンにかかる電界はゲート絶縁膜および層間絶縁
膜の２層を介してかけられる。
ンチャネル層との間は、ゲート絶縁膜および層間絶縁膜
の２層で隔てられている。そのためオフセット領域のポ
リシリコンにかかる電界はゲート絶縁膜および層間絶縁
膜の２層を介してかけられる。
【００１３】さらに第２電極をドレイン電極と兼用して
いる場合は、ドレイン電圧と同電位となる。ＯＮ状態で
もドレイン電圧が低いとオフセット領域に十分な電界が
かからないので十分な効果が得られないいう問題点があ
った。
いる場合は、ドレイン電圧と同電位となる。ＯＮ状態で
もドレイン電圧が低いとオフセット領域に十分な電界が
かからないので十分な効果が得られないいう問題点があ
った。
【００１４】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板上に設けられた低抵抗ソース・ドレイ
ンとその上部に形成された層間絶縁膜と、前記層間絶縁
膜に形成されたコンタクト開口を通して前記ソース・ド
レインおよび前記層間絶縁膜の上に形成された半導体チ
ャネル層と、前記半導体チャネル層を覆うゲート絶縁膜
およびゲート電極層より構成されるスタガ型薄膜トラン
ジスタにおいて、前記ゲート電極と、前記ソース・ドレ
インとがオーバラップしており、ゲートオフセット領域
では前記半導体チャネル層と前記ソース・ドレインとが
前記層間絶縁膜によって絶縁され、ゲート・ドレインオ
ーバラップ領域の外で前記層間絶縁膜に形成された前記
コンタクト開口を通して前記半導体チャネル層と前記ソ
ース・ドレインとが接続されているものである。
タは、絶縁性基板上に設けられた低抵抗ソース・ドレイ
ンとその上部に形成された層間絶縁膜と、前記層間絶縁
膜に形成されたコンタクト開口を通して前記ソース・ド
レインおよび前記層間絶縁膜の上に形成された半導体チ
ャネル層と、前記半導体チャネル層を覆うゲート絶縁膜
およびゲート電極層より構成されるスタガ型薄膜トラン
ジスタにおいて、前記ゲート電極と、前記ソース・ドレ
インとがオーバラップしており、ゲートオフセット領域
では前記半導体チャネル層と前記ソース・ドレインとが
前記層間絶縁膜によって絶縁され、ゲート・ドレインオ
ーバラップ領域の外で前記層間絶縁膜に形成された前記
コンタクト開口を通して前記半導体チャネル層と前記ソ
ース・ドレインとが接続されているものである。
【００１５】本発明の薄膜トランジスタの製造方法は、
ガラス基板の一主面上にソース・ドレインとなるドープ
トポリシリコンを形成する工程と、全面に層間絶縁膜を
堆積してからコンタクトを開口して前記ポリシリコンの
一部を露出させる工程と、全面にチャネル層となるポリ
シリコンを堆積してから選択エッチングする工程と、全
面にゲート絶縁膜を堆積する工程と、前記ゲート絶縁膜
の上に前記ソース・ドレインとオーバーラップし、前記
コンタクトにオーバーラップしないゲート電極を形成す
る工程とを含むものである。
ガラス基板の一主面上にソース・ドレインとなるドープ
トポリシリコンを形成する工程と、全面に層間絶縁膜を
堆積してからコンタクトを開口して前記ポリシリコンの
一部を露出させる工程と、全面にチャネル層となるポリ
シリコンを堆積してから選択エッチングする工程と、全
面にゲート絶縁膜を堆積する工程と、前記ゲート絶縁膜
の上に前記ソース・ドレインとオーバーラップし、前記
コンタクトにオーバーラップしないゲート電極を形成す
る工程とを含むものである。
【００１６】
【作用】リーク電流を低減するための第２電極を半導体
層の下部に形成しても同様の効果を得ることができる。
半導体層の下部のソース・ドレインをゲートの端部で活
性層と層間分離する。
層の下部に形成しても同様の効果を得ることができる。
半導体層の下部のソース・ドレインをゲートの端部で活
性層と層間分離する。
【００１７】オフセット領域とソース・ドレイン電極間
の層間絶縁膜の厚さは独立に制御でき、薄膜化が可能で
オフセット領域に印加される電界をより大きくすること
ができる。
の層間絶縁膜の厚さは独立に制御でき、薄膜化が可能で
オフセット領域に印加される電界をより大きくすること
ができる。
【００１８】こうしてソース・ドレイン電極を第２電極
とすることによりＯＮ・ＯＦＦ電流比の大きいトランジ
スタを実現することができる。
とすることによりＯＮ・ＯＦＦ電流比の大きいトランジ
スタを実現することができる。
【００１９】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００２０】はじめに図１（ａ）に示すように、ガラス
基板１にソース・ドレインとなるドープトポリシリコン
２を堆積してからパターニングする。
基板１にソース・ドレインとなるドープトポリシリコン
２を堆積してからパターニングする。
【００２１】つぎに図１（ｂ）に示すように、層間絶縁
膜３を堆積したのちコンタクトホールを開口する。この
コンタクトホールは後で形成するゲート電極にオーバー
ラップしないように形成しなければならない。つぎにチ
ャネル層となるポリシリコン４を形成する。
膜３を堆積したのちコンタクトホールを開口する。この
コンタクトホールは後で形成するゲート電極にオーバー
ラップしないように形成しなければならない。つぎにチ
ャネル層となるポリシリコン４を形成する。
【００２２】つぎに図１（ｃ）に示すように、ゲート絶
縁膜５を形成したのち、ゲート電極６およびソース・ド
レイン電極（図示せず）を形成して素子部が完成する。
このゲート電極６はソース・ドレイン用ポリシリコン２
とオーバラップし、かつコンタクトホールとはオフセッ
トになるように形成した。
縁膜５を形成したのち、ゲート電極６およびソース・ド
レイン電極（図示せず）を形成して素子部が完成する。
このゲート電極６はソース・ドレイン用ポリシリコン２
とオーバラップし、かつコンタクトホールとはオフセッ
トになるように形成した。
【００２３】ゲート電極６とコンタクトホールとの間は
オフセット領域となり、層間絶縁膜３をはさんで下部に
あるドレイン２によって弱く反転される。こうして通常
のスタガ構造トランジスタの製造工程とほぼ同等の工程
でリーク電流の小さいトランジスタを製造することが可
能になった。
オフセット領域となり、層間絶縁膜３をはさんで下部に
あるドレイン２によって弱く反転される。こうして通常
のスタガ構造トランジスタの製造工程とほぼ同等の工程
でリーク電流の小さいトランジスタを製造することが可
能になった。
【００２４】
【発明の効果】リーク電流の小さい薄膜トランジスタ
を、製造工程を追加することなく再現性良く製造するこ
とができる。
を、製造工程を追加することなく再現性良く製造するこ
とができる。
【００２５】さらに層間絶縁膜の厚さを独立に制御する
ことができる、ドレインによってオフセット領域に印加
される電界が、従来の図３（ｂ）に示す構造に比べて少
なくとも２倍以上になり、ＯＮ・ＯＦＦ電流比が向上し
た。
ことができる、ドレインによってオフセット領域に印加
される電界が、従来の図３（ｂ）に示す構造に比べて少
なくとも２倍以上になり、ＯＮ・ＯＦＦ電流比が向上し
た。
【図１】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図２】従来の薄膜トランジスタを示す断面図である。
１ ガラス基板 ２ ドープトポリシリコン（ソース・ドレイン） ３ 層間絶縁膜 ４ ポリシリコン（チャネル層） ５ ゲート絶縁膜 ６ ゲート電極 ７ 層間絶縁膜 ８ 第２電極 ８ａ 第２電極兼ソース・ドレイン電極
Claims (2)
- 【請求項１】 絶縁性基板上に設けられた低抵抗ソース
・ドレインとその上部に形成された層間絶縁膜と、前記
層間絶縁膜に形成されたコンタクト開口を通して前記ソ
ース・ドレインおよび前記層間絶縁膜の上に形成された
半導体チャネル層と、前記半導体チャネル層を覆うゲー
ト絶縁膜およびゲート電極層より構成されるスタガ型薄
膜トランジスタにおいて、前記ゲート電極と、前記ソー
ス・ドレインとがオーバラップしており、ゲートオフセ
ット領域では前記半導体チャネル層と前記ソース・ドレ
インとが前記層間絶縁膜によって絶縁され、ゲート・ド
レインオーバラップ領域の外で前記層間絶縁膜に形成さ
れた前記コンタクト開口を通して前記半導体チャネル層
と前記ソース・ドレインとが接続されていることを特徴
とする薄膜トランジスタ。 - 【請求項２】 ガラス基板の一主面上にソース・ドレイ
ンとなるドープトポリシリコンを形成する工程と、全面
に層間絶縁膜を堆積してからコンタクトを開口して前記
ポリシリコンの一部を露出させる工程と、全面にチャネ
ル層となるポリシリコンを堆積してから選択エッチング
する工程と、全面にゲート絶縁膜を堆積する工程と、前
記ゲート絶縁膜の上に前記ソース・ドレインとオーバー
ラップし、前記コンタクトにオーバーラップしないゲー
ト電極を形成する工程とを含む薄膜トランジスタの製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253276A JP2722890B2 (ja) | 1991-10-01 | 1991-10-01 | 薄膜トランジスタおよびその製造方法 |
| US07/954,309 US5329140A (en) | 1991-10-01 | 1992-09-30 | Thin film transistor and its production method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253276A JP2722890B2 (ja) | 1991-10-01 | 1991-10-01 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595117A true JPH0595117A (ja) | 1993-04-16 |
| JP2722890B2 JP2722890B2 (ja) | 1998-03-09 |
Family
ID=17249034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253276A Expired - Lifetime JP2722890B2 (ja) | 1991-10-01 | 1991-10-01 | 薄膜トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329140A (ja) |
| JP (1) | JP2722890B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451152B1 (ko) * | 1997-12-26 | 2005-04-19 | 엘지전자 주식회사 | 다결정실리콘박막트랜지스터및그제조방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69125886T2 (de) * | 1990-05-29 | 1997-11-20 | Semiconductor Energy Lab | Dünnfilmtransistoren |
| JP3173854B2 (ja) | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| JP3173926B2 (ja) * | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP3377853B2 (ja) * | 1994-03-23 | 2003-02-17 | ティーディーケイ株式会社 | 薄膜トランジスタの作製方法 |
| DE19500380C2 (de) * | 1994-05-20 | 2001-05-17 | Mitsubishi Electric Corp | Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür |
| KR100603393B1 (ko) * | 2004-11-10 | 2006-07-20 | 삼성에스디아이 주식회사 | 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치 |
| KR100647693B1 (ko) * | 2005-05-24 | 2006-11-23 | 삼성에스디아이 주식회사 | 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204976A (ja) * | 1985-03-08 | 1986-09-11 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070760A (ja) * | 1983-09-27 | 1985-04-22 | Fujitsu Ltd | 半導体記憶装置 |
-
1991
- 1991-10-01 JP JP3253276A patent/JP2722890B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-30 US US07/954,309 patent/US5329140A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204976A (ja) * | 1985-03-08 | 1986-09-11 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
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|---|---|---|---|---|
| KR100451152B1 (ko) * | 1997-12-26 | 2005-04-19 | 엘지전자 주식회사 | 다결정실리콘박막트랜지스터및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5329140A (en) | 1994-07-12 |
| JP2722890B2 (ja) | 1998-03-09 |
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