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JP3173926B2 - 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 - Google Patents

薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置

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JP3173926B2
JP3173926B2 JP22059493A JP22059493A JP3173926B2 JP 3173926 B2 JP3173926 B2 JP 3173926B2 JP 22059493 A JP22059493 A JP 22059493A JP 22059493 A JP22059493 A JP 22059493A JP 3173926 B2 JP3173926 B2 JP 3173926B2
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silicon
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Semiconductor Energy Laboratory Co Ltd
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＩＳ（Metal-Insulato
r-Semiconductor;金属−絶縁体−半導体）型半導体装
置、特にＭＩＳトランジスタに関する。特に、本発明は
絶縁基板上に形成された薄膜上のＭＩＳ型半導体装置、
薄膜トランジスタ（ＴＦＴ）に関し、なかでも、チャネ
ル形成領域が、ゲイト電極の上方に位置する、いわゆる
逆スタガー型の構造を有するＭＩＳ型半導体装置に関す
るものである。本発明は、絶縁基板上に形成された半導
体集積回路、例えば液晶表示装置に用いられるアクティ
ブマトリクス型回路やイメージセンサーの駆動回路等に
用いられる。
【０００２】
【従来の技術】近年、絶縁基板上に薄膜状のＭＩＳ型半
導体装置を形成した装置をもちいることがある。例え
ば、アクティブマトリクス型液晶表示装置等である。現
在、市販されているアクティブマトリクス型回路は、Ｔ
ＦＴを利用したものと、ＭＩＭ等のダイオードを利用し
たものがある。特に前者は高品位な画像が得られるとし
て近年、さかんに製造されている。
【０００３】ＴＦＴを利用したアクティブマトリクス回
路は、多結晶シリコン等の多結晶半導体を利用したＴＦ
Ｔと、アモルファスシリコンのようなアモルファス半導
体を利用したＴＦＴ（アモルファスシリコンＴＦＴ）が
知られている。後者は作製プロセス上の問題から、大画
面のものは作製が困難であり、大画面用には３５０℃以
下のプロセス温度で作製できる後者が主として用いられ
る。
【０００４】図２には従来のアモルファスシリコンＴＦ
Ｔ（逆スタガー型）の作製工程を示す。基板２０１とし
ては、コーニング７０５９等の耐熱性のある無アルカリ
ガラスが使用される。アモルファスシリコンＴＦＴのプ
ロセスの最高温度は３５０℃程度であるので、この温度
に耐えられるだけの材料が必要である。特に、液晶表示
パネルとして使用する場合には、熱処理によって歪むこ
とがないような耐熱性と高いガラス転移温度が必要であ
る。コーニング７０５９の場合にはこのガラス転移温度
が６００℃弱なので条件を満たす。
【０００５】また、ＴＦＴの動作を安定にするために
は、ナトリウムのような可動イオンが基板中に含まれて
いることは望ましくない。コーニング７０５９はアルカ
リ濃度が十分に低いので問題はないが、もし、基板中に
多量のナトリウム等が含まれている場合には、基板中の
可動イオンがＴＦＴに侵入しないように、窒化珪素、酸
化アルミニウム等のパッシベーション膜を形成する必要
がある。
【０００６】まず、アルミニウムやタンタルのような導
電性材料で被膜を形成し、マスクでパターニングし
て、ゲイト電極２０２を形成する。特にゲイト電極・配
線と上部の配線との短絡を防止するためには、このゲイ
ト電極の表面に酸化膜２０３を形成しておけばよい。酸
化膜の形成方法としては、陽極酸化法が主として用いら
れる。これはゲイト電極２０２に電解溶液中で正の電圧
を印加して通電することによって、ゲイト電極表面が酸
化して形成される。
【０００７】その後、ゲイト絶縁膜２０４が形成され
る。このゲイト絶縁膜としては、一般には窒化珪素が用
いられるが、酸化珪素であってもよく、あるいは窒素と
酸素が任意の比率で混じった珪化物であってもよい。ま
た、単層の膜であってもよいし、多層の膜であってもよ
い。ゲイト絶縁膜として窒化珪素膜を使用する場合に
は、プラズマＣＶＤ法を使用した場合には、プロセス温
度が３５０℃程度になり、本工程の最高温度となる。こ
の状態を図２（Ａ）に示す。
【０００８】さらに、アモルファスシリコン膜を形成す
る。プラズマＣＶＤ法を使用する場合であれば、基板温
度は２５０〜３００℃が必要とされる。この膜の厚さは
薄い方が望ましく、通常は１０〜１００ｎｍ、好ましく
は１０〜３０ｎｍとされる。そして、マスクでパター
ニングして、アモルファスシリコン領域２０５を形成す
る。このアモルファスシリコン領域は後に、ＴＦＴのチ
ャネル形成領域となる。ここまでの状態を図２（Ｂ）に
示す。
【０００９】さらに、全体に窒化珪素膜を形成して、こ
れをマスクでパターニングし、エッチングストッパー
２０６とする。このエッチングストッパーは後の工程
で、誤って、チャネル形成領域のアモルファスシリコン
領域２０５をエッチングしないように設けられるのであ
る。なぜなら前述のようにアモルファスシリコン領域２
０５は１０〜１００ｎｍという薄さであるからである。
また、エッチングストッパーの下部のアモルファスシリ
コン領域はチャネル形成領域として機能するので、エッ
チングストッパーはできるだけゲイト電極に重なるよう
に設計される。しかし、通常のマスク合わせでは多少の
ずれが生じるので、ゲイト電極に十分に重なるように
（すなわち、ゲイト電極よりも小さくなるように）パタ
ーニングされる。
【００１０】その後、Ｎ型もしくはＰ型の導電型のシリ
コンの被膜を形成する。通常のアモルファスシリコンＴ
ＦＴはＮチャネル型とされる。このシリコンの被膜はア
モルファスシリコンではあまりにも導電率が低いので、
微結晶状態のシリコン膜とする。Ｎ型の微結晶シリコン
膜はプラズマＣＶＤ法で３５０℃以下の温度で作製する
ことができる。しかし、それでも抵抗が十分に低くない
ので、２００ｎｍ以上の厚さとする必要があった。ま
た、Ｐ型の微結晶シリコン膜は著しく抵抗が大きいので
用いることができず、したがって、Ｐチャネル型ＴＦＴ
をアモルファスシリコンで作製することは困難であっ
た。
【００１１】このようにして形成されたシリコン膜をマ
スクでパターニングし、Ｎ型微結晶シリコン領域２０
７が形成される。ここまでの状態を図２（Ｃ）に示す。
図２（Ｃ）の状態では、（Ｎ型の）微結晶シリコン膜
が、エッチングストッパー上で接合しているので、ＴＦ
Ｔは機能しない。したがって、これを分断する必要があ
る。そこで、マスクを用いて、これを分断し、溝２０
８を形成する。もし、エッチングストッパーがなけれ
ば、誤って下地のアモルファスシリコン領域２０５まで
をもエッチングしてしまう恐れがある。。なぜなら微結
晶シリコン領域２０７の厚さは、その下のアモルファス
シリコン領域の数倍から１０数倍、あるいはそれ以上も
厚いからである。
【００１２】その後、公知の方法によって、配線２０９
や画素電極２１０が、マスク、を用いて作製され
る。この状態を図２（Ｄ）に示す。以上の方法では、マ
スクの枚数が７枚という多量であるので、歩留りの低下
が懸念される。そこで、以下に示すようにマスク枚数を
減らす方法も提案されている。まず、基板上に第１のマ
スクを使用して、ゲイト電極部をパターニングする。そ
の後、ゲイト絶縁膜を形成し、さらに、アモルファスシ
リコン膜と窒化珪素膜（後にエッチングストッパーとな
る）を連続的に形成する。そして、裏面から露光して、
ゲイト電極部をマスクとして窒化珪素膜のみを自己整合
的にエッチングしてエッチングストッパーを形成する。
そして、その上に微結晶シリコン膜を形成し、第２のマ
スクを用いて、チャネル上方の溝（図２の２０８に対
応）を含むＴＦＴの領域を形成する。その後、第３、第
４のマスクを用いて、配線や電極を形成する。最終的に
は図２（Ｄ）で示されるものと同等なものが得られる。
このように、セルフアライン工程を駆使することによ
り、マスク数を３枚減らすことができる。
【００１３】
【発明が解決しようとする課題】さて、このようにして
形成されたＴＦＴは、図からわかるように、非常に凹凸
の激しいものとなる。これは主に、ゲイト電極部（ゲイ
ト電極の酸化物２０３を含む）、エッチングストッパー
と微結晶シリコン領域に起因するものであり、ゲイト電
極部の厚さを３００ｎｍ、エッチングストッパーの厚さ
を２００ｎｍ、微結晶シリコン領域２０６の厚さを３０
０ｎｍとすれば、基板上には８００ｎｍもの凹凸が生じ
ることとなる。
【００１４】例えば、液晶表示パネルのアクティブマト
リクス回路として使用する場合には、セルの厚さは５〜
６μｍの厚さで、０．１μｍ以下の精度で制御されてい
る。このような条件で、１μｍもの凹凸があればセルの
厚さの均一性に著しい欠陥を与えることとなる。
【００１５】しかし、ＴＦＴの凹凸の原因として挙げら
れるこれらの要因は、いずれも簡単に低減できるもので
はない。例えば、微結晶シリコン膜を薄くするとソー
ス、ドレインの抵抗が高くなり、特性が低下する。ま
た、エッチングストッパーが薄いと、微結晶シリコン領
域をエッチングしている間に誤ってその下のアモルファ
スシリコン領域までエッチングする可能性があり、歩留
りが低下する。
【００１６】本発明はこのような従来の問題点に鑑みて
なされたものであり、本発明の目的の一つは、プロセス
の簡略化である。例えば、マスクの枚数を従来の方法よ
りも減らすことによって歩留りを向上せしめる。あるい
は、成膜工程を減らすことによってスループットを向上
させ、コストを低減させることを目的とする。
【００１７】本発明の他の目的はＴＦＴをより平坦にす
ることである。このことによって、液晶表示パネルに使
用する場合の問題を解決することができるばかりか、他
の応用においても平坦化は重要な技術課題であり、従来
のＴＦＴでは応用が困難であったものにも応用すること
が可能となる。
【００１８】また、ＴＦＴ特性の向上も本発明の目的で
ある。図２に示されるＴＦＴでは、ソース／ドレインの
シート抵抗が高く、ＴＦＴの諸特性に悪影響を与える。
しかも、ソース／ドレインとチャネル形成領域は異なっ
た膜によって形成されているため、その間の接合の状態
はすこぶる悪い。しかも、チャネル形成領域の成膜後に
連続的にソース／ドレインが形成されることは不可能で
ある。理想的には、半導体集積回路のＭＯＳトランジス
タのようにソース／ドレインとチャネル形成領域を同一
面内の同一膜によって構成し、これらの領域の間の接合
を改善することが特性改善に必要である。
【００１９】
【問題を解決するための手段】上記の諸問題点を解決す
るために、本発明はエッチングストッパーを使用しない
全く新しいＴＦＴ作製方法およびその方法によって作製
されたＴＦＴを提案する。すなわち、微結晶シリコン領
域（ソース／ドレイン）の抵抗を十分に低下させ、その
厚さを薄くする。さらには、本発明では、従来のように
チャネル形成領域となるアモルファスシリコン領域
（膜）の形成と、ソース／ドレイン領域となる微結晶シ
リコン領域（膜）の形成というような２段階のプロセス
を経ずして、１枚のシリコン膜を形成し、これをある部
分はソース／ドレイン領域に、他の部分はチャネル形成
領域に作り分けるという構成を有する。
【００２０】スループットの向上に際しては、成膜工程
を少なくすることが最重要課題である。成膜工程は成膜
に時間を要するだけでなく、チャンバー内のクリーニン
グにも同程度の時間を要し、極めて清浄な環境を要求さ
れる現代の半導体プロセスにおいては、チャンバーの掃
除の合間に成膜をおこなうというのが実情である。した
がって、厚い被膜を形成するよりも薄い被膜を形成する
こと、多層の被膜を形成するより単層の被膜を形成する
ことが、スループットを上げるうえで必要である。その
意味で、成膜工程を削減することは望ましい。
【００２１】本発明の１つの技術思想に基づいたＴＦＴ
は以下のような構成を有する。まず、逆スタガー型のＴ
ＦＴである。ゲイト電極を覆ってゲイト絶縁膜が形成さ
れ、さらに、半導体膜が形成されているが、そのゲイト
電極の上方の部分はチャネル形成領域として機能するよ
うに実質的に真性である。その他の部分はＮ型もしくは
Ｐ型であり、ソース／ドレインとして機能する。また、
チャネル形成領域として機能する部分は、アモルファ
ス、セミアモルファス、微結晶、多結晶、あるいはそれ
らの中間状態のいずれをも取りうる。オフ電流を抑えた
い場合にはアモルファスが望ましい。一方、ソース／ド
レインとして機能する領域は十分に抵抗の小さな結晶性
シリコンである。しかも、本発明では、この領域は可視
光または近赤外光、すなわち、波長が４〜０．５μｍの
強光を短時間、照射することによって、半導体に秩序
性、結晶性が付与されることを特徴とする。
【００２２】このような構成では、半導体膜の成膜は１
層だけでよく、量産性が向上する。さらに、従来のよう
な厚い微結晶シリコンが形成されないのでＴＦＴの凹凸
を減らすことができる。もちろん、本発明は、チャネル
形成領域とソース／ドレイン等の不純物領域をただの１
層の半導体膜で形成することのみを要求するのではな
く、コストと特性を考慮して、素子の特性をより向上さ
せるために多層としてもよいことは言うまでもない。た
だし、その場合も、ソース／ドレインとチャネル形成領
域は実質的に同一面内（層内）に存在することが必要で
ある。
【００２３】さらに本発明の技術思想に基づいた他のＴ
ＦＴはチャネル形成領域の上部にエッチングストッパー
を有しないことを特徴とする。エッチングストッパーが
存在することは、ＴＦＴの凹凸の重要な要因である。
【００２４】本発明のＴＦＴの作製は図１に示される方
法によっておこなわれるが、もちろん、この工程図に必
要な変更が加えられることはありうる。図に示すよう
に、耐熱性無アルカリガラス（例えばコーニング７０５
９）基板１０１上に、ゲイト電極１０２がマスクによ
ってパターニングされる。必要によっては、図１に示す
ようにゲイト電極の表面に酸化膜１０３を形成して、絶
縁性を高めてもよい。さらに、ゲイト絶縁膜１０４を形
成する。こうして、図１（Ａ）を得る。
【００２５】次に、アモルファス、セミアモルファス、
微結晶、多結晶、あるいはそれらの中間状態のシリコン
の薄膜を形成し、マスクによってパターニングをおこ
ない、半導体領域１０５を形成する。実際には、成膜温
度とオフ電流（リーク電流）を考慮してアモルファスシ
リコン膜を形成する場合が多いが、レーザーアニール等
の低温結晶化技術を使用して多結晶、あるいはセミアモ
ルファスシリコンとしてもよい。しかし、多結晶シリコ
ンやセミアモルファスシリコンを使用した場合には電界
移動度が大きくなるが、オフ電流も大きくなるので、液
晶表示パネルのアクティブマトリクス回路には適当でな
い。
【００２６】次いで、可視・近赤外光に対してマスク材
となるような被膜、例えば珪素の多い窒化珪素膜（厚さ
５０ｎｍ以上が好ましい）を形成して、これをマスク
にてパターニングする。このときには窒化珪素膜の上に
フォトレジストを残存させてもよい。すなわち、図１
（Ｃ）において、１０６が窒化珪素膜であり、１０７が
フォトレジストである。後のイオン注入の工程を想定し
て、フォトレジストの厚さは１００ｎｍ以上、好ましく
は５００ｎｍ以上とする。
【００２７】この状態で、最初にイオン注入あるいはイ
オンドープ、あるいはプラズマ化したイオンのドーピン
グ等の方法によって、半導体領域１０５に選択的に不純
物を注入する。こうして、不純物領域１０８が形成され
る。しかしながら、この不純物注入によって半導体膜中
には非常に大きな欠陥が生じてしまい、もはや半導体と
しては機能しなくなる。そこで、可視または近赤外光を
上方から短時間、照射して結晶化（ランプアニール、ラ
ピッド・サーマル・アニール（ＲＴＡ））をおこなう。
この工程によって、半導体の秩序が回復され、不純物の
導入前の状態よりも秩序性の良好な状態が得られる。こ
のランプアニール工程では、用いられる光の照射時間や
被照射物の温度、雰囲気を適当に制御することによっ
て、極めて単結晶状態に近い多結晶状態からセミアモル
ファス状態まで様々な状態のシリコンを形成することが
出来る。このようにランプアニール工程によって得られ
たシリコンはラマン散乱分光法によって、結晶シリコン
に特有の散乱ピークを調べることによって、その結晶性
について確認することができる。
【００２８】具体的には近赤外光から可視光にかけての
光、好ましくは波長が４μｍ〜０．５μｍの光（例えば
波長１．３μｍにピークを有する赤外光）を１０〜１０
００秒程度の比較的短い時間照射することにより、シリ
コン膜を加熱することにより、結晶性を助長せしめる。
用いる光の波長は、シリコン膜に吸収され、ガラス基板
では実質的に吸収されないことが望ましい。
【００２９】真性または実質的に真性のアモルファスシ
リコンは可視光、特に０．５μｍ未満の短波長の光では
よく吸収され、より長波長の光は吸収率が低下する。一
方、０．５〜４μｍの波長の光は不純物のドープされた
アモルファスシリコン膜に効果的に吸収されるが、ガラ
ス基板にはほとんど吸収されない。その結果、０．５〜
４μｍの光を用いれば、ＴＦＴの不純物ドープされた領
域のみを効果的に加熱することができる。また、ランプ
アニールにおいては、光は上方もしくは基板側のいずれ
か一方のみから照射されても、両方から照射されてもよ
いことは言うまでもない。
【００３０】さらに、かような熱処理においては、シリ
コン膜と基板の間の熱膨張率の違い、シリコン膜表面と
基板／シリコン膜界面との温度の違いなどから、シリコ
ン膜が剥離することも多々ある。特にこれは、膜の面積
が基板全面にわたるような大きな場合に顕著である。し
かし、本発明においては膜は十分に小さな面積に分断さ
れているので膜の剥離等を防止することができる。ま
た、基板表面全面がシリコン膜を通じて加熱されること
がないので、基板が熱的に収縮することは最低限に抑え
られる。また、基板等に対する熱的な影響を極力、抑え
るためにはランプアニールの時間を可能な限り短くする
ことが好ましい。
【００３１】また、ゲイト電極はこのランプアニールの
工程に耐えられる材質のものを選択すべきであり、タン
タルやチタン等、融点の高い金属が好ましい。また、ア
ルミニウムは、高温において容易に変形するが、十分な
厚さの陽極酸化膜に被覆されている場合には、短時間の
アニールであれば耐えられる。
【００３２】本発明人の知見によると、ランプアニール
工程においては、試料を２５０〜５００℃程度に加熱し
ておくと不純物の活性化が試料内部にまで進行し、不純
物濃度も十分大きくすることができた。チャネル形成領
域をアモルファスシリコンに保つためにはあまり高温の
状態に試料を置くことは望ましくなく、また、ガラス基
板にも制約が加わることから２５０〜３５０℃程度の加
熱にとどめることが望ましい。
【００３３】このようにドーピングをおこなった後、窒
化珪素膜１０６とフォトレジスト１０７を除去する。窒
化珪素膜１０６はそのまま残存させておいても構わな
い。そして、公知の方法によって、配線１１０やＩＴＯ
の画素電極１１１を、マスクおよびによって形成す
る。以上の工程によって必要なマスクは合計５枚である
が、従来のようにゲイト電極の裏面露光技術を用いたセ
ルフアライン方式を駆使することによって４枚まで低減
できる。すなわち、ゲイト電極の形成に１枚、半導体領
域の形成に１枚、画素電極と配線の形成に計２枚を必要
とする。窒化珪素マスク１０６のパターニングはゲイト
電極をマスクとして裏面露光をおこなえばよい。
【００３４】図１（Ｄ）から明らかなように、本発明に
よるＴＦＴは、従来のＴＦＴに比べて凹凸が小さい。こ
れは、凹凸の主な要因が、ゲイト電極部の凹凸だけだか
らである。半導体領域１０５の厚さは極めて薄く、従来
のＴＦＴと同様に１０〜１００ｎｍであるので、凹凸に
は大した寄与をしない。
【００３５】このように半導体領域、すなわちソース／
ドレインが薄くても良いのは、該領域の不純物濃度が十
分大きく、かつその結晶性が良好だからであり、ランプ
アニール工程を採用することによって本発明の特徴がも
たらされたのである。また、本発明では、従来のように
エッチングストッパーは存在せず、また、本発明で使用
されるマスク材も、ＴＦＴ完成後は残存することは必要
とされないので、ＴＦＴの凹凸は著しく減少する。
【００３６】また、従来のＴＦＴのように、チャネル形
成領域とソース／ドレインが異なる膜によって構成され
ているのではなく、同一の膜によって構成されているた
め、これらの領域間の接合は良好であり、ＴＦＴの特性
（電界移動度やサブスレシュホールド特性値、リーク電
流）は向上する。
【００３７】
【実施例】
〔実施例１〕 本実施例は図３に示す作製工程にしたが
って形成された。作製工程断面図は図１に対応する。た
だし、図１の金属配線・電極１１０形成工程までで、Ｉ
ＴＯ画素電極１１１形成の工程は含まれない。ゲイト電
極はタンタルであり、ゲイト電極の表面には、工程５に
おいて厚さ約２００ｎｍの陽極酸化膜を形成して絶縁性
を向上せしめた。不純物のドーピング手段には、イオン
ドーピング法を用いた。本工程で使用されているマスク
の枚数は４枚である。全工程は２６工程からなる。
【００３８】図３〜図６において、『スパッタ』はスパ
ッタリング成膜法、『ＰＣＶＤ』はプラズマＣＶＤ法、
『ＲＩＥ』は反応性イオンエッチング法を意味する。ま
た、これらの手法の後に：に続いて書かれているのは、
膜厚、使用ガス等である。
【００３９】本実施例に対応する従来の作製工程は断面
図は図２に、工程図は図５に示されるが、ここでは、使
用されるマスクの枚数は６枚であり、全工程は２９工程
からなる。このように本実施例では従来の方法を採用す
るよりも製造工程を短縮できた。
【００４０】以下、工程図にしたがって、本実施例を詳
細に説明する。基板としてはコーニング７０５９ガラス
（図１の１０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でタンタル膜を厚さ２００ｎ
ｍ形成した（工程２）。そして、これをマスクでパタ
ーニングし（工程３）、混酸（５％の硝酸を含む燐酸）
でエッチングした（工程４）。その後、タンタルゲイト
電極（図１の１０２）に通電して陽極酸化をおこない、
最大で１２０Ｖまで電圧を上げて、陽極酸化膜（図１の
１０３）を厚さ２００ｎｍ形成した（工程５）。陽極酸
化の手法については、特願平３−２３７１００もしくは
同３−２３８７１３に記述されているので、ここでは詳
述しない。
【００４１】その後、レジストを除去し（工程６）、ゲ
イト絶縁膜である厚さ２００ｎｍの窒化珪素膜（図１の
１０４）をプラズマＣＶＤ法によって形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は３００℃とした。
【００４２】そして、マスクによって、半導体領域の
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図１の１０５）を形成した。残ったレジストは除去
し（工程１２）、基板を洗浄した（工程１３）。
【００４３】その後、厚さ２００ｎｍの窒化珪素膜をプ
ラズマＣＶＤ法によって形成した（工程１４）。このと
きの基板温度は３００℃とした。そして、マスクによ
って、窒化珪素マスクのパターニングをおこない（工程
１５）、窒化珪素膜をバッファー弗酸でエッチングして
（工程１６）、窒化珪素マスク（図１の１０６）を形成
した。窒化珪素マスクの上には厚さ約５００ｎｍのレジ
スト（図１の１０７）が残った。
【００４４】ついで、イオンドーピング法によって、３
×１０15ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの
加速エネルギーで打ち込み（工程１７）、不純物領域
（図１の１０８）を形成した。その後、基板を洗浄し
（工程１８）、残存したレジストを除去した（工程１
９）。
【００４５】その後、ハロゲンタングステンランプによ
ってランプアニールをおこない（工程２０）、窒化珪素
マスク（図１の１０６）をバッファー弗酸でエッチング
して除去した（工程２１）。ランプアニール（工程２
０）においては、可視・近赤外光の強度は、モニターの
単結晶シリコンウェハー上の温度が８００〜１３００
℃、代表的には９００〜１２００℃の間にあるように調
整した。具体的には、シリコンウェハーに埋め込んだ熱
電対の温度をモニターして、これを赤外線の光源にフィ
ードバックさせた。本実施例では、昇温・降温は、図７
（Ａ）もしくは（Ｂ）のようにおこなった。昇温は、一
定で速度は５０〜２００℃／秒、降温は自然冷却で２０
〜１００℃であった。
【００４６】図７（Ａ）は一般的な温度サイクルで、昇
温時間ａ、保持時間ｂ、降温時間ｃの３つの過程からな
る。しかし、この場合には試料は室温から１０００℃も
の高温へ、さらに高温状態から室温へと急激に加熱・冷
却されるので、珪素膜や基板に与える影響が大きく、珪
素膜の剥離の可能性も高い。
【００４７】この問題を解決するためには、図７（Ｂ）
のように、保持に達する前に、プレヒート時間ｄやポス
トヒート時間ｆを設け、保持時間に達する前に２００〜
５００℃の基板や膜に大きな影響を与えない温度に保持
しておくことが望ましい。また、このランプアニールは
Ｈ2 雰囲気中にておこなった。Ｈ2 雰囲気に０．１〜１
０％のＨＣｌ、その他ハロゲン化水素やフッ素や塩素、
臭素の化合物を混入してもよい。その後、基板を洗浄し
た（工程２２）。
【００４８】次に、アルミニウム被膜をスパッタ法によ
って、厚さ４００ｎｍ形成し（工程２３）、アルミニウ
ム配線をマスクによってパターニングし（工程２
４）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程２５）、アルミニウム配線（図１の１１
０）を形成した。残存したレジストは除去した（工程２
６）。最後に、１気圧の水素雰囲気で３５０℃、３０分
のアニールをおこなった。特に本発明では、可視・近赤
外光によるランプアニールの工程で生じた不対結合手
を、その後の工程で、水素雰囲気において、２５０〜４
００℃で加熱することによって中和することが重要であ
る。以上の工程によってＮチャネル型ＴＦＴが完成され
た。
【００４９】〔実施例２〕 本実施例は図４に示す作製
工程にしたがって形成された。作製工程断面図は裏面露
光技術を用いる点を除けば図１に対応する。ただし、図
４に示されているのは、実施例１と同様、図１の金属配
線・電極１１０形成工程までの工程である。ゲイト電極
はタンタルであり、ゲイト電極の表面には、工程５にお
いて厚さ約２００ｎｍの陽極酸化膜を形成して絶縁性を
向上せしめた。窒化珪素マスクの形成には裏面露光技術
を用いた。不純物のドーピング手段には、イオンドーピ
ング法を用いた。本工程で使用されているマスクの枚数
は、裏面露光技術によって、１枚削減され、３枚であ
る。全工程は２６工程からなる。
【００５０】本実施例に対応する従来の作製工程は図６
に示されるが、ここでは、使用されるマスクの枚数は３
枚であり、全工程は２３工程からなる。本実施例（図
４）では、全工程数は増加しているが、スループットを
制限する成膜工程数は５工程であり、従来（図６）の６
工程よりも少なく、実際には生産性は向上している。
【００５１】以下、工程図にしたがって、本実施例を詳
細に説明する。基板としてはコーニング７０５９ガラス
（図１の１０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でタンタル膜を厚さ４００ｎ
ｍ形成した（工程２）。そして、これをマスクでパタ
ーニングし（工程３）、混酸（５％の硝酸を含む燐酸）
でエッチングした（工程４）。その後、タンタルゲイト
電極（図１の１０２）に通電して陽極酸化をおこない、
最大で１２０Ｖまで電圧を上げて、陽極酸化膜（図１の
１０３）を厚さ２００ｎｍ形成した（工程５）。
【００５２】その後、レジストを除去し（工程６）、ゲ
イト絶縁膜である窒化珪素膜（図１の１０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は３００℃とした。
【００５３】そして、マスクによって、半導体領域の
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図１の１０５）を形成した。残ったレジストは除去
し（工程１２）、基板を洗浄した（工程１３）。
【００５４】その後、厚さ２００ｎｍの窒化珪素膜をプ
ラズマＣＶＤ法によって形成した（工程１４）。このと
きの基板温度は３００℃とした。そして、レジストを塗
布した状態で基板の裏面から露光し、ゲイト電極をマス
クとしてセルフアライン的に窒化珪素マスクのパターニ
ングをおこない（工程１５）、窒化珪素膜をバッファー
弗酸でエッチングして（工程１６）、窒化珪素マスク
（図１の１０６）を形成した。窒化珪素マスクの上には
厚さ約５００ｎｍのレジスト（図１の１０７）が残っ
た。
【００５５】ついで、イオンドーピング法によって、２
×１０15ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの
加速エネルギーで打ち込み（工程１７）、不純物領域
（図１の１０８）を形成した。その後、基板を洗浄し
（工程１８）、残存したレジストを除去した（工程１
９）。
【００５６】その後、ハロゲンタングステンランプによ
ってランプアニールをおこない（工程２０）、窒化珪素
マスク（図１の１０６）をバッファー弗酸でエッチング
して除去した（工程２１）。ランプアニールの条件は実
施例１と同じとした。その後、基板を洗浄した（工程２
２）。
【００５７】そして、アルミニウム被膜をスパッタ法に
よって、厚さ４００ｎｍ形成し（工程２３）、アルミニ
ウム配線をマスクによってパターニングし（工程２
４）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程２５）、アルミニウム配線（図１の１１
０）を形成した。残存したレジストは除去した（工程２
６）。最後に、１気圧の水素雰囲気で３５０℃、３０分
のアニールをおこなった。以上の工程を経てＮチャネル
型ＴＦＴが作製された。
【００５８】
【発明の効果】本発明による効果は以上の記述から明ら
かなように、工程の簡略化に特徴がある。のみならず、
ソース、ドレイン領域のシート抵抗が小さいために品質
のよい（例えば、高速性に優れることやしきい値電圧が
小さいこと等）ＴＦＴを提供できることである。このよ
うに本発明は産業上有益である。
【図面の簡単な説明】
【図１】 本発明によるＴＦＴの作製方法の断面図を示
す。
【図２】 従来のＴＦＴ作製方法の断面図を示す。
【図３】 実施例１のＴＦＴの作製工程図を示す。
【図４】 実施例２のＴＦＴの作製工程図を示す。
【図５】 従来法によるＴＦＴの作製工程図を示す。
【図６】 従来法によるＴＦＴの作製工程図を示す。
【図７】 実施例１の温度設定例を示す。
【符号の説明】
１０１ 基板 １０２ ゲイト電極 １０３ ゲイト電極の表面酸化物 １０４ ゲイト絶縁膜 １０５ 半導体領域 １０６ 窒化珪素マスク １０７ フォトレジストマスク １０８ 不純物領域 １０９ チャネル形成領域 １１０ 金属配線 １１１ 画素電極（ＩＴＯ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−168278（ＪＰ，Ａ) 特開 昭61−116820（ＪＰ，Ａ) 特開 昭60−136262（ＪＰ，Ａ) 特開 平３−265143（ＪＰ，Ａ) 特開 平３−203378（ＪＰ，Ａ) 特開 平４−239732（ＪＰ，Ａ) 「超ＬＳＩプロセスデータハンドブッ ク」（昭57−４−15）サイエンフォーラ ム，ｐ．526−527

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 ガラス基板上にゲイト電極を形成する第
    １の工程と、 前記ゲイト電極の上にゲイト絶縁膜を形成する第２の工
    程と、 前記ゲイト絶縁膜の上に１０〜１００ｎｍの厚さの半導
    体膜を形成する第３の工程と、 前記半導体膜の一部の上に絶縁膜を形成する第４の工程
    と、 前記第４の工程の後、前記半導体膜の一部を除く部分に
    不純物を添加してソース領域及びドレイン領域を形成す
    る第５の工程と、 前記第５の工程の後、前記ソース領域及び前記ドレイン
    領域の表面側及び裏面側に０．５〜４μｍ波長の光を照
    射する第６の工程と、 を有し、前記第６の工程により前記ソース領域及び前記
    ドレイン領域を結晶化することを特徴とする薄膜状絶縁
    ゲイト型半導体装置の作製方法。
  2. 【請求項２】 前記半導体膜は非晶質シリコン膜である
    ことを特徴とする請求項１記載の薄膜状絶縁ゲイト型半
    導体装置の作製方法。
  3. 【請求項３】 前記半導体膜は多結晶シリコン膜である
    ことを特徴とする請求項１記載の薄膜状絶縁ゲイト型半
    導体装置の作製方法。
  4. 【請求項４】 前記第６の工程の後、前記ソース領域及
    び前記ドレイン領域は、前記半導体膜の一部よりも結晶
    性が良いことを特徴とする請求項１ないし３のいずれか
    １項に記載の薄膜状絶縁ゲイト型半導体装置の作製方
    法。
  5. 【請求項５】 前記第６の工程は、水素雰囲気中で行わ
    れることを特徴とする請求項１ないし４のいずれか１項
    に記載の薄膜状絶縁ゲイト型半導体装置の作製方法。
  6. 【請求項６】 請求項１ないし５のいずれか１項に記載
    の作製方法を用いて作製されたことを特徴とする薄膜状
    絶縁ゲイト型半導体装置。
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