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JPH0536872A - 混成集積回路 - Google Patents

混成集積回路

Info

Publication number
JPH0536872A
JPH0536872A JP19338191A JP19338191A JPH0536872A JP H0536872 A JPH0536872 A JP H0536872A JP 19338191 A JP19338191 A JP 19338191A JP 19338191 A JP19338191 A JP 19338191A JP H0536872 A JPH0536872 A JP H0536872A
Authority
JP
Japan
Prior art keywords
board
insulating layer
integrated circuit
hybrid integrated
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19338191A
Other languages
English (en)
Inventor
Hiromi Sakata
博美 坂田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP19338191A priority Critical patent/JPH0536872A/ja
Publication of JPH0536872A publication Critical patent/JPH0536872A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
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    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【構成】金属配線基板に於いて、パワー系の半導体素子
をマウントする部分のみ樹脂絶縁層を除去した構造を有
している。 【効果】金属配線基板のパワートランジスタのマウント
ランド部の絶縁層を除去し金属基板に直接マウントする
ので熱抵抗を従来の1/2以下に出来るという効果を有
する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は混成集積回路に関し、特
に金属基板を用いた配線基板の構造に関する。
【0002】
【従来の技術】従来この種の混成集積回路は図3に示す
ように金属基板1上にエポキシ樹脂等による絶縁層2を
介して銅箔3を接着しこの銅箔をエッチング法を用いて
所望の回路パターンを形成する。回路パターンにはワイ
ヤボンディング性を向上させるためにニッケルメッキ4
が施される。次に配線基板上の部品搭載ランド部にはん
だペーストをスクリーン印刷法により供給しパワートラ
ンジスタ7をマウントしリフローによりはんだ接続す
る。
【0003】次に小信号系トランジスタ9を銀ペースト
8を用いてマウントを行ない銀ペーストを加熱硬化させ
た後ペレット側電極と基板側電極をアルミニウム線10
を用いてワイヤボンディングし接続する。更にペレット
上を樹脂11でコーティングし外部端子12を半田接続
して形成されていた。
【0004】
【発明が解決しようとする課題】この従来の混成集積回
路では金属基板と回路パターンの間の絶縁層にエポキ
シ,ポリイミド等の樹脂を用いているため熱抵抗を小さ
くするのに限界があった。
【0005】本発明の目的は、熱抵抗を小さくすること
ができる混成集積回路を提供することにある。
【0006】
【課題を解決するための手段】本発明の混成集積回路は
金属配線基板に於いてパワー系の半導体素子をマウント
する部分のみ樹脂絶縁層を除去した構造を有している。
【0007】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例の混成集積回路の断面図で
ある。鉄又はアルミニウムの金属基板1のエポキシ樹脂
の絶縁層2を介して銅箔3を接着する。次に銅箔3をエ
ッチングし回路パターンを形成した後パワートランジス
タを搭載する部分の絶縁層をミーリング加工により除去
し基板及び回路パターンに銅を1〜2μm,ニッケルを
10μmのメッキを施す。
【0008】次に、表裏面にメタライジ処理した窒化ア
ルミニウム基板6に予めパワートランジスタ7をはんだ
5で接続したものを基板にはんだ5でマウントしリフロ
ーして接続する。
【0009】次に、銀ペースト8を用いて小信号トラン
ジスタ9をマウントし銀ペーストを150℃で2時間キ
ュアを行なう。次にアルミニウム線10を用いてワイヤ
ボンディングを行ないペレット表面部を樹脂11でコー
ティングし外部端子12を半田付けして成る。
【0010】図2は本発明の第2の実施例の断面図であ
る。半導体素子と金属基板との絶縁が不要な場合で半導
体素子13を金属基板1にはんだ5でマウントした例で
ある。
【0011】
【発明の効果】以上説明したように本発明は金属配線基
板のパワートランジスタのマウントランド部の絶縁層を
除去し金属基板に直接マウントするので熱抵抗を従来の
1/2以下に出来るという効果を有する。
【図面の簡単な説明】
【図1】本発明の一実施例を示す断面図である。
【図2】本発明の第2の実施例の断面図である。
【図3】従来例の断面図である。
【符号の説明】
1 金属基板 2 絶縁層 3 銅箔 4 ニッケルメッキ 5 はんだ 6 窒化アルミニウム 7 パワートランジスタ 8 銀ペースト 9 小信号トランジスタ 10 アルミニウム線 11 コーティング樹脂 12 外部端子 13 半導体素子

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 金属基板に樹脂絶縁層を介して銅箔から
    なる回路パターンを形成した配線基板を用いた混成集積
    回路に於いて、前記配線基板の半導体素子をマウントす
    る部分の樹脂絶縁層を除去した事を特徴とした混成集積
    回路。
JP19338191A 1991-08-02 1991-08-02 混成集積回路 Pending JPH0536872A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19338191A JPH0536872A (ja) 1991-08-02 1991-08-02 混成集積回路

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Application Number Priority Date Filing Date Title
JP19338191A JPH0536872A (ja) 1991-08-02 1991-08-02 混成集積回路

Publications (1)

Publication Number Publication Date
JPH0536872A true JPH0536872A (ja) 1993-02-12

Family

ID=16306982

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19338191A Pending JPH0536872A (ja) 1991-08-02 1991-08-02 混成集積回路

Country Status (1)

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JP (1) JPH0536872A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661343A (en) * 1994-03-16 1997-08-26 Hitachi, Ltd. Power hybrid integrated circuit apparatus
JP2022534582A (ja) * 2019-06-28 2022-08-02 維沃移動通信有限公司 光学モジュール及び移動端末

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US11881046B2 (en) 2019-06-28 2024-01-23 Vivo Mobile Communication Co., Ltd. Optical module and mobile terminal

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