JPH05259843A

JPH05259843A - 遅延素子

Info

Publication number: JPH05259843A
Application number: JP4316515A
Authority: JP
Inventors: Christopher Koerner; クリストファ・ケーナ; Jr Alberto Gutierrez; アルバート・グチアーズ・ジュニア; Edward Gary Pumphrey; エドワード・ゲーリー・パンフレイ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1991-11-01
Filing date: 1992-10-30
Publication date: 1993-10-08
Also published as: JP3357098B2; DE69231609D1; EP0539830A2; EP0539830A3; DE69225767D1; EP0539828B1; JP3382647B2; EP0539831B1; DE69225670T2; DE69225670D1; DE69227884D1; DE69225767T2; JPH05259908A; EP0539832A2; JPH05259844A; EP0539831A3; JPH05268014A; EP0539831A2; EP0792019B1; DE69225040T2

Abstract

(57)【要約】【目的】電源、温度、および製造工程の変動によらず、
入力信号のタイミングエッジの時間的配置を精密に調整
することのできる遅延素子を提供する。【構成】本発明の一実施例によれば、データ入力と制御
入力とデータ出力とを有する第１、第２インバータを備
えた遅延素子が提供される。該遅延素子はまた、第１イ
ンバータのデータ出力と第２インバータのデータ入力と
の間を接続するノードを有する。調整可能制御電圧が第
１、第２制御入力にバイアス電圧を印加するために設け
られ、これにより、ノードに供給される電荷量を制御す
る。最後に、可変キャパシタンス手段がノードに接続さ
れ、該有限量のキャパシタンスの印加により遅延が行わ
れる。これにより、第１インバータから第２インバータ
へ伝播する入力信号のタイミングエッジを時間的に精密
調整することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に信号のエッジ
（縁）を正確に且つ安定に配置することが必要な電子装
置に関する。更に詳細に述べれば、本発明は、集積回路
を試験するコンピュータ試験装置において、入力信号に
時間遅れを付加する装置を目的としている。得られる信
号は電源および温度の変動に対して安定である（すなわ
ち、スキューが小さい）。

【０００２】

【従来の技術】従来から、集積回路用試験装置の製造業
者はタイミング制御を行うのにバイポーラ技術を利用し
ている。しかし、バイポーラ技術で行うもののような高
電力の解法にはCMOS（相補的金属酸化物半導体）のよう
な低電力の技術に比較して機能的に限界がある。更に、
高電力の解法では作業し得る装置環境を維持するための
水冷を付加することが必要であることが甚だ多い。当業
者は、バイポーラ技術ではなくCMOS技術を利用する解法
では装置の所要電力が大幅に減り、したがって水冷を回
避し得ることを理解している。CMOS技術は少い電力で一
層大きい機能性を発揮する。

【０００３】試験装置開発の一つの局面はベクトルフォ
ーマッタの設計である。ベクトルフォーマッタは集積回
路を試験するのに使用される粗いタイミングエッジを発
生する。本発明者は先に、集積回路装置のクリティカル
パスに低スキュー仕様および低ジッタ仕様のような高性
能仕様を示すベクトルフォーマッタを設計した。しか
し、ベクトルフォーマッタで発生される粗いタイミング
エッジは一般に幾らかの精密調整を必要とする。従来の
設計に関連する問題点は、ベクトルフォーマッタの出力
信号をBT605 時間バーニヤ(time vernier)（カリフォル
ニア州サンディエゴのBrooktree Corporation)に入れる
ことにより精密調整を行う一実施例により示されてい
る。BT605は入力波形のスキュー（縁と縁との間の相対
タイミング）に対して精密時間調節を行う。BT605 はバ
イポーラ技術で実施されているから、その装置の所要電
力はCMOSによるものに比較して大きい。

【０００４】その他、BT605 を使用するバイポーラ解法
はランプ・比較器法による帯域幅で制限される。ランプ
・比較器法は、コンデンサを電圧傾斜を発生する定電流
で充電し、続いてこれを比較器を使用して基準電圧と比
較することを含む。縁と縁との間でコンデンサを放電す
る必要があるため帯域幅が制限される。更に、BT605 で
実施するためにはＮ個のBT605 回路が必要である。ただ
しＮは機能試験ピンの数に縁あたりのデータフォーマッ
ト形式の数を掛けたものである。このバイポーラ装置の
所要電力および所要空間はしたがってＮ倍になる。

【０００５】これら所要電力および所要空間は、バイポ
ーラ時間バーニヤを省き、CMOS技術で製作されたベクト
ルフォーマッタおよび時間バーニヤの機能を一つのシリ
コンダイに組込むことによりかなり低減することができ
る。このような装置を設計することの課題は、従来のバ
イポーラ回路の性能を少なくとも満たすCMOS技術を利用
する時間バーニヤを設計することである。この仕事は、
バイポーラ技術がCMOS技術より高い帯域幅性能を備えて
いると通常考えられているので、一つの課題である。

【０００６】粗いタイミングエッジに対して時間的に精
密調節を行うCMOS時間バーニヤ機構は幾つか存在する
が、スキューおよびジッタに関する性能は不適当であ
る。(Bransonその他の論文「 Integrated PIN Electroni
cs for a VLSI Test System 」、IEEE International T
est Conference、1988, pp.23 〜27を参照。) これら現
存のCMOS装置は所要遅延を得るのにタップを設けまたは
多重化する複数の遅延素子を使用している。冗長なハー
ドウェア素子および大きな参照用テーブルが校正に必要
である。遅延線にこのようなCMOSを組込んだもののスキ
ューおよび直線性の性能は市場要求に関して不適当であ
ったから、これらCMOS装置は性能が低い装置に使用され
ただけであった。それ故高性能精密調整を行うには高電
力を消費するバイポーラサブシステムが必要になってい
る。

【０００７】現在の技術が示すように、試験装置製造業
界にはベクトルフォーマッタのある同じチップ上に低価
格、高性能、低電力の時間バーニヤを組込む方法につい
て強い必要性が存在している。その目的は、バイポーラ
部分の高電力および高電位の水冷の必要性を性能または
機能をあまり損なうことなく排除することである。CMOS
のような低電力技術を使用するベクトルフォーマッタお
よび時間バーニヤを組込めば所要電力および所要空間を
大幅に減らしたチップにより一層多くの機能を実現する
ことができよう。

【０００８】

【発明の目的】本発明は、電源および温度等の変動の影
響を受けず、消費電力が少なく、入力信号に対し、安定
かつ高精度な時間遅延を付与することのできる装置を提
供することを目的とする。

【０００９】

【発明の概要】本発明は、必要な時間バーニヤをベクト
ルフォーマッタと同じチップ上に組込むのにCMOSまたは
同等の技術を利用する装置を実現している。本発明は装
置の所要電力を大幅に減らし、水冷の必要性を回避し、
バイポーラ時間バーニヤの性能を維持し超越するもので
ある。CMOS技術を利用する装置はバイポーラ技術を利用
する装置とは甚だ異なるから、本発明者はバイポーラ技
術で実施されたと同じ形式の回路を使用することはでき
なかった。その結果、本発明はCMOSを利用する新しい設
計を目指した。概して言えば、本発明の装置および方法
は、大幅に低減された電力において一層多くの機能を行
うことができるよう、バイポーラ技術ではなくCMOSのよ
うな技術を利用して同じチップ上に時間バーニヤを組込
む手段の構造を提供するものである。

【００１０】本発明の装置および方法は、チップの製造
および動作中に発生する工程、温度、および電源の変動
による集積回路の論理素子に生じ得る時間的変化を減ら
ことに対してはるかに厳密な制御を得るための方法を提
供するよう働く。特に、疑似NMOS( ｎチャンネルMOS)を
利用するCMOSで実現される論理素子についてスキューが
減少している。疑似NMOS回路は、NMOS技術を利用して実
現される回路が行うような比例論理(ratioed logic) を
行うからこの名が付けられた。第２に、疑似NMOSは、NM
OS回路における空乏負荷(depletion load)に類似の制御
電圧を備えたPMOSFET(ｐチャンネルMOS 電界効果トラン
ジスタ) を使用して実現される。ここに記述する限り、
疑似NMOS回路は、疑似NMOS回路が技術的にはNMOSで実現
されなくても、NMOS回路を機能的にエミュレートしてい
る。

【００１１】本発明は縁配置のタイミングが微妙な電子
装置に適用可能である。一つの実施例は集積回路の試験
に利用されるコンピュータ支援試験装置に関する。疑似
NMOS装置は負のタイミングエッジを遅延するのに利用さ
れている。本発明の更に別の実施例は正のタイミングエ
ッジを制御良く遅延させるのに疑似PMOS回路を備えてい
る。本発明のなお別の実施例は負および正の双方の縁を
制御良く遅延させるのに疑似NMOS/PMOS 回路を備えてい
る。

【００１２】本発明によれば、装置は集積回路チップ上
の少なくとも一つの時間バーニヤサブシステムに制御電
圧を供給するカレントミラーディジタル・アナログ変換
器(DAC) を備えている。DAC はカレントミラーとして構
成されているので、DAC からの制御電圧はチップで発生
する温度および電源の変動を自動的に補償する。時間バ
ーニヤサブシステムは遅延線サブシステム用の支援記憶
装置および復号回路を備えている。遅延線サブシステム
はワイヤドORマルチプレクサで共に結合されている遅延
素子を備えている。重要なタイミング素子はすべて上述
の疑似NMOS技術を利用して実施されている。その結果、
本発明は電源および温度の補償の、および従来の方法に
比較して所要電力が大幅に低減され機能が増大された装
置を使用して時間的に粗い縁を精密に調整するよう粗い
タイミングエッジの遅延を制御する、装置および方法を
提供している。

【００１３】本発明の特徴および長所本発明は、上述のような、従来技術の欠点を克服し、更
に下記長所を備えている。疑似NMOS装置を利用する一つ
の長所には装置の速さを設定するのに制御電圧を使用す
ることができるということがある。本質的に、基準電流
を変えることによりユーザは、たとえば、工程の変動を
補償することができる。その他、疑似NMOS回路は、標準
CMOS回路に比較して電源および温度の補償によるスキュ
ーが小さく、したがってそれ自身高性能のVLSIになって
いる。本発明の他の長所はCMOS技術の利用に基づいてい
る。CMOS回路は一層多くの電力を必要とする他の技術に
よる同様の装置に比較して所要電力を大幅に減らして一
層多くの機能を発生しているから、この装置はバイポー
ラ技術ではなくCMOSを使用して実現されている他の装置
に組込みやすい。更に、CMOS技術の使用によりバイポー
ラ技術を利用する幾つかの用途に必要な水冷の必要性が
除かれている。

【００１４】本発明は集積回路チップを横断して製作工
程の変動およびフォトリソグラフィの変動を自動的に校
正する。校正工程は校正の正確度を統計的に向上させる
ためデータを平均することができる校正ロガーにより制
御される。更に、校正ロガーおよび遅延線は回路が精密
なタイミングエッジに対するそれ自身の遅れを間接的に
測定し、生産試験中のそれ自身の動作を監視することが
できるように構成されている。本発明は一つのアナログ
・ディジタル変換器に組込まれて集積チップあたり数本
の遅延線を参照する能力を発揮して一つ以上の入力信号
に対して精密な遅延を供給する複数の時間バーニヤを備
えることができる。本発明はこれら精密遅延調節をバッ
ファのキャパシタンスをディジタル的にプログラムする
ことにより行う。最後に、本発明の構成は既知の装置に
比較して帯域幅（スループット）を大きくすることを考
慮している。

【００１５】

【実施例】広くは、本発明の装置および方法は、大幅に
低減された電力において一層多くの機能を行うことがで
きるよう、バイポーラ技術ではなくCMOSのような技術を
使用して同じチップ上に時間バーニヤを組込む方法を示
すものである。本発明の装置および方法は、粗いタイミ
ングエッジを有する一つ以上の入力信号にプログラム可
能な遅延を与えるよう動作する。与えられるプログラム
可能な遅延は先づ第１に電源および温度の変動に対して
安定である。この安定性は被試験回路の挙動を試験装置
（テスター）それ自身の挙動から分離するのに必要であ
る。特に、疑似NMOS( ｎチャンネルMOS)電界効果トラン
ジスタ回路を使用するCMOSにより実施された論理素子に
ついてスキューが低減される。

【００１６】本発明は信号の立上り縁または立下り縁の
時間的位置が重要な電子装置に利用できる。その実施例
の一つは集積回路の試験に利用されるコンピュータ支援
試験装置にある。疑似NMOS回路は負のタイミングエッジ
を遅延させるのに使用される。本発明の更に他の実施例
には正のタイミングエッジを制御良く遅延させる疑似PM
OS回路がある。本発明のなお別の実施例には正および負
の双方の縁を制御良く遅延させる疑似NMOS/PMOS 回路が
ある。この特定の遅延は疑似PMOS素子および疑似NMOS素
子を交互に使用することによりまたは素子をPMOSおよび
NMOSの制御電圧の双方で構成することにより達成するこ
とができる。疑似NMOS(PNMOSとも言う) 回路はNMOS技術
を使用して実施された回路が行うような比例論理を行う
のでそのように名付けられている。PNMOS はデプレッシ
ョン型NMOSFET に類似の制御電圧を用いるｐチャンネル
MOSFETを使用して実現される。ｎチャンネルMOSFETを使
用して実現される疑似PMOS装置も考えることができる。

【００１７】従来のデプレッション型MOSFETのしきい電
圧は負であるが、このことはFET のチャンネルがそのゲ
ート電極に０ボルトが加えられた状態で導通することを
意味する。疑似NMOSの場合には、制御電圧が標準CMOS装
置のPMOSFET のゲート電極に加えられるので、PMOSFET
は常に導通したままである。一例として、疑似NMOSイン
バータをCMOSインバータのゲートを制御電圧で駆動する
ことにより形成する。したがってPMOSFET はオンのまま
である。その結果、CMOSインバータは、電源電圧に結合
されている負荷FET が常にオンであり且つ入力信号がCM
OSインバータのNMOSFET のゲートを制御するのに使用す
るNMOSインバータと同様に動作する。したがって、疑似
NMOS装置は、純粋NMOSインバータをたとえそれが技術的
にはNMOS装置でなくてもエミュレートするPMOSFET およ
びNMOSFET を用いて標準CMOSから形成される。

【００１８】本発明について次に図１乃至図12に示すブ
ロック図を参照して説明することにする。図１を参照す
ると、ブロック図は時間バーニヤ装置101 の高レベル構
造を示しており、この装置101 は、粗いタイミングエッ
ジを備えている入力信号103 の可変数( ｎ) から精密に
調整されたタイミングエッジを備えている良く制御され
た出力信号102 の可変数( ｎ) を発生するのに使用され
る。装置101 は二つの基本ブロック、カレントミラーデ
ィジタル・アナログ変換器(DAC)104およびそれぞれT
V₁、TV₂、およびTV_nで参照する一つ以上の時間バー
ニヤブロック106 、108 、および110 、から組立てられ
ている。各時間バーニヤ106 〜110 は入力信号103 を遅
延させて時間遅延出力信号102 を発生するのに使用する
ことができる。ｎ個の入力信号103 は、たとえば、粗い
タイミングエッジを調節して精密に調節された時間縁を
有する出力信号102 を発生するため、時間バーニヤ106
、108 、または110 の一つに供給される。

【００１９】カレントミラーDAC104は、図４と関連して
下に詳細に説明するように、温度および電源の変動を自
動的に補償する制御電圧信号(PCNTRL)112 を発生する。
カレントミラーDAC104はPCNTRL信号112 を遅延制御を行
うことに関して調節することができるようにプログラム
することができる。この制御は工程の変動に対して調節
するのにも使用することができる。PCNTRL信号112 は時
間バーニヤ装置101 のチップに設置されている時間バー
ニヤ106 、108 、110 の各々に入力される。

【００２０】図２は時間バーニヤサブシステム106 およ
びその支援回路の一つのブロック図を示す。図２に示す
ように、時間バーニヤサブシステム106 はPCNTRL信号11
2 およびデータ入力信号203 を受け、時間バーニヤおよ
び支援回路の機能によりデータ出力信号204 を発生す
る。特に、時間バーニヤ106 の支援回路は遅延線206 を
備えている。遅延線206 は一つ以上の遅延素子ブロック
210 、212 、および214 の他にワイヤドORマルチプレク
サ(MUX)215から成るブロック208 を備えている。ワイヤ
ドORMUX215は接続216 を介して遅延素子210 〜214 に電
気的に接続されている。遅延素子210 および212 乃至21
4 および遅延線206 の特性を下にそれぞれ図５および図
６、および図７および図８を参照して詳細に説明する。

【００２１】図３はブロック208 に入っている遅延素子
210 の一つのブロック図を示す。遅延素子210 は、ディ
ジタル制御により、有限量のキャパシタンスを付加して
入力信号203 を精密に遅延させる働きをする。遅延素子
210 はPCNTRL信号112 および入力信号203 の他に制御バ
ス入力306 をも受取る。PCNTRL信号112 は電圧として疑
似NMOSインバータ307 に入力され、インバータ307 は入
力信号203 を反転し、バッファする。一組のコンデンサ
列308 が内部ノード310 に接続されている。コンデンサ
列308 は内部ノード310 にプログラム可能キャパシタン
スを与える。したがって、有限量のキャパシタンスをデ
ィジタル制御により内部ノード310 に付加することがで
きる。特に、コンデンサ列308 は制御バス入力306 によ
り供給を受ける２進温度計復号論理装置312 を介してオ
ンにされる。復号論理装置312 は、特定の用途により決
まる特定の入力に従ってコンデンサ列308 に２進制御を
加える。復号論理装置312 は他に装置の非線形性を減ら
すために温度計復号を行って更にコンデンサ列を制御す
る。

【００２２】ノード310 は、コンデンサ列308 から指定
量のキャパシタンスを受取るが、制御電圧としてPCNTRL
信号112 をも受ける第２の疑似NMOSインバータ314 を制
御するのに使用される。ノード310 に存在する信号はイ
ンバータ314 により再び反転されて、入力信号203 と同
じ論理状態を有する遅延され精密に調整された出力信号
316 を発生する。DAC104は下に詳細に説明するように安
定な定電流源を基準としているから、PCNTRL信号112 は
温度および電源の変動について自動的に調節する。換言
すれば、理論的見地から、電源および温度の変動に関係
なく「一定の」遅れが発生し、それ故装置に温度および
電源を補償する独特の方法が与えられる。

【００２３】本発明のDAC104の代表的な論理図について
次に図４に関連して説明する。DAC104はノード408 から
分れた制御電圧またはPCNTRL信号112 を介して疑似NMOS
(PNMOS) プログラム可能コンデンサ遅延素子210 に接続
されているのが図示されている。DAC104はゲートおよび
ドレインがアナログ電源412 に接続されたPMOSFET410を
備えている。これら接続は電流源412 により供給される
のと同量の電流（Ｉ_RE _F）を反映（鏡映）するよう自動
的に調節するノード408 を作り出している。複数のPMOS
FET 列414 、416 、418 、420 、422 、および430 が、
小さな電圧調節がノード408 に対して行えるようDAC104
のノード408 に切替え可能に接続されている。好適実施
例では、列414 は１個のFET を備えており、列416 は２
個のFET を備えており、列418 は４個のFET を備えてお
り、列420 は８個のFET を備えており、列422 〜430 は
各々16個のFET を備えている。

【００２４】電圧調節は、必要な調節をディジタル様式
で指定するディジタル入力432 を介して制御される。デ
コーダ434 により図示したように、ディジタル入力432
は復号されて所定のFET 列をノード408 に切替え可能に
接続される。これにより列414 〜430 からの所定量のFE
T 幅をPMOSFET410の幅に付加することができる。列414
に対応しているデコーダ434 からの出力線は最下位ビッ
ト(LSB) を表しており、列430 に対応する線は最上位ビ
ット(MSB) を表している。PNMOS 遅延素子210に反映さ
れた電流はDAC104の中の所定のPMOSFET の総数の幅対長
さ比およびPMOS遅延素子210 の幅対長さ比により指定さ
れる。この関係を下に方程式の形で示す。

【００２５】

【数１】

【００２６】カレントミラーDAC104のFET の幅は下の式
で表されるように可変である。Ｗ_DAC＝Ｗ_o＋ＮＷ_i ただしＷ_o＝装置の初期等価チャンネル幅、Ｎ＝ディジタル
入力432 の値、Ｗ_i＝LSBFETのチャンネル幅それ故、反映電流は次のようになる。

【００２７】

【数２】

【００２８】これら方程式はそれぞれのFET がすべて飽
和していると仮定しているが、これは必ずしも常に真で
あるとは限らない。それにもかかわらず、これらの方程
式はDAC 装置の動作を例示するのに役立つ。出力電圧(P
CNTRL112) はカレントミラーにより制御されるから、DA
C104はＩ_RE _Fが上の方程式で示したように反映されるよ
うに温度および電源の変動を補償する。二つの異なる形
態の復号がデコーダ434 により利用される。好適実施例
では、複数のPMOSFET 列がノード408 でDAC104に接続さ
れている。PMOSFET 列420 〜430 はカレントミラーに対
してMSB （最上位ビット）を供給する。これらビット
は、２進重みづけ無しに増分単位で復号する温度計復号
法を使用して復号される。０から３までの値に対する温
度計復号の一例を表１に示す。

【００２９】

【表１】

【００３０】対照的に、PMOSFET 列414 〜418 はカレン
トミラーに対してLSB （最下位ビット）を供給する。こ
れらの列は、標準２進重みづけに従って復号する２進復
号法を使用して選択される。２進復号と温度計復号との
間の分割点は特定の用途によって決まる。好適実施例で
は、16個のPMOSFET から成るFET 列にある分割点が16対
１のMSB 対LSB 比を与える。この比は、FET 列のグルー
プ全体を通じて厳密な２進復号が使用されていれば64対
１のMSB 対LSB 比とは違っている。正味の効果は処理に
よる装置の不整合が16対１のMSB 対LSB 比に縮まること
である。

【００３１】ノード408 における電圧に対する伝達関数
は非線形であり、Ｎに反比例する。ここでＮはディジタ
ル入力432 の値である。ノード408 で発生するPCNTRL信
号112 は可変キャパシタンス遅延素子210 に接続されて
遅延素子210 が粗いタイミングエッジを有する入力信号
203 に特定の遅延を与えることができるようにしてい
る。下に説明するように、遅延素子210 は精密に調整さ
れた出力信号316 を発生する（図３を参照）。ディジタ
ル入力432 およびPCNTRL信号112 の関数として（ノード
408 における反映電流は）次のようにＮに逆比例する。

【００３２】

【数３】

【００３３】ここでＶ_GSは正の供給電圧411 に関係する
PCNTRL信号112 と等価であり、Ｖ_TはPMOSFET410および
PMOSFET 列414 〜430 のしきい電圧である。しかし、DA
C104からの電圧および電流が共にＮに逆比例している
が、遅延素子210 に反映される遅延はディジタル入力43
2 に比例している。本発明のこの特徴はコンデンサＣを
定電流Ｉ＝Ｃ（ｄV ／ｄｔ）または近似的に △T ＝C △V ／I で充電するのに必要な時間量を考慮することにより最も
良く示すことができる。ＩについでDAC104から反映され
た電流を上の方程式に代入すると次式が得られる。

【００３４】

【数４】

【００３５】それ故、上の状況に対する線形遅延は真性
遅延

【００３６】

【数５】

【００３７】に個別遅延量

【００３８】

【数６】

【００３９】を加えたものにディジタル入力432 からの
ディジタルプログラミングを加算して得られる。図５に
示した本発明の遅延素子210 について次に説明する。遅
延素子210 の基本的構造は疑似NMOSバッファまたは疑似
PMOSバッファから構成されており、これは２個の疑似NM
OSまたは疑似PMOSインバータ307 および314 から組立て
られ、インバータ307 と314 との間の内部ノード310 に
付加されたプログラム可能キャパシタンス308 を備えて
いる。図５に示す疑似NMOS回路は入力信号203 の負タイ
ミングエッジの精密調整を行う。疑似PMOS回路は図６に
示してあり、入力信号203 の正タイミングエッジの精密
調整を行う。これらの図の類似参照番号は同一のまたは
機能的に同様の素子を示している。

【００４０】図５に示した疑似NMOSインバータの実施例
のPMOSFET502および504 の、および図６に示した疑似NM
OSインバータの実施例のNMOSFET602および604 のゲート
はDAC104により発生されたPCNTRL信号112 により駆動さ
れる。上に説明したように、独立変数ＮはDAC へのディ
ジタル入力432 を表しており、カレントミラーの出力信
号とディジタル入力との間の伝達関数はＮに逆比例して
いる。DAC は安定な定電流源に関係しているから、PCNT
RL信号112 は温度および電源の変動を自動的に調節す
る。それ故、温度および電源の補償は疑似NMOSまたは疑
似PMOSインバータについて行われる。

【００４１】PCNTRL信号112 は、可変キャパシタンス30
8 に入る充電電流（DAC から反映された電流）を調整
し、バッファ210 の遅延を調節するのに使用される。本
発明では、PCNTRL信号112 は工程変動を相殺するのに、
したがって正常な時間遅れを得るのにも使用されてい
る。DAC のミラー比を変えることにより、充電電流は変
わる。内部ノードを充電する時間は充電電流に反比例す
る。しかし、充電電流はDACFETの幅に逆比例する。それ
故、最終結果は遅延が、上述のように、DACFETの幅に比
例して増大する。

【００４２】本発明に関連する可変キャパシタンス308
は一つ以上のNMOSFET のゲート−ソース電圧（Ｖ_GSS）
を変調することにより得られる。各NMOSFET のゲートは
バッファ210 の内部ノードに接続されている。ソースお
よびドレイン電極は共に接続されている。ゲートキャパ
シタンスはソース−ドレイン・ノードをそれぞれ負また
は正の供給電圧にすることにより回路の中にまたは外に
効果的に切替えることができる。したがって、精密に制
御された少量のキャパシタンスをディジタル制御により
内部ノード310 に付加することができる。当業者に明ら
かであるように、コンデンサFET の大きさは本発明の用
途に必要な精密タイミング分解能に対応して選ばれる。
内部ノードに取付けられるコンデンサの数は所要ダイナ
ミックレンジによって決まる。素子の遅延は内部ノード
のキャパシタンスに正比例するから、この手法はコンデ
ンサのプログラム設定値と回路の遅延との間の関係を直
線的にする。本発明の場合、高次コンデンサは非線形性
を減らすためコンデンサ列として構成されている。

【００４３】図５の疑似NMOS装置は負のタイミングエッ
ジを遅延させるのに使用される。本発明の別の実施例は
正のタイミングエッジを制御性良く遅延させる疑似PMOS
回路を備えている（図６を参照）。本発明の更に他の実
施例は負および正の縁を共に制御性良く遅延させる疑似
NMOS／PMOS回路を備えている。この特定の遅延は、疑似
PMOS(PPMOS) 素子および疑似NMOS(PNMOS) 素子を交互に
使用することにより、またはPMOSおよびNMOSの両制御電
圧を備えた素子を構成することにより達成することがで
きる。

【００４４】再び図５を参照すると、PNMOS 遅延素子21
0 は、インバータ307 およびインバータ314 、および各
種コンデンサ列518 、524 、528 、534 、538 、および
544から構成されており、これらは全般的に308 で示し
てあるが、デコーダ回路312により駆動され、内部ノー
ド310 に並列に接続されている。インバータ307 はPMOS
FET502を備えており、そのゲート電極はPCNTRL信号112
に接続されている。PMOSFET502は常にオンのままである
が、そのコンダクタンスはPCNTRL信号112 の電圧を変え
ることにより調節することができる。この電圧を調節す
ると内部ノード310 のキャパシタンスの変化が変調され
る。インバータ307 はNMOSFET506をも備えており、これ
はそのゲート電極に接続されている入力信号203 を受け
る。PMOSFET502およびNMOSFET506は共に動作して入力信
号203 を反転させる。インバータ307 からの反転出力信
号はノード310 でノードに切替え可能に接続されている
先に述べたコンデンサ列308 により遅延される。

【００４５】低次のコンデンサ列（８個未満のFET から
構成されるFET 列）は制御信号G1〜G3（それぞれ線520
、522 、および526 を参照）により活性にされる。一
旦活性になると、すなわち、導通すると、FET はコンデ
ンサのように動作し、ノード310 からの電荷を吸い込ん
でインバータ307 からインバータ314 に伝わる信号を遅
延させる。制御信号G1〜G3はブールコード化されて別の
キャパシタンスをノード310 に線形的に加える。高次ビ
ット（８個以上のFET から構成されるFET 列）は制御信
号G4およびG5（それぞれ線530 および532 を参照）によ
り活性にされる。制御信号G4およびG5は温度計コード化
されて工程公差による装置不整合を極力少なくしてい
る。線520 、522 、526 、530 、および532 は図３に関
連して上に説明した制御バス306 から構成されている。

【００４６】第１のコンデンサ列518 は、そのゲート
が、線520 のゲート制御入力信号G1により制御される短
絡ソース−ドレイン・ノードと同様、並列にノード310
に接続されている１個のNMOSFET を備えている。G1はイ
ンバータ521 により論理的に反転されバッファされる。
入力信号G1は入力信号G1〜G5から成る制御語の最下位ビ
ット(LSB) である。線522 のゲート制御入力信号G2はイ
ンバータ523 により反転されバッファされ、コンデンサ
列524 を形成する１対の並列に接続されたFET の短絡ソ
ース−ドレイン・ノードを制御する。コンデンサ列524
はノードの次の有意ビットを制御するようにノード310
に接続されている。線526 のゲート制御入力信号G3は、
インバータ527 により反転されるが、コンデンサ列528
を形成する４個から成る一群のFET を制御する。コンデ
ンサ列528 はノードの次の有意ビットを制御するように
コンデンサ列528 のゲートを介してノード310 に並列に
接続されている。

【００４７】線530 のゲート制御入力信号G4および線53
2 のゲート制御入力信号G5の論理的NOR ゲート529 はコ
ンデンサ列534 のソース−ドレイン・ノードを制御す
る。列534 は遅延の次の有意ビットをノード310 に供給
する８個のNMOSFET から構成されている。インバータ53
5 はゲート制御入力信号G4の反転出力信号536 を発生す
る。出力信号536 は、ノード310 に次の有意ビットに対
するキャパシタンス遅延を供給する８個のNMOSFET から
成るコンデンサ列538 のソース−ドレイン・ノードを制
御する。ゲート制御入力信号G4およびG5は論理的NANDゲ
ート540 のそれぞれの入力に加えられる。論理的NAND54
0 の出力信号はコンデンサ列544 のソース−ドレイン・
ノードを制御する。コンデンサ列544 はノード310 にMS
B （最上位ビット）のキャパシタンス遅延を供給する８
個のNMOSFET から構成されている。

【００４８】第１の４個のコンデンサ列のFET は入力G1
乃至G3に供給される２進復号により示されるプログラム
キャパシタンス能力を達成するように２進的に(1、2 、
4 、8)配置されていることに注目すること。二つのMSB
、G4およびG5、はコンデンサ列308 が次の２進相当数1
6の代わりに８個のNMOSFET から構成されるように温度
計的に復号される。温度計復号は三つの８個のFET から
成るコンデンサ列534 、538 、および544 が入力信号G4
および入力信号G5が２進数０(002) から２進数３(112)
まで増大するにつれて単調にオンになるようなものであ
る。コンデンサ列308 により供給されるノード310 の遅
延信号はインバータ314 のNMOSFET のゲートへの入力信
号である。インバータ314 はNMOSFET508およびPMOSFET5
04を備え、その導電度を調節できるようにPCNTRL信号11
2 がPMOSFET504のゲートに接続されている。ノード310
の遅延データ信号は反転され、論理的に入力信号203(I
N) と一貫しているデータ出力信号316(OUT)を発生す
る。

【００４９】再び図６を参照すると、疑似PMOS遅延素子
は第１のインバータ307 のｐチャンネルFET602のゲート
に接続されている入力203 を備えている。第１のインバ
ータ307 の出力は第２のインバータ314 のｐチャンネル
FET604のゲートに接続され、PCNTRL信号112 はｐチャン
ネルFET606および608 のゲートに接続されている。この
制御信号および入力信号の反転により正のタイミングエ
ッジを制御性良く遅延させることができる。本発明の遅
延線206 について次に説明する。遅延線はPNMOS ワイヤ
ドORマルチプレクサ(MUX)215に電気的に結合された遅延
素子210 を構造的に組合せたものである（図２を参
照）。特に、一群の遅延素子が直列に配列されて一つの
遅延素子からのデータ出力が次の遅延素子のデータ入力
に接続されるようになっている。この一群の積重ね遅延
素子の一部は遅延の精密な増分を入力タイミングエッジ
に付加するのに使用され、この一群の積重ね遅延素子の
他の部分は遅延の粗い増分を付加するのに使用される。
この一群の更に別の部分は校正に使用することができ
る。

【００５０】次に図７を参照すると、本発明の遅延線21
0 の好適実施例から構成される高レベル構造の論理図が
図示されている。遅延線210 は直列に接続された遅延素
子706 〜726 およびPNMOS ワイヤドORMUX215を備えてい
る。遅延素子706 、708 、および714 は精密遅延素子Ｆ
₁ 、Ｆ₂ 、... 、Ｆ_nから構成され、遅延素子716 、71
8 、および726 は粗遅延素子Ｃ₁ 、Ｃ₂ 、... 、Ｃ_nか
ら構成されている。粗タイミングエッジを備えている入
力信号203 は素子706 の入力に加えられる。

【００５１】遅延素子の数は遅延線206 の所要用途によ
り決まる。精密遅延素子（Ｆ₁、Ｆ₂ 、... 、Ｆ_n）の
数は精密遅延素子の組合わせ範囲が一つの粗遅延を包含
するが最大真性遅延仕様を超過せず真性遅延＝精密真性遅延＋MUX の遅延全遅延＝真性遅延＋精密プログラム遅延＋粗プログラム遅延になるように選定される。

【００５２】各精密遅延素子は図３の制御バス306 およ
び図５および図６の線G1〜G5に対応する制御入力GF_1-n
[1:5] を備えている。制御入力GF_1-n[1:5] は対応する
精密遅延素子により付加されるべき遅延の量を指定す
る。同様に、各粗遅延素子は対応する粗遅延素子により
付加されるべき遅延の量を指定する制御入力GC_1-n[1:
5] を備えている。最終精密遅延素子Ｆ_iおよびすべて
の粗遅延素子716 〜726 はそのそれぞれの出力D[1]、D
[2]、...D[N] でPNMOS ワイヤドORMUX215に沿って分岐
している。公称粗遅延は各粗遅延素子についてそれぞれ
のコンデンサ列を制御することにより設定される。それ
故、PNMOS ワイヤドORMUX215は公称粗遅延の整数S[1:N]
が、所定バス748 により指定されたとおりに、入射縁に
付加され終ってから入射縁を分岐するよう動作する。

【００５３】選択バス748 はPNMOS ワイヤドORMUX215に
より受取られる各タップ出力信号D[1]〜D[N]について個
別ディジタル制御を行う。選択バス748 のビットサイズ
は特定の用途によって決まる。他に、PNMOS ワイヤドOR
MUX215はその疑似NMOS装置のPMOSゲートを制御するよう
動作するPCNTRL信号112 を受取る。遅延線206 は遅延素
子Ｆ₁ 、... 、Ｆ_nにより発生された精密遅延を粗遅延
素子Ｃ₁ 、... 、Ｃ_nにより発生された粗遅延と組合わ
せることができるようにする。それ故、精密縁(FE)出力
信号204 は適切な量の精密および粗遅延が付加された
後、粗縁(CE)入力203 から得られる。FE出力信号204 も
精密遅延およびPNMOSワイヤドORMUX215により付加され
た一定真性遅延成分を備えている。

【００５４】図８は、本発明の図７のPNMOS ワイヤドOR
MUX215のマルチプレクサの実施例の電界効果トランジス
タ(FET) のレベル図を示す。PNMOS ワイヤドORMUX215は
疑似NMOS技術を使用して実現されている。バス216 は遅
延入力信号D[1]、D[2]、...D[N] の或る数(N) からMUX2
15へ所要入力を供給する。PNMOS ワイヤドORMUX215はPC
NTRL信号112 を受取りPNMOS ワイヤドORMUX215の疑似NM
OS装置のPNMOS ゲートを制御する。Ｎ個の入力(S[1:N])
の選択バス748 はディジタル制御を行い、Ｎ個の遅延入
力信号D[1]、D[2]、...D[N] からいずれかを選択する。
複数のNMOSFET802a 、802b、... 、802nが、対応するPM
OSFET822a 、822b、... 、822nに接続され、反転出力ノ
ード842a、842b、... 、842nを形成している。各々の各
遅延入力信号D[1]〜D[N]は対応するNMOSFET802のゲート
に接続されている。PNMOS ワイヤドORMUX215のこのPNMO
S 構成においては、各PMOSFET822はPCNTRL信号112 によ
り制御されるが、これにより疑似NMOSの電源および温度
の補償特性が同じになる。各反転出力ノード842 は選択
バス748 を介して信号S[1:N]で選択され得るが、それぞ
れのノード842 に並列に接続されているNMOSFET862a 、
862b、... 、862nを制御する。選択バス748 の個別の線
は否定真であり、一つの選択線(S[i] ，Ｌ＝１乃至ｎ）
だけが一度に活性になることができる。

【００５５】最後に、ディジタル的に選択されたノード
842 は、それぞれ反転遅延入力D[1]〜D[N]を運ぶが、対
応するNMOSFET882a 、882b、... 、882nに接続されてい
る。これらNMOSFET882の各々は並列にPMOSFET897に接続
されて、それぞれのノード842 で所定の反転遅延入力D
[1]〜D[N]を反転して選択バス748 により選択された遅
延入力D[1]〜D[N]と論理的に一貫する出力信号204 を発
生する第２のインバータを形成している。

【００５６】要約すれば、PNMOS ワイヤドORMUX215は各
々がオープン（開放）ドレイン出力を備えたPNMOSOR 回
路を備えている。オープンドレイン出力はすべて、その
ゲートがPCNTRL信号112 により駆動される一つのPMOSプ
ルアップFET897に接続されている。各PNMOSOR の一つの
出力は遅延線のタップにより駆動される。各PNMOSORの
他の入力は特定のタップを使用可能または使用不能にす
るよう動作する選択入力により駆動される。本発明の一
実施例では、一度に一つのタップしか使用可能になり得
ない。入射縁が使用可能タップにあると、信号がPNMOSO
R 回路を通して伝わり、共通のPMOSプルアップFET をプ
ルダウンし、分岐された信号をMUX の出力に伝える。共
通プルアップFET はすべてのオープンドレイン・ノード
をそれに「ワイヤド」(電気的に接続) した状態でORゲー
ト( ワイヤドOR) として動作し、活性タップを出力に伝
えさせる。

【００５７】本発明は温度、電源、および工程の変動を
補償する能力を必要とする集積回路(IC)試験環境で適用
することができるから、被試験回路の挙動を試験装置の
挙動から分離することができることが必要である。それ
故、この構成は疑似NMOS(PNMOSと言う）精／粗ワイヤド
ORタップ遅延線および支援回路を使用する校正の方法を
提供する。支援回路は、1)粗いタイミングエッジを備え
た入力信号に付加すべき所要時間遅延を表すディジタル
値を受けるデータレジスタ、2)プログラムされたディジ
タル遅延の精密遅延部分の校正記憶装置となるRAM 、3)
プログラムされたディジタル遅延の粗い遅延部分の校正
記憶装置となるレジスタ列、4)PNMOS ワイヤドORタップ
付き遅延線に入力して所要精密(FE)出力信号を得るプロ
グラムされたディジタル遅延の精および粗の各部分に対
するデコード回路、および5)各種校正手順を支援する校
正回路、から構成されている。

【００５８】図９は時間バーニヤ106 のブロック図を示
す。時間バーニヤ106 は粗いタイミングエッジの入力か
ら良く制御された精密タイミングエッジ出力を発生する
のに使用される。データバス904 は入力データ信号906
をアルファレジスタ908 に供給する。入力データ信号90
6 はアルファレジスタ908 に格納される所要プログラム
ディジタル遅延を指定する。アルファレジスタ908 に格
納されている値の最上位ビット(MSB) はバス911 を経て
粗デコード910 により受取られる。アルファレジスタ90
8 にある値の最下位ビット(LSB) は、時間バーニヤ106
により供給されるべき精密遅延を規定するが、バス918
を経てRAM912へのアドレスとして受取られる。

【００５９】粗デコーダ910 はアルファレジスタ908 に
格納されている値のMSB を復号して選択入力914 をPNMO
S ワイヤドORタップ付き遅延線206 に供給する。PNMOS
ワイヤドORタップ付き遅延線206 は遅延線への一つのタ
ップを選択し、入力データ信号906 で指定される精粗の
遅延を組合わせるよう動作する。レジスタ列918 は、バ
ス919 を介してデータバス904 からおよびバス920 を介
してPNMOS ワイヤドORタップ付き遅延線206 にアクセス
することができる。内部でPNMOS ワイヤドORタップ付き
遅延線206 を構成している粗遅延素子により必要とされ
る校正データのための、記憶装置となっている。

【００６０】RAM912はアルファレジスタ908 に格納され
ている値の最下位ビット(LSB) により指定される精密遅
延用校正データに対する記憶装置となる。バス912 はデ
ータバス904 からRAM912へのアクセスを行う。バス922
はRAM912から精密遅延デコーダ924 へのアクセスを行う
が、デコーダ924 はRAM912の２進データを２進復号およ
び温度計復号の組合わせに復号する働きをする。この組
合わせ復号は直線性を改善する。温度計復号はPNMOS ワ
イヤドORタップ付き遅延線206 を構成する複数の遅延素
子の間（遅延間素子）で使用される。２進復号はPNMOS
ワイヤドOR遅延線206 を構成する各遅延素子の内部（遅
延内素子）で使用される。バス926 は精密遅延デコーダ
924 からPNMOS ワイヤドOR遅延線206 へのアクセスを行
う。

【００６１】更に図９を参照すると、粗タイミングエッ
ジを備えているかまたは或る時間遅延を付加されるべき
入力信号203 が装置クロック信号CLK932と共に最終フリ
ップフロップ-1(LFF1)930 に入力されている。(LFF1)93
0 の出力段は電源および温度の補償を行うためPNMOS で
構成されている。入力信号203 は時間バーニヤ106 のPN
MOS ワイヤドORタップ付き遅延線206 に入力すべきCE
（粗い縁）信号934 を発生するよう時間調節されてい
る。PNMOS ワイヤドORタップ付き遅延線206 もPNMOS 装
置用制御電圧としてPCNTRL信号112 を受取る。入力デー
タ信号906 を介して受取ったプログラム遅延に対応する
良く制御された遅延縁が精密縁(FE)出力信号204 として
出力される。

【００６２】他に、CE信号934 がLFF2( 最終フリップフ
ロップ２)940のＤ入力に入力されるが、これも信号CLK9
32により時間調節されている。(LFF2)940 は、その遅延
特性が(LFF1)930 の特性と整合すべきであるから、実際
には(LFF1)930 と同一である。CE信号934 を受けてから
の次の信号CLK932で、(LFF2)940 は基準縁信号PCLK942
を位相検出器944 に供給する。この位相検出器944 はFE
信号204 をも受取る。位相検出器944 は信号CLK932の周
期をFE信号204 で決まる遅延線の遅延と比較する。PHDO
UT出力信号946 は、FE信号204 で指示される遅延線の遅
延が信号PCLK942 の１クロック周期より小さければ論理
「１」を指定する。その他の場合には、PHDOUT出力信号
は論理「０」を指定する。

【００６３】校正は幾つかの理由で必要である。校正の
必要性には同じチップの異なるロットからの工程の変動
または同じチップ上の装置の不整合がある。本発明の構
成は三つの好ましい校正手順を支援する。1)PCNTRL校
正。これは工程の変動を補償する。2)精密遅延校正。こ
れは精密遅延素子内の装置不整合を補償する。3)粗遅延
校正。これは粗遅延素子内の装置不整合を補償する。特
定の装置要件に応じ、上記校正手順の幾つかまたは全部
が必要でありまたは必要でないことがある。

【００６４】上記各校正手順には精密な時間基準が必要
である。この時間基準は図９の精密に制御された従来ど
おりのクロック周期の信号CLK932の形で現れる。校正の
方法はディジタル制御回路（校正ロガー）により制御さ
れ、校正を統計的に向上するためデータの平均化を可能
とする。当業者は校正ロガーの格納およびカウントを行
うのに多数の慣例的手法に容易に気付くであろう。校正
ロガーの特性は当業者には本発明を実施するのに必要で
はない。校正ロガーは幾つかのカウンタおよびレジス
タ、およびディジタル論理または類似のものから構成す
ることができる。ロガー回路の目的は幾つかの位相検出
器の出力結果の総カウント数を監視、格納し、これらを
あらかじめ校正ロガーにプログラムされているしきい値
と比較することである。この比較により校正ロガーが問
題としているタイミングエッジが所要タイミングを備え
ているか判定することができる。校正ロガーはまた回路
が敏感なタイミング測定を間接的に行い、このようにし
て生産試験中にそれ自身を試験する手段ともなる。

【００６５】校正手順は図９のクロックCLK932の二つの
連続する立上り縁を参照することにより説明することが
できる。最初の縁はCEを遅延線206 に追い込み、第２の
フリップフロップ(LFF2)940 をも組立てる。(LFF2)940
はCLK932により時間調節され、出力PCLK942 を発生する
が、これは続いて位相検出器を駆動する第２のクロック
となる。それ故、クロックCLK932の連続する二つの立上
り縁の間の時間である周期を遅延線206 が必要とする遅
延になるようにプログラムすると、FEの出力204 は第２
のクロック、PCLK942 、がその立上り縁になると同時に
高レベルになる。FE出力204 の信号の縁およびPCLK942
の信号の縁が上に記したようにならなければ、FE出力20
4 は校正からはずれている。この場合には遅延線206 の
設定値をFE出力204 の信号縁およびPCLK942 の信号縁が
上述のように整列するまで調節する。この校正工程の結
果を、精密校正、粗校正、またはPCNTRL信号112 をそれ
ぞれ校正しているかに応じて、RAM912、レジスタ918 に
格納するか、またはDAC 設定値を調節するのに使用す
る。本質的に、PHDOUT946 は、位相ロックループ機能を
エミュレートし、本発明の校正をクロックの周期の一定
ディジタル調節を通して遅延線206 により所要遅延に合
致するまで行うことができるようにするフィードバック
部を駆動する。

【００６６】図10、図11、および図12は、図９に示した
本発明の好適実施例と共に利用される校正方法の流れ図
を示す。図10は工程の変動を補償するPCNTRL校正の方法
の流れ図である。図10を参照すると、PCNTRL信号112 の
校正手順はPNMOS ワイヤドORタップ付き遅延線206 の内
部にあるすべての遅延素子を公称コンデンサ設定値にプ
ログラムする。PCNTRL校正手順はブロック1001で始ま
り、時間基準(CLK932)を所要周波数に設定する。この方
法を説明する補助となる進行(ongoing) 例として、校正
すべき遅延が8ns であれば、時間基準CLK932を8ns の周
期に設定すべきである。この設定値は一つの立上り縁と
続く立上り縁との間の時間が8ns であることを意味す
る。進行例において遅延線206 の各遅延素子の公称遅延
が2ns であれば、遅延線206 が8ns の所要遅延を発生す
るためには４個の遅延素子が必要になることに注目す
る。DAC104は、校正すべきPCNTRL信号112 を発生する
が、最小PCNTRL信号112 を発生するために、ブロック10
02に示すように、その最小設定値に設定される。進行例
において、PCNTRL信号112 に対するこの最小設定値は遅
延線206 が8nsの所要遅延より小さい遅延を発生して8ns
の所要遅延にPCNTRL信号112 をゆっくり増加すること
により近づけることができるようにすることができなけ
ればならないことに注目すること。

【００６７】次に、ブロック1004はタイミングエッジが
入力信号203 による時間バーニヤ106 への入力であるこ
とを示している。ブロック1006は遅延した縁、FE出力20
4 、を位相検出器944 によりPCLK942(これは時間基準CL
K932から発生され、同じクロック周期を備えている) と
比較することを示している。図９の説明で述べたよう
に、PHDOUT出力信号946 はFE信号204 の遅延線206 から
の遅延がPCLK信号942 のクロック周期より短ければ論理
「１」を指定し、その他の場合には、PHDOUT出力信号94
6 は論理「０」を指定する。次に外部校正ロガーはブロ
ック1008で示したようにPHDOUT出力信号946 を記録し、
これにより出力が高レベルである回数を数える。

【００６８】判断ブロック1009はプロセスをブロック10
04からＮ回繰返すことを示している。ただしＮは校正ロ
ガーにプログラムされているディジタル数である。ブロ
ック1004から1009までのこのサイクルの繰返しは、遅延
線206 の遅延が時間基準CLK932の周期に近づくとき必要
である。何故かと言えばこの点で位相検出器944 が出力
が不確実になる不安定モードに入り、したがって出力を
確率で決めなければならないからである。したがって、
Ｎが増大するにつれて、正しい出力が正しく決定される
確率が大きくなる。

【００６９】正しい出力がＮ回の連続反復により妥当に
決定される点で、判断ブロック1010は、位相検出器944
が「１」の結果を戻した全回数を表す校正ロガー値とし
て格納されているカウント値が独立なプログラム可能し
きい値以上であるか否か判定する。そうであれば、ブロ
ック1012で示したように、各遅延素子は公称遅延に等し
く、このことは遅延線206 の遅延が時間基準CLK932の周
期で指定される遅延にほぼ校正されていることを意味す
る。それ故、PCNTRL信号112 を今度は製作工程の変動に
対して校正する。その他の場合には、ブロック1010から
の「 No」分岐で示したように、PCNTRL信号112 を制御す
るDAC104の設定値を、PCNTRL信号112 を増大させこれに
より遅延線206 を構成する各遅延線により供給される遅
延を大きくするように１LSB だけ増加させる。この手順
を判断ブロック1010がブロック1012への「 Yes 」分岐を
たどるまでブロック1004から繰返す。

【００７０】図11は精密遅延素子の装置不整合を補償す
る精密遅延校正の方法の流れ図である。本質的に、精密
遅延素子はオンチップフォトリソグラフィの変動につい
て校正される。精密遅延校正手順は時間基準(CLK932)を
所要周波数に設定することによりブロック1101で始ま
る。この方法を説明する補助のための進行例として、校
正すべき所要遅延が8ns であれば、時間基準CLK932を8n
s の周期に設定すべきである。この設定値は一つの立上
り縁と続く立上り縁との間の時間が8ns であることを意
味している。次に、ブロック1102はPNMOS ワイヤドORタ
ップ付き遅延線の中に入っている精密遅延素子に対する
コンデンサの設定値を最小設定値に設定することを示し
ている。進行例の場合では、これは8ns 未満の精密遅延
に相当する。

【００７１】次に、ブロック1104はタイミングエッジが
入力信号203 を介して時間バーニヤ106 に入力されるこ
とを示している。ブロック1106は遅延された縁、FE出力
204、を位相検出器944 によりPCLK942 （これは時間基
準CLK932から発生され、同一クロック周期を備えてい
る）と比較することを示している。図９の説明で記した
ように、PHDOUT出力信号946 は、FE信号204 の遅延線20
6 からの遅延が信号PCLK942 の１クロック周期より少な
ければ論理「１」を指定し、その他の場合には、PHDOUT
出力信号946 は論理「０」を指定する。次に外部校正ロ
ガーはブロック1108で示したようにPHDOUT出力信号946
を記録し、これにより出力が高レベルである回数を数え
る。

【００７２】判断ブロック1109はプロセスをブロック11
04からＮ回繰返すことを示している。ここでＮは校正ロ
ガー内にプログラムされているディジタル数である。ブ
ロック1104から1109までのこのサイクルの繰返しは遅延
線206 の遅延が時間基準CLK932の周期に近づくとき必要
である。何故ならこの点で位相検出器944 が出力が不確
実になる不安定モードに入り、したがって出力を確率に
よって決定しなければならないからである。したがっ
て、Ｎが増大するにつれて、出力が正しく決定される確
率が大きくなる。判断ブロック1110で、装置は位相検出
器944 が論理「１」の結果を戻した全回数を表す校正ロ
ガー値として格納されているカウント値が外部の独立に
プログラム可能しきい値以上であるか判定する。しきい
値以上でなければ、ブロック1191により示したように、
精密遅延素子のコンデンサを１設定値だけ大きくし、プ
ロセスを1104から繰返す。ブロック1110での判定が「 ye
s 」であれば、ブロック1112は第１の精密遅延設定値を
今度はオンチップフォトリソグラフィの変動に対して所
要精密遅延に校正し、この結果をRAM912に格納する。

【００７３】方法には複数の精密遅延設定値が含まれて
いるから、判断ブロック1114は精密遅延設定値をすべて
校正し終わったかチェックする。否であれば、精密遅延
素子のコンデンサを、ブロック1115で示すように、最小
設定値に切替える。次に、時間基準CLK932を、ブロック
1116で示すように、１遅延素子分解能だけ大きくする。
次にプロセスをこの次の精密遅延設定値についてブロッ
ク1104から繰返す。ブロック1117が示すように、すべて
の精密遅延設定値を校正したとき精密遅延素子の校正法
が完了する。

【００７４】図12は、粗遅延素子の装置不整合を補償す
る粗遅延校正の好ましい方法の流れ図である。本質的
に、粗遅延素子をオンチップフォトリソグラフィの変
動、およびタップ付き遅延線による変動について校正す
る。粗遅延校正手順はブロック1201から始まり、時間基
準(CLK932)を所要周波数に設定する。次に、ブロック12
02はPNMOS ワイヤドORタップ付き遅延線206 の内部の第
１の粗遅延素子のコンデンサの設定値をその最小設定値
にプログラムすることを示す。この最小設定値は「所要
遅延」より少ない全体遅延に相当することに注意するこ
と。ブロック1204〜1211に示す粗遅延校正手順は図11と
関連して上に説明した手順、ブロック1104〜1111、と全
く同じである。したがってブロック1204〜1211の詳細な
説明は省略する。しかし、ブロック1210における判断が
「 yes 」であれば、第１の粗遅延要素をオンチップフォ
トリソグラフィの変化に対して所要粗遅延に校正し、こ
の結果をブロック1212で示すように、レジスタ918 に格
納する。

【００７５】方法図12は複数の粗遅延素子を備えている
ことがあるから、判断ブロック1214は粗遅延要素を全部
校正してしまったか否かチェックする。校正し終ってい
なければ、精密遅延要素のコンデンサを、ステップ1215
で示すように、所要分解能に切替える。この場合時間基
準CLK932を、ブロック1216で示すように、１遅延素子分
解能だけ増すが、事実これは次の粗遅延素子を校正に含
める。次にプロセスをこの次の粗遅延素子についてブロ
ック1204から繰返す。ブロック1217が示すように、粗遅
延素子校正はすべての粗遅延素子を校正すると完了す
る。本発明の各種実施例を上に説明したが、それらは例
として提示したものであり、限定するためではないこと
を理解すべきである。

【００７６】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、電源、温度、および工程等の変動の影響を受
けず、消費電力が少なく、入力信号に対し、安定かつ高
精度な時間遅延を付与することのできる装置を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の時間バーニヤシステムの高レベルブロ
ック図である。

【図２】本発明の図１に示す時間バーニヤサブシステム
の１つの高レベルブロック図である。

【図３】本発明の図２の遅延素子の１つのブロック図で
ある。

【図４】本発明のディジタル・アナログ変換器システム
のブロック図である。

【図５】本発明の疑似ＮＭＯＳ遅延素子の代表的な論理
図である。

【図６】本発明の疑似ＰＭＯＳ遅延素子の代表的な論理
図である。

【図７】本発明の遅延線の代表的な論理図である。

【図８】本発明のワイヤドＯＲマルチプレクサの代表的
な論理図である。

【図９】本発明の時間バーニヤのブロック図である。

【図１０】本発明の一実施例に利用されるＰＣＮＴＲＬ
信号校正方法のフローチャートである。

【図１１】本発明の一実施例に利用される微遅延校正方
法のフローチャートである。

【図１２】本発明の一実施例に利用される粗遅延校正方
法のフローチャートである。

【符号の説明】

３０７、３１４：インバータ３０８：プログラム可能キャパシタンス３１２：復号論理装置

フロントページの続き (31)優先権主張番号７８６，６９５ (32)優先日 1991年11月１日 (33)優先権主張国米国（ＵＳ） (31)優先権主張番号７８６，４５９ (32)優先日 1991年11月１日 (33)優先権主張国米国（ＵＳ） (72)発明者エドワード・ゲーリー・パンフレイアメリカ合衆国コロラド州コロラドスプリングス・ゴールド・コイン・コート 40

Claims

【特許請求の範囲】

【請求項１】データ入力と制御入力とデータ出力とを有
する第１、第２インバータと、前記第１インバータの前記データ出力と前記第２インバ
ータの前記データ入力との間を接続するノードと、前記第１、第２制御入力にバイアス電圧を印加して電圧
源により前記ノードに供給される電荷量を制御する調整
可能制御電圧と、前記ノードに接続されて遅延を与え、前記第１インバー
タから前記第２インバータへ伝播する入力信号のタイミ
ングエッジを時間的に精密調整する可変キャパシタンス
手段と、を備えて成る遅延素子。