JP2021052258A - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Abstract

【課題】時間デジタル変換回路において短時間で時間計測を行うことが可能な回路装置等を提供すること。【解決手段】回路装置１００は、クロック生成回路１０と信号生成回路２０と位相比較回路３０と処理回路４０とを含む。信号生成回路２０は、判定用信号ＰＦより前のクロック信号ＣＫ２の遷移タイミングで遷移する判定用信号ＰＣＡと、判定用信号ＰＦより後のクロック信号ＣＫ２の遷移タイミングで遷移する判定用信号ＰＣＢと、を生成する。位相比較回路３０は、第２信号ＳＴＰと判定用信号ＰＦ、ＰＣＡ、ＰＣＢとを位相比較する。処理回路４０は、位相比較結果に基づいて第１信号ＳＴＡの遷移タイミングと判定用信号ＰＦの遷移タイミングとを設定し、設定結果に基づいて第１信号ＳＴＡと第２信号ＳＴＰの時間差をデジタル値Ｃｏｕｔに変換する。【選択図】 図２

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、スタート信号とストップ信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路が知られている。このような時間デジタル変換回路の従来技術が特許文献１に開示されている。特許文献１の時間デジタル変換回路は、第１クロック信号と第２クロック信号の同期タイミングから所定クロックサイクルが経過した第１クロック信号の遷移タイミングでスタート信号を自発する。そして、時間デジタル変換回路は、ストップ信号と第２クロック信号の位相を比較し、その位相が一致するタイミングまでクロックサイクルを更新することで、スタート信号とストップ信号の間の時間差を計測する。

特開２０１８−５６６７７号公報

上記時間デジタル変換回路は、第１クロック信号と第２クロック信号の同期タイミングから次の同期タイミングまでを１つの測定期間とし、その測定期間においてストップ信号と第２クロック信号の位相が一致しない場合には、スタート信号のクロックサイクルを更新し、次の測定期間に移行する。このため、時間計測の分解能を向上させようとする、或いは時間計測のダイナミックレンジを拡大しようとすると、測定期間の繰り返し回数が増大するため、短時間で時間計測が行えないという課題がある。

本開示の一態様は、第１クロック信号と、前記第１クロック信号とは周波数が異なる第２クロック信号とを生成するクロック生成回路と、前記第１クロック信号の遷移タイミングで遷移する第１信号と、前記第２クロック信号の遷移タイミングで遷移するｆｉｎｅ判定用信号と、前記ｆｉｎｅ判定用信号より前の前記第２クロック信号の遷移タイミングで遷移する第１ｃｏａｒｓｅ判定用信号と、前記ｆｉｎｅ判定用信号より後の前記第２クロック信号の遷移タイミングで遷移する第２ｃｏａｒｓｅ判定用信号と、を生成する信号生成回路と、前記第１信号に基づいて遷移する第２信号と前記ｆｉｎｅ判定用信号とを位相比較することで第１位相比較信号を出力し、前記第２信号と前記第１ｃｏａｒｓｅ判定用信号とを位相比較することで第２位相比較信号を出力し、前記第２信号と前記第２ｃｏａｒｓｅ判定用信号とを位相比較することで第３位相比較信号を出力する位相比較回路と、前記第１位相比較信号、前記第２位相比較信号及び前記第３位相比較信号に基づいて、前記第１信号の遷移タイミングと前記ｆｉｎｅ判定用信号の遷移タイミングとを設定し、設定結果に基づいて前記第１信号と前記第２信号の時間差をデジタル値に変換する処理回路と、を含む回路装置に関係する。

本実施形態の時間計測手法を用いない場合における信号波形例。 回路装置の第１構成例。 回路装置の動作を説明する第１波形例。 回路装置の動作を説明する第２波形例。 デジタル値の計算式を説明する図。 信号生成回路、位相比較回路及び処理回路の第１詳細構成例。 クロック生成回路の第１詳細構成例。 クロック生成回路の第２詳細構成例。 回路装置の第２構成例、及び処理回路の第２詳細構成例。 第１演算回路の詳細構成例。 Ｃｆｉｎｅが−１ずつ更新される場合の波形例。 Ｃｆｉｎｅがディザー値で更新される場合の波形例。 Ｃｆｉｎｅがディザー値で更新される場合の波形例。 回路装置の第３構成例の動作を説明する波形例。 ノーマルモードにおけるステート遷移図。 ターボモードにおけるステート遷移図。 Ｃｆｉｎｅの変化ステップを１に固定した場合における波形例。 ターボモードを用いた場合における波形例。 物理量測定装置の構成例。 電子機器の構成例。 移動体の例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．第１構成例
まず、本実施形態の時間計測手法を用いない場合における時間デジタル変換回路の課題を説明する。図１は、本実施形態の時間計測手法を用いない場合における信号波形例である。

クロック信号ＣＫ１の周波数をｆ１とし、クロック信号ＣＫ２の周波数をｆ２とすると、ｆ１はｆ２より高い。クロック信号ＣＫ２の周期はクロック信号ＣＫ１の周期より長く、その差はΔｔ＝１／ｆ２−１／ｆ１である。時間デジタル変換回路は、この周期の差Δｔを分解能として、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差を計測する。遷移タイミングとは、信号レベルが変化するタイミングであり、信号の立ち上がりエッジ又は立ち下がりエッジである。以下、遷移タイミングは立ち上がりエッジであるとする。

時間デジタル変換回路は、クロック信号ＣＫ１とクロック信号ＣＫ２のエッジが同期するタイミングＴＭＡから、その次にエッジが同期するタイミングＴＭＢまでの期間ＴＰにおいて、以下に説明する計測動作を行う。

即ち、時間デジタル変換回路は、同期タイミングＴＭＡからクロック信号ＣＫ１のクロック数をカウントする。このカウント値をＣＣＴとする。時間デジタル変換回路は、クロック信号ＣＫ１のクロック数ＣＩＮを変数として保持しており、カウント値ＣＣＴがクロック数ＣＩＮに一致したとき第１信号ＳＴＡの信号レベルを遷移させる。図１では、ＣＩＮ＝６である。

第１信号ＳＴＡの信号レベルが遷移したことの応答として、第２信号ＳＴＰの信号レベルが遷移する。時間デジタル変換回路は、第２信号ＳＴＰの遷移タイミングとクロック信号ＣＫ２の遷移タイミングとを比較する。この比較には、同期タイミングＴＭＡからＣＩＮ個目のクロック信号ＣＫ２の遷移タイミングが用いられる。第１信号ＳＴＡとクロック信号ＣＫ２の遷移タイミングの時間差はＴＲ＝６Δｔである。時間デジタル変換回路は、第２信号ＳＴＰの遷移タイミングとクロック信号ＣＫ２の遷移タイミングとが一致したとき、クロック数ＣＩＮを計測結果として出力する。即ち、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差は、ＴＤＦ＝ＣＩＮ×Δｔ＝６×Δｔである。

図１には、第２信号ＳＴＰとクロック信号ＣＫ２の遷移タイミングが一致している場合を図示しているが、実際の計測においては、変数であるクロック数ＣＩＮを初期値から変化させていく。例えば初期値をゼロとすると、時間デジタル変換回路は、ＣＩＮを０、１、２、・・・と１ずつ増やしながら上記計測動作を繰り返す。そして、ＣＩＮ＝６のとき、即ち７回目の計測動作において第２信号ＳＴＰとクロック信号ＣＫ２の遷移タイミングが一致する。このため、計測終了までに７×ＴＰの時間が必要ということになる。

図１では図示を簡素化するためにダイナミックレンジが１３×Δｔとなっているが、実際の計測におけるダイナミックレンジは更に広い。例えばダイナミックレンジを１００００×Δｔとすると、計測動作が最大で１００００回繰り返されるので、計測終了までに最大で１００００×ＴＰの時間が必要ということになる。更に広いダイナミックレンジが必要な場合には、計測時間が更に長くなる。また、時間計測の分解能を上げる場合にも計測時間が長くなる。例えばダイナミックレンジを変えずに分解能を１／２×Δｔにしたとすると、１００００×Δｔ＝２００００×（１／２×Δｔ）なので、計測終了までに最大で２００００×ＴＰの時間が必要となり、計測時間が２倍となる。

以上のように、図１の時間計測手法において、時間計測の分解能を向上させようとする、或いは時間計測のダイナミックレンジを拡大しようとすると、測定期間の繰り返し回数が増大するため、短時間で時間計測が行えないという課題がある。

本実施形態における回路装置１００の構成及び動作を説明する。図２は、回路装置１００の第１構成例である。図３は、回路装置１００の動作を説明する第１波形例である。

回路装置１００は、クロック生成回路１０と信号生成回路２０と位相比較回路３０と処理回路４０と端子ＴＳＴＡと端子ＴＳＴＰとを含む。回路装置１００は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。例えば回路装置１００は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。端子ＴＳＴＡ、ＴＳＴＰは、例えば半導体基板上に形成されたパッドである。

クロック生成回路１０は、第１クロック信号であるクロック信号ＣＫ１と、第２クロック信号であるクロック信号ＣＫ２とを生成する。図１と同様に、クロック信号ＣＫ１の周波数は、クロック信号ＣＫ２の周波数より高く、クロック信号ＣＫ１とクロック信号ＣＫ２の周期の差はΔｔである。クロック信号ＣＫ１とクロック信号ＣＫ２の位相が同期する同期タイミングをＴＭＣとする。同期タイミングとは、クロック信号ＣＫ１とクロック信号ＣＫ２の遷移タイミングの前後が入れ替わるタイミングであり、同期タイミングにおいて必ずしもクロック信号ＣＫ１とクロック信号ＣＫ２の遷移タイミングが一致していなくてもよい。

信号生成回路２０は、クロック信号ＣＫ１の遷移タイミングで遷移する第１信号ＳＴＡを生成し、その第１信号ＳＴＡを端子ＴＳＴＡに出力する。具体的には、信号生成回路２０は、同期タイミングＴＭＣからクロック信号ＣＫ１のクロック数Ｃｆｉｎｅにおける遷移タイミングで第１信号ＳＴＡを遷移させる。Ｃｆｉｎｅは第１クロック数であり、図３にはＣｆｉｎｅ＝１の例を示す。

また信号生成回路２０は、ｆｉｎｅ判定用信号である判定用信号ＰＦを生成する。判定用信号ＰＦは、クロック信号ＣＫ２の遷移タイミングで遷移する。具体的には、信号生成回路２０は、同期タイミングＴＭＣからクロック信号ＣＫ２のクロック数Ｃｆｉｎｅ＋Ｃｃｏａｒｓｅにおける遷移タイミングで判定用信号ＰＦを遷移させる。Ｃｃｏａｒｓｅは第２クロック数であり、図３にはＣｆｉｎｅ＋Ｃｃｏａｒｓｅ＝２の例を示す。

また信号生成回路２０は、第１ｃｏａｒｓｅ判定用信号である判定用信号ＰＣＡと、第２ｃｏａｒｓｅ判定用信号である判定用信号ＰＣＢと、を生成する。判定用信号ＰＣＡは、判定用信号ＰＦより前のクロック信号ＣＫ２の遷移タイミングで遷移する。判定用信号ＰＣＢは、判定用信号ＰＦより後のクロック信号ＣＫ２の遷移タイミングで遷移する。具体的には、信号生成回路２０は、同期タイミングＴＭＣからクロック信号ＣＫ２のクロック数Ｃｆｉｎｅ＋Ｃｃｏａｒｓｅ−１における遷移タイミングで判定用信号ＰＣＡを遷移させ、同期タイミングＴＭＣからクロック信号ＣＫ２のクロック数Ｃｆｉｎｅ＋Ｃｃｏａｒｓｅ＋１における遷移タイミングで判定用信号ＰＣＢを遷移させる。

位相比較回路３０には、端子ＴＳＴＰから第２信号ＳＴＰが入力される。第２信号ＳＴＰは、第１信号ＳＴＡが遷移したことに基づいて遷移する。第１信号ＳＴＡはスタート信号とも呼ばれ、第２信号ＳＴＰはストップ信号とも呼ばれる。例えば、回路装置１００を含む物理量測定装置は、端子ＴＳＴＡから出力された第１信号ＳＴＡの遷移タイミングで光パルス又は超音波パルスを出射し、測定対象から反射された光パルス又は超音波パルスを受信する。物理量測定装置は、受信した光パルス又は超音波パルスの遷移タイミングで遷移する第２信号ＳＴＰを生成し、その第２信号ＳＴＰを端子ＴＳＴＰに入力する。

位相比較回路３０は、第２信号ＳＴＰと判定用信号ＰＦとを位相比較することで位相比較信号ＱＦを出力し、第２信号ＳＴＰと判定用信号ＰＣＡとを位相比較することで位相比較信号ＱＣＡを出力し、第２信号ＳＴＰと判定用信号ＰＣＢとを位相比較することで位相比較信号ＱＣＢを出力する。ＱＦ、ＱＣＡ、ＱＣＢは、それぞれ第１位相比較信号、第２位相比較信号、第３位相比較信号である。位相比較とは、２つの信号の遷移タイミングを比較することである。

具体的には、位相比較回路３０は、判定用信号ＰＦの遷移タイミングより前に第２信号ＳＴＰが遷移したとき、判定用信号ＰＦの遷移タイミングで位相比較信号ＱＦを遷移させる。同様に、位相比較回路３０は、判定用信号ＰＣＡ、ＰＣＢの遷移タイミングより前に第２信号ＳＴＰが遷移したとき、判定用信号ＰＣＡ、ＰＣＢの遷移タイミングで位相比較信号ＱＣＡ、ＱＣＢを遷移させる。図３では、同期タイミングＴＭＣからクロック信号ＣＫ２のクロック数２の遷移タイミングで第２信号ＳＴＰが遷移している。この例では、位相比較信号ＱＦ、ＱＣＢは、判定用信号ＰＦ、ＰＣＢの遷移タイミングでローレベルからハイレベルに遷移する。位相比較信号ＱＣＡはローレベルのまま遷移しない。

処理回路４０は、位相比較信号ＱＦ、ＱＣＡ、ＱＣＢに基づいて、第１信号ＳＴＡの遷移タイミングと判定用信号ＰＦの遷移タイミングとを設定する。具体的には、処理回路４０は、クロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅを記憶するレジスター４１を含む。処理回路４０は、位相比較信号ＱＦ、ＱＣＡ、ＱＣＢに基づいてクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅを設定し、そのクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅをレジスター４１に書き込むことで更新する。

処理回路４０は、レジスター４１に記憶されたクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅを信号生成回路２０に出力する。信号生成回路２０は、処理回路４０からのクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅに基づいて、第１信号ＳＴＡ及び判定用信号ＰＦ、ＰＣＡ、ＰＣＢを生成する。

また処理回路４０は、レジスター４１に記憶されたクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅに基づいて、第１信号ＳＴＡと第２信号ＳＴＰの時間差を示すデジタル値Ｃｏｕｔを出力する。デジタル値はＣｏｕｔ＝Ｎ×Ｃｃｏａｒｓｅ＋Ｃｆｉｎｅである。Ｎは、クロック信号ＣＫ１とクロック信号ＣＫ２の同期タイミングから次の同期タイミングまでの期間におけるクロック信号ＣＫ１のクロック数である。Ｎは２以上の整数である。

図４は、回路装置１００の動作を説明する第２波形例である。図４では、回路装置１００がクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅを更新していくことで、第１信号ＳＴＡと第２信号ＳＴＰの時間差を示すデジタル値Ｃｏｕｔの真値を求める手法を説明する。

図４に示す信号ＰＤは信号生成回路２０の内部信号であり、クロック信号ＣＫ１とクロック信号ＣＫ２の同期タイミングを示す信号である。信号ＰＤのエッジ間の期間をＴＰとする。期間ＴＰにおいて、クロック信号ＣＫ１のクロック数はＮであり、クロック信号ＣＫ２のクロック数はＮ−１である。回路装置１００は、長さｍ×ＴＰの計測期間において計測動作を行う。ｍは２以上の整数であり、図４にはｍ＝３の例を図示している。ｍは時間計測のダイナミックレンジに関係しており、ダイナミックレンジはｍ×Ｎ×Δｔとなる。

図４には、第１信号ＳＴＡと第２信号ＳＴＰの時間差を示すデジタル値Ｃｏｕｔの真値が７＋Ｎ×１である例、即ちＣｆｉｎｅ＝７、Ｃｃｏａｒｓｅ＝１が真値である例を示している。図４の例において、回路装置１００が計測期間ＴＭＳ１、ＴＭＳ２においてＣｆｉｎｅ、Ｃｃｏａｒｓｅを更新することで、計測期間ＴＭＳ３においてデジタル値Ｃｏｕｔが真値に到達している。

計測期間ＴＭＳ１では、Ｃｆｉｎｅ＝５、Ｃｃｏａｒｓｅ＝０である。このとき、信号生成回路２０は、信号ＰＤのエッジからクロック信号ＣＫ１の５クロック目の遷移タイミングで第１信号ＳＴＡを遷移させる。また信号生成回路２０は、信号ＰＤのエッジからクロック信号ＣＫ２の４、５、６クロック目の遷移タイミングで、判定用信号ＰＣＡ、ＰＦ、ＰＣＢを遷移させる。第２信号ＳＴＰは、判定用信号ＰＣＢの遷移タイミングより後のタイミングで遷移する。このため位相比較信号はＱＣＡ＝ＱＦ＝ＱＣＢ＝Ｌとなる。Ｌはローレベルを意味する。

処理回路４０は、位相比較信号ＱＣＡと位相比較信号ＱＣＢが同じ信号レベルであるとき、クロック数Ｃｃｏａｒｓｅを変化させる。具体的には、処理回路４０は、ＱＣＡ＝ＱＣＢ＝ＬのときＣｃｏａｒｓｅ＋１を新たなＣｃｏａｒｓｅとし、ＱＣＡ＝ＱＣＢ＝ＨのときＣｃｏａｒｓｅ−１を新たなＣｃｏａｒｓｅとする。なお、Ｃｃｏａｒｓｅの増減幅は１に限定されない。図４ではＱＣＡ＝ＱＣＢ＝ＬなのでＣｃｏａｒｓｅが１だけ増加する。信号生成回路２０は、更新されたクロック数Ｃｃｏａｒｓｅに基づいて判定用信号ＰＣＡ、ＰＦ、ＰＣＢの遷移タイミングを変化させる。

計測期間ＴＭＳ２では、Ｃｆｉｎｅ＝５、Ｃｃｏａｒｓｅ＝１である。このとき、信号生成回路２０は、信号ＰＤのエッジからクロック信号ＣＫ１の５クロック目の遷移タイミングで第１信号ＳＴＡを遷移させる。また信号生成回路２０は、信号ＰＤのエッジからクロック信号ＣＫ２の５、６、７クロック目の遷移タイミングで、判定用信号ＰＣＡ、ＰＦ、ＰＣＢを遷移させる。第２信号ＳＴＰは、判定用信号ＰＦの遷移タイミングと判定用信号ＰＣＢの遷移タイミングとの間のタイミングで遷移する。このため位相比較信号はＱＣＡ＝ＱＦ＝Ｌ、ＱＣＢ＝Ｈとなる。Ｈはハイレベルを意味する。

処理回路４０は、位相比較信号ＱＣＡと位相比較信号ＱＣＢが異なる信号レベルであるとき、位相比較信号ＱＦに基づいてクロック数Ｃｆｉｎｅを変化させる。具体的には、処理回路４０は、ＱＣＡ＝Ｌ、ＱＣＢ＝Ｈであり且つＱＦ＝Ｌのとき、Ｃｆｉｎｅ＋２を新たなＣｆｉｎｅとし、ＱＣＡ＝Ｌ、ＱＣＢ＝Ｈであり且つＱＦ＝Ｈのとき、Ｃｆｉｎｅ−２を新たなＣｆｉｎｅとする。なお、Ｃｆｉｎｅの増減幅は２に限定されず、例えば１であってもよい。図４ではＱＣＦ＝ＬなのでＣｆｉｎｅが２だけ増加する。信号生成回路２０は、更新されたクロック数Ｃｆｉｎｅに基づいて第１信号ＳＴＡの遷移タイミングを変化させる。

計測期間ＴＭＳ３では、Ｃｆｉｎｅ＝７、Ｃｃｏａｒｓｅ＝１である。このとき、信号生成回路２０は、信号ＰＤのエッジからクロック信号ＣＫ１の７クロック目の遷移タイミングで第１信号ＳＴＡを遷移させる。また信号生成回路２０は、信号ＰＤのエッジからクロック信号ＣＫ２の７、８、９クロック目の遷移タイミングで、判定用信号ＰＣＡ、ＰＦ、ＰＣＢを遷移させる。第２信号ＳＴＰは、判定用信号ＰＦの遷移タイミングで遷移する。このため位相比較信号はＱＣＡ＝Ｌ、ＱＦ＝ＱＣＢ＝Ｈとなる。

処理回路４０は、デジタル値Ｃｏｕｔ＝Ｃｆｉｎｅ＋Ｎ×Ｃｃｏａｒｓｅを出力する。計測期間ＴＭＳ３において、Ｃｏｕｔ＝７＋Ｎ×１となっており、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差がデジタル値に変換されている。

なお、図４では第１信号ＳＴＡ、第２信号ＳＴＰ、及び判定用信号ＰＣＡ、ＰＦ、ＰＣＢがパルス波形となっているが、信号波形はこれに限定されない。具体的には、各信号は、ローレベルからハイレベルに遷移した後、計測期間が終了するまでハイレベルに維持され、計測期間の開始時にローレベルにリセットされてもよい。

図５は、デジタル値Ｃｏｕｔの計算式を説明する図である。クロック信号ＣＫ１の周期をＴ１とし、クロック信号ＣＫ２の周期をＴ２とする。同期タイミングＴＭＣ１とＴＭＣ２の間において、クロック信号ＣＫ１のクロック数はＮであり、クロック信号ＣＫ２のクロック数はＮ−１である。このため下式（１）が成り立つ。クロック信号ＣＫ１とＣＫ２の周期差Δｔは、下式（１）より下式（２）となる。
Ｎ×Ｔ１＝（Ｎ−１）×Ｔ２ ・・・（１）
Δｔ＝Ｔ２−Ｔ１＝Ｔ２／Ｎ ・・・（２）

第２信号ＳＴＰが、同期タイミングＴＭＣ１からクロック信号ＣＫ２のＣｆｉｎｅ＋Ｃｃｏａｒｓｅ個目のエッジで遷移したとする。第１信号ＳＴＡは、同期タイミングＴＭＣ１からクロック信号ＣＫ１のＣｆｉｎｅ個目のエッジで遷移するので、第１信号ＳＴＡの遷移タイミングから、その後の最初のクロック信号ＣＫ２のエッジまでの期間は、Ｃｆｉｎｅ×Δｔである。このクロック信号ＣＫ２のエッジから第２信号ＳＴＰの遷移タイミングまでの期間は、Ｃｃｏａｒｓｅ×Ｔ２である。このため、上式（２）を用いて、第１信号ＳＴＡと第２信号ＳＴＰの時間差ＴＤＦは下式（３）となる。時間差ＴＤＦとデジタル値Ｃｏｕｔの関係は下式（４）なので、下式（３）、（４）から、デジタル値Ｃｏｕｔは下式（５）となる。
ＴＤＦ＝Ｃｃｏａｒｓｅ×Ｔ２＋Ｃｆｉｎｅ×Δｔ
＝（Ｃｃｏａｒｓｅ×Ｎ＋Ｃｆｉｎｅ）×Δｔ ・・・（３）
ＴＤＦ＝Ｃｏｕｔ×Δｔ ・・・（４）
Ｃｏｕｔ＝ＴＤＦ／Δｔ＝Ｃｃｏａｒｓｅ×Ｎ＋Ｃｆｉｎｅ ・・・（５）

以上の本実施形態によれば、信号生成回路２０が判定用信号ＰＣＡ、ＰＣＢを生成し、位相比較回路３０が第２信号ＳＴＰと判定用信号ＰＣＡ、ＰＣＢの遷移タイミングを比較することで、その比較結果に基づいて処理回路４０がクロック数Ｃｃｏａｒｓｅを更新できる。これにより、図１で説明した手法に比べて計測期間を短縮できる。

具体的には、クロック数Ｃｃｏａｒｓｅの更新をｃｏａｒｓｅ判定と呼び、クロック数Ｃｆｉｎｅの更新をｆｉｎｅ判定と呼ぶこととする。図４の波形図において、計測期間ＴＭＳ１がｃｏａｒｓｅ判定に相当し、計測期間ＴＭＳ２がｆｉｎｅ判定に相当する。ｃｏａｒｓｅ判定においては、クロック数Ｃｃｏａｒｓｅが１変化すると、デジタル値ＣｏｕｔはＮ×Δｔ変化する。このため１×Δｔずつ変化させるｆｉｎｅ判定に比べて高速にデジタル値Ｃｏｕｔが真値に近づく。例えば図４において、１つの計測期間の長さは３×ＴＰなので、ｃｏａｒｓｅ判定において３×ＴＰ毎にデジタル値ＣｏｕｔがＮ×Δｔ変化していく。図１では１つの計測期間ＴＰで１×Δｔずつデジタル値が変化するので、Ｎ×Δｔ変化させるためにはＮ×ＴＰだけの時間がかかる。即ち、本実施形態のｃｏａｒｓｅ判定の方がＮ／３倍速くデジタル値Ｃｏｕｔが真値に近づくことになる。

このように、本実施形態では判定用信号ＰＣＡ、ＰＣＢを設けたことでｃｏａｒｓｅ判定が可能となっており、ｃｏａｒｓｅ判定によって計測期間が短縮される。これにより、計測期間の増加を抑えつつ、ダイナミックレンジの拡大又は高分解能化を行うことが可能となる。

２．第１詳細構成例
図６は、信号生成回路２０、位相比較回路３０及び処理回路４０の第１詳細構成例である。

信号生成回路２０は、比較回路であるラッチ回路２１〜２３、２６と、クロック位相比較回路２７と、パルスタイミング信号生成回路２８と、を含む。

クロック位相比較回路２７は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相を比較することで同期タイミングを検出し、その検出結果を信号ＰＤとして出力する。クロック位相比較回路２７は、クロック信号ＣＫ１とクロック信号ＣＫ２の遷移タイミングが入れ替わったとき、信号ＰＤを遷移させる。

パルスタイミング信号生成回路２８は、信号ＰＤとクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅとに基づいてタイミング信号ＴＳ＿ＳＴＡ、ＴＳ＿ＰＣＡ、ＴＳ＿ＰＦ、ＴＳ＿ＰＣＢを生成する。具体的には、パルスタイミング信号生成回路２８は、信号ＰＤの遷移タイミングからクロック信号ＣＫ１のＣｆｉｎｅ個目の遷移タイミングでタイミング信号ＴＳ＿ＳＴＡを遷移させる。またパルスタイミング信号生成回路２８は、信号ＰＤの遷移タイミングからクロック信号ＣＫ２のＣｆｉｎｅ＋Ｃｃｏａｒｓｅ−１個目、Ｃｆｉｎｅ＋Ｃｃｏａｒｓｅ個目、Ｃｆｉｎｅ＋Ｃｃｏａｒｓｅ＋１個目の遷移タイミングで、タイミング信号ＴＳ＿ＰＣＡ、ＴＳ＿ＰＦ、ＴＳ＿ＰＣＢを遷移させる。

ラッチ回路２６は、タイミング信号ＴＳ＿ＳＴＡをクロック信号ＣＫ１でラッチし、そのラッチした信号を第１信号ＳＴＡとして出力する。ラッチ回路２１、２２、２３は、タイミング信号ＴＳ＿ＰＣＡ、ＴＳ＿ＰＦ、ＴＳ＿ＰＣＢをクロック信号ＣＫ２でラッチし、そのラッチした信号を判定用信号ＰＣＡ、ＰＦ、ＰＣＢとして出力する。

位相比較回路３０は、第１位相比較回路であるラッチ回路３１と、第２位相比較回路であるラッチ回路３２と、第３位相比較回路であるラッチ回路３３と、を含む。

ラッチ回路３１は、判定用信号ＰＦと第２信号ＳＴＰの位相比較を行う。具体的には、ラッチ回路３１は、判定用信号ＰＦを第２信号ＳＴＰの遷移タイミングでラッチし、そのラッチした信号を位相比較信号ＱＦとして出力する。同様に、ラッチ回路３２、３３は、判定用信号ＰＣＡ、ＰＣＢと第２信号ＳＴＰの位相比較を行う。具体的には、ラッチ回路３２、３３は、判定用信号ＰＣＡ、ＰＣＢを第２信号ＳＴＰの遷移タイミングでラッチし、そのラッチした信号を位相比較信号ＱＣＡ、ＱＣＢとして出力する。

処理回路４０は、演算回路４２とレジスター４１とを含む。

演算回路４２は、判定用信号ＰＦ、ＰＣＡ、ＰＣＢに基づいて、次の測定期間で用いられるクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅを求める。具体的には、演算回路４２は、ＰＣＡ＝ＰＣＢ＝ＬのときＣｃｏａｒｓｅに変化ステップｘを加算し、ＰＣＡ＝ＰＣＢ＝ＨのときＣｃｏａｒｓｅから変化ステップｘを減算する。ｘは１以上の整数である。また演算回路４２は、ＰＣＡ＝Ｌ、ＰＣＢ＝Ｈであり且つＰＦ＝ＬのときＣｆｉｎｅに変化ステップｙを加算し、ＰＣＡ＝Ｌ、ＰＣＢ＝Ｈであり且つＰＦ＝ＨのときＣｆｉｎｅから変化ステップｙを減算する。ｙは１以上の整数である。

処理回路４０は、演算回路４２が求めたクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅをレジスター４１に記憶させる。また処理回路４０は、演算回路４２が求めたクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅからデジタル値Ｃｏｕｔを求め、そのデジタル値Ｃｏｕｔをレジスター４１に記憶させる。処理回路４０は、レジスター４１に記憶されたクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅをパルスタイミング信号生成回路２８に出力し、レジスター４１に記憶されたデジタル値Ｃｏｕｔを時間計測結果として出力する。

図７は、クロック生成回路１０の第１詳細構成例である。クロック生成回路１０は、発振回路１３とフラクショナルＮＰＬＬ回路１４とを含む。

発振回路１３は振動子ＸＴＡＬと電気的に接続される。具体的には、回路装置１００は第１接続端子と第２接続端子とを含み、第１接続端子を介して振動子ＸＴＡＬの一端と発振回路１３が接続され、第２接続端子を介して振動子ＸＴＡＬの他端と発振回路１３が接続される。発振回路１３は、振動子ＸＴＡＬを発振させることでクロック信号ＣＫ２を生成する。発振回路１３としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。

振動子ＸＴＡＬは、電気的な信号により機械的な振動を発生する素子である。振動子ＸＴＡＬは、例えば水晶振動片などの振動片により実現できる。例えば振動子ＸＴＡＬは、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。なお、振動子ＸＴＡＬは、例えば厚みすべり振動型以外の水晶振動片、或いは水晶以外の材料で形成された圧電振動片などの種々の振動片により実現されてもよい。例えば振動子ＸＴＡＬとして、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

フラクショナルＮＰＬＬ回路１４は、クロック信号ＣＫ１に基づいてクロック信号ＣＫ２を生成する。具体的には、フラクショナルＮＰＬＬ回路１４は、クロック信号ＣＫ２の周波数をＮ／（Ｎ−１）倍することで、クロック信号ＣＫ１を生成する。例えば、フラクショナルＮＰＬＬ回路１４は、位相比較回路とループフィルターと電圧制御発振回路と分周回路とを含む。位相比較回路は、分周回路が出力する分周クロック信号とクロック信号ＣＫ２との位相比較を行う。ループフィルターは、位相比較回路の出力信号をローパスフィルター処理することで制御電圧を出力する。電圧制御発振回路は、制御電圧に対応した発振周波で発振し、その発振信号に基づいてクロック信号ＣＫ１を出力する。分周回路は、クロック信号ＣＫ１を第１分周比又は第２分周比で分周する。第１、第２分周比は異なる整数であり、分周回路が第１、第２分周比を時系列に選択することで、時間平均として小数分周比が実現される。

図８は、クロック生成回路１０の第２詳細構成例である。クロック生成回路１０は、第１発振回路である発振回路１１と、第２発振回路である発振回路１２と、を含む。

発振回路１１は、第１振動子である振動子ＸＴＡＬ１と電気的に接続される。発振回路１２は、第２振動子である振動子ＸＴＡＬ２と電気的に接続される。具体的には、回路装置１００は第１〜第４接続端子を含み、第１接続端子を介して振動子ＸＴＡＬ１の一端と発振回路１１が接続され、第２接続端子を介して振動子ＸＴＡＬ１の他端と発振回路１１が接続され、第３接続端子を介して振動子ＸＴＡＬ２の一端と発振回路１２が接続され、第４接続端子を介して振動子ＸＴＡＬ２の他端と発振回路１２が接続される。発振回路１１は、振動子ＸＴＡＬ１を発振させることでクロック信号ＣＫ１を生成する。発振回路１２は、振動子ＸＴＡＬ２を発振させることでクロック信号ＣＫ２を生成する。クロック信号ＣＫ２の周波数は、クロック信号ＣＫ１の周波数の（Ｎ−１）／Ｎ倍である。発振回路１１、１２としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。

３．第２構成例
図９は、回路装置１００の第２構成例、及び処理回路４０の第２詳細構成例である。回路装置１００は、クロック生成回路１０と信号生成回路２０と位相比較回路３０と処理回路４０と端子ＴＳＴＡ、ＴＳＴＰとを含む。

本実施形態では、処理回路４０は、クロック数Ｃｆｉｎｅにディザー値を加算することでクロック数Ｃｆｉｎｅを更新する。ディザー値は、１以上ｋ以下の整数からランダムに選択された値である。ｋは２以上の整数である。

このようにすれば、クロック数Ｃｆｉｎｅがディザー値により更新されるので、１ずつ更新される場合に比べて計測時間が短縮される。具体的には、図１１に示すように、ｆｉｎｅ判定においてＣｆｉｎｅが−１ずつ更新される場合には、デジタル値Ｃｏｕｔが真の時間差ＴＤＦに到達するまでの計測時間が長くなる。一方、図１２、図１３に示すように、ｆｉｎｅ判定においてＣｆｉｎｅがディザー値で更新される場合には、Ｃｆｉｎｅが１以上ｋ以下の整数でランダムに更新されるので、デジタル値Ｃｏｕｔが真の時間差ＴＤＦに到達するまでの計測時間が短縮される。

図１３の波形は、図１２の波形に比べてデジタル値Ｃｏｕｔのノイズが低減されている。以下、図１３に示すような、ディザー加算による高速化及びデジタル値Ｃｏｕｔのノイズ低減を実現する構成例を説明する。

図９に示すように、処理回路４０は、第１演算回路４３と第２演算回路４４とレジスター４１とを含む。レジスター４１は一時レジスター４５と出力レジスター４６とを含む。

第２演算回路４４は、位相比較信号ＱＣＡ、ＱＣＢに基づいてクロック数Ｃｃｏａｒｓｅを求め、そのクロック数Ｃｃｏａｒｓｅを出力レジスター４６に記憶させる。第２演算回路４４がＣｃｏａｒｓｅを更新する手法は、図６の演算回路４２がＣｃｏａｒｓｅを更新する手法と同様である。第２演算回路４４は、位相比較信号ＱＣＡ、ＱＣＢの信号レベルが異なるとき、それを第１演算回路４３に通知する。

第１演算回路４３は、第２演算回路４４から通知があったとき、位相比較信号ＱＦに基づいて更新したクロック数Ｃｆｉｎｅ’を一時レジスター４５に記憶させる。第１演算回路４３は、ディザー値によりクロック数Ｃｆｉｎｅ’を更新する。

信号生成回路２０は、一時レジスター４５に記憶されたクロック数Ｃｆｉｎｅ’と、出力レジスター４６に記憶されたクロック数Ｃｃｏａｒｓｅとに基づいて、第１信号ＳＴＡ及び判定用信号ＰＣＡ、ＰＦ、ＰＣＢを出力する。信号生成回路２０の動作は、図６等で説明した信号生成回路２０の動作と同様である。

以上のようにして、第１演算回路４３がクロック数Ｃｆｉｎｅ’をディザー値により更新することで、ｆｉｎｅ判定を高速化する。このクロック数Ｃｆｉｎｅ’とは別に、第１演算回路４３はクロック数Ｃｆｉｎｅを出力レジスター４６に記憶させる。処理回路４０は、出力レジスター４６に記憶されたクロック数Ｃｆｉｎｅ、Ｃｃｏａｒｓｅからデジタル値Ｃｏｕｔを求める。クロック数Ｃｆｉｎｅは、基本的にはディザー値により更新されるが、デジタル値Ｃｏｕｔが真値に近づいたときには１ずつ更新される。これにより、デジタル値Ｃｏｕｔのノイズが低減される。図１０に、この動作を実現する第１演算回路４３の詳細構成例を示す。

第１演算回路４３は、ディザー回路ＤＩＴと符号チェック回路ＳＣＨとセレクターＳＥＬと加算器ＡＤＤ１、ＡＤＤ２と乗算器ＭＵＬとを含む。図１０において、位相比較信号ＱＦがローレベルのときＳ［ＱＦ］＝＋１とし、位相比較信号ＱＦがハイレベルのときＳ［ＱＦ］＝−１とする。即ち、Ｓ［ＱＦ］は正又は負の符号に相当する。

ディザー回路ＤＩＴは、ディザー値ＱＤＩＴを出力する。乗算器ＭＵＬは、ディザー値ＱＤＩＴに符号を乗算する。即ち、乗算器ＭＵＬは、Ｓ［ＱＦ］×ＱＤＩＴを演算する。加算器ＡＤＤ２は、加算器ＡＤＤ１が出力するＣｆｉｎｅと、乗算器ＭＵＬが出力するＳ［ＱＦ］×ＱＤＩＴとを加算し、その結果をＣｆｉｎｅ’として一時レジスター４５に出力する。以上のように、Ｃｆｉｎｅ’はディザー値ＱＤＩＴにより更新される。

符号チェック回路ＳＣＨは、前回の計測期間における符号Ｓ［ＱＦ］を記憶しておき、前回の計測期間における符号Ｓ［ＱＦ］と現在の計測期間における符号Ｓ［ＱＦ］を比較し、その結果をセレクターＳＥＬに出力する。符号Ｓ［ＱＦ］が変化するのは、第２信号ＳＴＰと判定用信号ＰＦの遷移タイミングの前後が入れ替わったときである。これは、第２信号ＳＴＰと判定用信号ＰＦの遷移タイミングが近いということなので、Ｃｆｉｎｅがほぼ真値であることに相当する。逆に、符号Ｓ［ＱＦ］が変化しないのは、Ｃｆｉｎｅが真値から離れているときである。

セレクターＳＥＬは、符号の比較結果が同符号である場合、一時レジスター４５に記憶されたクロック数Ｃｆｉｎｅ’を選択し、符号の比較結果が異符号である場合、出力レジスター４６に記憶されたクロック数Ｃｆｉｎｅを選択する。加算器ＡＤＤ１は、セレクターＳＥＬが出力するクロック数ＱＳＥＬと位相比較信号ＱＦとを加算し、その結果をクロック数Ｃｆｉｎｅとして出力レジスター４６に出力する。

符号の比較結果が同符号であるとき、Ｃｆｉｎｅは真値から離れている。この場合には、セレクターＳＥＬがＣｆｉｎｅ’を選択するので、Ｃｆｉｎｅがディザー値ＱＤＩＴ及び符号Ｓ［ＱＦ］により更新される。これにより、Ｃｆｉｎｅが真値に達するまでの時間が短縮される。符号の比較結果が異符号であるとき、Ｃｆｉｎｅは真値に近い。この場合には、セレクターＳＥＬがＣｆｉｎｅを選択するので、ＣｆｉｎｅがＳ［ＱＦ］により更新される。図１３に示すように、Ｃｆｉｎｅが真値に近づいた後、Ｃｆｉｎｅが±１しか変化しないので、ディザー値ＱＤＩＴによるノイズが発生しなくなる。

４．第３構成例
図１４は、回路装置１００の第３構成例の動作を説明する波形例である。なお、第３構成例において、回路装置１００は図２の第１構成例と同様な構成である。但し、信号生成回路２０は、第３ｃｏａｒｓｅ判定用信号である判定用信号ＰＣＣと、第４ｃｏａｒｓｅ判定用信号である判定用信号ＰＣＤと、を更に生成する。また位相比較回路３０は、第４位相比較信号である位相比較信号ＱＣＣと、第５位相比較信号である位相比較信号ＱＣＤと、を更に出力する。以下、主に第１構成例と異なる部分について説明する。

図１４に示すように、判定用信号ＰＣＣは、判定用信号ＰＣＡより前のクロック信号ＣＫ２の遷移タイミングで遷移する。判定用信号ＰＣＤは、判定用信号ＰＣＢより後のクロック信号ＣＫ２の遷移タイミングで遷移する。具体的には、信号生成回路２０は、同期タイミングＴＭＣからクロック信号ＣＫ２のクロック数Ｃｆｉｎｅ＋Ｃｃｏａｒｓｅ−２における遷移タイミングで判定用信号ＰＣＣを遷移させ、同期タイミングＴＭＣからクロック信号ＣＫ２のクロック数Ｃｆｉｎｅ＋Ｃｃｏａｒｓｅ＋２における遷移タイミングで判定用信号ＰＣＤを遷移させる。

位相比較回路３０は、第２信号ＳＴＰと判定用信号ＰＣＣとを位相比較することで位相比較信号ＱＣＣを出力し、第２信号ＳＴＰと判定用信号ＰＣＤとを位相比較することで位相比較信号ＱＣＤを出力する。具体的には、位相比較回路３０は、判定用信号ＰＣＣ、ＰＣＤの遷移タイミングより前に第２信号ＳＴＰが遷移したとき、判定用信号ＰＣＣ、ＰＣＤの遷移タイミングで位相比較信号ＱＣＣ、ＱＣＤを遷移させる。図１４では、位相比較信号ＱＦ、ＱＣＢ、ＱＣＤは、判定用信号ＰＦ、ＰＣＢ、ＰＣＤの遷移タイミングでローレベルからハイレベルに遷移する。位相比較信号ＱＣＣ、ＱＣＡはローレベルのまま遷移しない。

第３構成例では、処理回路４０は、位相比較信号ＱＣＡ〜ＱＣＤに基づいてクロック数Ｃｃｏａｒｓｅの変化ステップを可変に制御し、その変化ステップでクロック数Ｃｃｏａｒｓｅを更新する。これにより、ｃｏａｒｓｅ判定においてデジタル値Ｃｏｕｔが真値に近づく速度を更に向上できる。この点について図１５、図１６を用いて説明する。

図１５は、ノーマルモードにおけるステート遷移図である。なお、図１５にはステートＳ７のターボモードが記載されているが、ノーマルモードとは、回路装置１００のステートがＳ１〜Ｓ６であるときの動作モードである。

処理回路４０は、回路装置１００の電源が投入されるとステートＳ１からステートＳ２に遷移する。ステートＳ２において、位相比較回路３０は、第２信号ＳＴＰと判定用信号ＰＣＡ〜ＰＣＤの遷移タイミングを比較する。以下、比較結果をＬＨＨＨのように記載する。ＬＨＨＨは、左から位相比較信号ＱＣＣ、ＱＣＡ、ＱＣＢ、ＱＣＤの論理レベルを意味する。

「２ｖｓ２」は、比較結果がＬＬＨＨであることを意味する。このとき、処理回路４０はステートＳ３に遷移し、第２信号ＳＴＰと判定用信号ＰＦの遷移タイミングを比較する。処理回路４０はステートＳ４に遷移し、クロック数Ｃｆｉｎｅを更新する。処理回路４０は、ＱＦ＝ＬのときＣｆｉｎｅ＋１を新たなＣｆｉｎｅとし、ＱＦ＝ＨのときＣｆｉｎｅ−１を新たなＣｆｉｎｅとする。

ステートＳ２において「１ｖｓ３」は、比較結果がＬＬＬＨ又はＬＨＨＨであることを意味する。このとき、処理回路４０はステートＳ５に遷移し、クロック数Ｃｃｏａｒｓｅを更新する。処理回路４０は、比較結果がＬＬＬＨのときＣｃｏａｒｓｅ＋１を新たなＣｃｏａｒｓｅとし、比較結果がＬＨＨＨのときＣｃｏａｒｓｅ−１を新たなＣｃｏａｒｓｅとする。

ステートＳ２において「０ｖｓ４」は、比較結果がＬＬＬＬ又はＨＨＨＨであることを意味する。このとき、処理回路４０はステートＳ６に遷移し、クロック数Ｃｃｏａｒｓｅを更新する。処理回路４０は、比較結果がＬＬＬＬのときＣｃｏａｒｓｅ＋２を新たなＣｃｏａｒｓｅとし、比較結果がＨＨＨＨのときＣｃｏａｒｓｅ−２を新たなＣｃｏａｒｓｅとする。

以上のように、処理回路４０は、比較結果が「１ｖｓ３」か「０ｖｓ４」かに応じて、Ｃｃｏａｒｓｅの変化ステップを１又は２に可変に制御する。比較結果が「０ｖｓ４」になるのはＣｃｏａｒｓｅが真値から離れている場合なので、変化ステップを２にすることでＣｃｏａｒｓｅをより高速に真値に近づけることができる。

ステートＳ２において、比較結果が所定回数だけ連続して「０ｖｓ４」となったとき、処理回路４０はステートＳ７のターボモードに遷移する。

図１６は、ターボモードにおけるステート遷移図である。ステートＳ１２、Ｓ１３、Ｓ１５は図１５のステートＳ２、Ｓ３、Ｓ５と同様なので、説明を省略する。

ステートＳ１２において、比較結果が「０ｖｓ４」のとき処理回路４０はステートＳ２６において変化ステップｘを決定し、その変化ステップｘを用いてステートＳ１６においてＣｃｏａｒｓｅを更新する。ステートＳ２６において、処理回路４０は、ｘレジスターに記憶された変化ステップｘを位相比較信号ＱＣＡ〜ＱＣＤに基づいて更新する。具体的には、前回の計測期間における比較結果と現在の計測期間における比較結果がＬＬＬＬで変化しない、又はＨＨＨＨで変化しないとき、処理回路４０は、変化ステップｘを２倍する。前回の計測期間における比較結果と現在の計測期間における比較結果がＬＬＬＬからＨＨＨＨに変化した、又はＨＨＨＨからＬＬＬＬに変化したとき、処理回路４０は、変化ステップｘを１／２倍する。

このようにすれば、Ｃｃｏａｒｓｅが真値から離れているときには変化ステップｘが２倍されていくので、変化ステップｘが大きくなり、Ｃｃｏａｒｓｅの変化を加速できる。一方、Ｃｃｏａｒｓｅが真値に近づくと変化ステップｘが１／２倍されるので、変化ステップｘが小さくなり、Ｃｃｏａｒｓｅが真値に収束する。

ｆｉｎｅ判定においても、上記のＣｃｏａｒｓｅ判定と同様に変化ステップｙを変化させる。即ち、処理回路４０はステートＳ２４において変化ステップｙを決定し、その変化ステップｙを用いてステートＳ１４においてＣｆｉｎｅを更新する。ステートＳ２４において、処理回路４０は、ｙレジスターに記憶された変化ステップｙを位相比較信号ＱＦに基づいて更新する。具体的には、前回の計測期間における比較結果と現在の計測期間における比較結果がＬで変化しない、又はＨで変化しないとき、処理回路４０は、変化ステップｙを２倍する。前回の計測期間における比較結果と現在の計測期間における比較結果がＬからＨに変化した、又はＨからＬに変化したとき、処理回路４０は、変化ステップｙを１／２倍する。

図１７に、Ｃｆｉｎｅの変化ステップを１に固定した場合における波形例を示す。真値である時間差ＴＤＦの変化に対して、デジタル値Ｃｏｕｔの応答が遅いため、デジタル値Ｃｏｕｔが真値に追従できていない。図１８に、本実施形態のターボモードを用いた場合における波形例を示す。時間差ＴＤＦの変化に対して、デジタル値Ｃｏｕｔの応答が高速化されため、真値に対する追従性が向上している。具体的には、Ｃｆｉｎｅが真値から離れているときには変化ステップｙが２倍されていくので、変化ステップｙが大きくなり、Ｃｆｉｎｅの変化を加速できる。一方、Ｃｆｉｎｅが真値に近づくと変化ステップｙが１／２倍されるので、変化ステップｙが小さくなり、Ｃｆｉｎｅが真値に収束する。

５．物理量測定装置、電子機器、移動体
図１９に、回路装置１００を含む物理量測定装置４００の構成例を示す。物理量測定装置４００は、例えばタイムオブフライトの方式で対象物との距離を物理量として測定する測距装置に利用できる。或いは、物理量測定装置４００は、音波を対象物に送信し、その反射波を受信することで対象物との距離を物理量として測定する超音波診断装置に利用できる。これらの例では、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差ＴＤＦは、対象物との距離を表す。なお、物理量測定装置４００により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

図１９に示すように、物理量測定装置４００は、回路装置１００と、クロック信号ＣＫ１を生成するための振動子ＸＴＡＬ１と、クロック信号ＣＫ２を生成するための振動子ＸＴＡＬ２と、を含む。また物理量測定装置４００は、回路装置１００及び振動子ＸＴＡＬ１、ＸＴＡＬ２が収容されるパッケージ４１０を含むことができる。パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子が設けられている。ベース部４１２とリッド部４１４により形成される内部空間に、回路装置１００、振動子ＸＴＡＬ１、ＸＴＡＬ２が収容される。そしてリッド部４１４により密閉することで、回路装置１００、振動子ＸＴＡＬ１、ＸＴＡＬ２がパッケージ４１０内に気密に封止される。回路装置１００と振動子ＸＴＡＬ１、ＸＴＡＬ２は、パッケージ４１０内に実装される。そして振動子ＸＴＡＬ１、ＸＴＡＬ２の端子と、回路装置１００の端子は、パッケージ４１０の内部配線により電気的に接続される。

なお図１９では、回路装置１００が図８の発振回路１１、１２を含む場合を例に図示したが、回路装置１００が図７の発振回路１３とフラクショナルＮＰＬＬ回路１４を含んでもよい。この場合、物理量測定装置４００は、１つの振動子ＸＴＡＬを含めばよい。

図２０に、回路装置１００を含む電子機器５００の構成例を示す。電子機器５００は、例えば距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、或いは生体情報を測定する生体情報測定機器、或いは車載機器、或いはロボットなどである。生体情報測定機器は例えば超音波測定装置等である。車載機器は自動運転用の機器等である。

図２０に示すように、電子機器５００は、回路装置１００と、回路装置１００からの出力信号に基づく処理を行う処理装置５２０と、を含む。出力信号は、例えば時間差の測定結果であるデジタル値であってもよいし、或いは、時間差から求められた時間以外の物理量であってもよい。具体的には、電子機器５００は、回路装置１００を有する物理量測定装置４００を含み、処理装置５２０は、物理量測定装置４００が測定した物理量に基づく処理を行う。また電子機器５００は、通信インターフェース５１０と、操作インターフェース５３０と、表示部５４０と、メモリー５５０とを含むことができる。なお電子機器５００は図２０の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

通信インターフェース５１０は、外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図２１に、回路装置１００を含む移動体の例を示す。移動体は、回路装置１００と、回路装置１００からの出力信号に基づく処理を行う処理装置２２０と、を含む。出力信号は、例えば時間差の測定結果であるデジタル値であってもよいし、或いは、時間差から求められた時間以外の物理量であってもよい。本実施形態の回路装置１００は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図２１は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、回路装置１００が組み込まれる。具体的には、移動体である自動車２０６は、制御装置２０８を含む。制御装置２０８は、回路装置１００を有する物理量測定装置４００と、物理量測定装置４００が測定した物理量に基づく処理を行う処理装置２２０と、を含む。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお回路装置１００が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。

以上に説明した本実施形態の回路装置は、クロック生成回路と信号生成回路と位相比較回路と処理回路とを含む。クロック生成回路は、第１クロック信号と、第１クロック信号とは周波数が異なる第２クロック信号とを生成する。信号生成回路は、第１クロック信号の遷移タイミングで遷移する第１信号と、第２クロック信号の遷移タイミングで遷移するｆｉｎｅ判定用信号と、ｆｉｎｅ判定用信号より前の第２クロック信号の遷移タイミングで遷移する第１ｃｏａｒｓｅ判定用信号と、ｆｉｎｅ判定用信号より後の第２クロック信号の遷移タイミングで遷移する第２ｃｏａｒｓｅ判定用信号と、を生成する。位相比較回路は、第１信号に基づいて遷移する第２信号とｆｉｎｅ判定用信号とを位相比較することで第１位相比較信号を出力し、第２信号と第１ｃｏａｒｓｅ判定用信号とを位相比較することで第２位相比較信号を出力し、第２信号と第２ｃｏａｒｓｅ判定用信号とを位相比較することで第３位相比較信号を出力する。処理回路は、第１〜第３位相比較信号に基づいて、第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングとを設定し、設定結果に基づいて第１信号と第２信号の時間差をデジタル値に変換する。

本実施形態によれば、信号生成回路が第１ｃｏａｒｓｅ判定用信号と第２ｃｏａｒｓｅ判定用信号を生成する。位相比較回路が第２信号と第１ｃｏａｒｓｅ判定用信号の遷移タイミングを比較し、第２信号と第２ｃｏａｒｓｅ判定用信号の遷移タイミングを比較する。この比較結果に基づいて、処理回路が第１信号と第２信号の時間差をデジタル値に変換する。第１、第２ｃｏａｒｓｅ判定用信号は、ｆｉｎｅ判定用信号の前後に設けられた信号なので、位相比較回路は、第２信号とｆｉｎｅ判定用信号の遷移タイミングが１クロック以上離れているか否かを判定できる。これにより、処理回路がデジタル値をＮずつ更新でき、従来のような１ずつデジタル値を更新する場合に比べて計測期間が短縮される。これにより、計測期間の増加を抑えつつ、ダイナミックレンジの拡大又は高分解能化を行うことが可能となる。なお、Ｎは、第１クロック信号と第２クロック信号の同期タイミング間における第１クロック信号のクロック数である。

また本実施形態では、信号生成回路は、第２位相比較信号と第３位相比較信号が異なる信号レベルであるとき、第１位相比較信号に基づいて第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングとを変化させてもよい。信号生成回路は、第２位相比較信号と第３位相比較信号が同じ信号レベルであるとき、ｆｉｎｅ判定用信号の遷移タイミングを変化させてもよい。

第２位相比較信号と第３位相比較信号が異なる信号レベルであるとき、第２信号とｆｉｎｅ判定用信号の遷移タイミングの差は１クロックより小さい。このため、信号生成回路が、第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングとを変化させることで、ｆｉｎｅ判定用信号と第２信号の遷移タイミングを、クロック周期より小さい時間間隔だけ近づけることができる。また、第２位相比較信号と第３位相比較信号が同じ信号レベルであるとき、第２信号とｆｉｎｅ判定用信号の遷移タイミングは１クロック以上離れている。このため、信号生成回路が、ｆｉｎｅ判定用信号の遷移タイミングを変化させることで、ｆｉｎｅ判定用信号と第２信号の遷移タイミングを１クロック以上の時間間隔だけ近づけることができる。

また本実施形態では、信号生成回路は、第２位相比較信号と第３位相比較信号が異なる信号レベルであるとき、第１信号を遷移させる第１クロック信号の遷移タイミングと、ｆｉｎｅ判定用信号を遷移させる第２クロック信号の遷移タイミングとを、同じクロック数だけ変化させてもよい。信号生成回路は、第２位相比較信号と第３位相比較信号が同じ信号レベルであるとき、第１信号を遷移させる第１クロック信号の遷移タイミングと、ｆｉｎｅ判定用信号を遷移させる第２クロック信号の遷移タイミングとを、異なるクロック数だけ変化させてもよい。

このようにすれば、第２信号とｆｉｎｅ判定用信号の遷移タイミングの差が１クロックより小さいとき、信号生成回路が、第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングとを同じクロック数だけ変化させることで、ｆｉｎｅ判定用信号と第２信号の遷移タイミングをΔｔの整数倍だけ近づけることができる。Δｔは、第１クロック信号と第２クロック信号の周期差である。整数倍は１倍以上である。また、第２信号とｆｉｎｅ判定用信号の遷移タイミングが１クロック以上離れているとき、第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングとを同じクロック数だけ変化させることで、ｆｉｎｅ判定用信号と第２信号の遷移タイミングを１クロック以上の時間間隔だけ近づけることができる。

また本実施形態では、回路装置は、第１クロック数と第２クロック数を記憶するレジスターを含んでもよい。信号生成回路は、第１クロック信号と第２クロック信号の位相が同期する同期タイミングから、第１クロック信号の第１クロック数における遷移タイミングで第１信号を遷移させてもよい。信号生成回路は、同期タイミングから、第２クロック信号の第１クロック数と第２クロック数を加算したクロック数における遷移タイミングでｆｉｎｅ判定用信号を遷移させてもよい。処理回路は、レジスターに記憶される第１クロック数と第２クロック数を、第１〜第３位相比較信号に基づいて更新してもよい。

このようにすれば、第１クロック数と第２クロック数を用いて、第１信号と第２信号の時間差を表現できる。即ち、処理回路が、レジスターに記憶される第１クロック数と第２クロック数を、第１〜第３位相比較信号に基づいて更新していくことで、第２信号とｆｉｎｅ判定用信号の遷移タイミングとが一致する。このとき、第１信号と第２信号の時間差は、第１クロック数×Δｔ＋第２クロック数×Ｎ×Δｔと計測される。

また本実施形態では、第２位相比較信号と第３位相比較信号が異なる信号レベルであるとき、処理回路は、第１位相比較信号に基づいて第１クロック数を更新すると共に第２クロック数を維持し、信号生成回路は、処理回路が更新した第１クロック数及び維持した第２クロック数に基づいて、第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングとを変化させてもよい。第２位相比較信号と第３位相比較信号が異なる信号レベルであるとき、処理回路は、第１クロック数を維持すると共に第２クロック数を更新し、信号生成回路は、処理回路が維持した第１クロック数及び更新した第２クロック数に基づいて、第１信号の遷移タイミングを変化させずにｆｉｎｅ判定用信号の遷移タイミングを変化させてもよい。

上述したように、第１信号の遷移タイミングは第１クロック数で決まり、ｆｉｎｅ判定用信号の遷移タイミングは第１クロック数及び第２クロック数で決まる。このため、処理回路が第１クロック数を更新することで、第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングが同じクロック数だけ変化する。また、処理回路が第２クロック数を更新することで、第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングが異なるクロック数だけ変化する。具体的には、第１信号の遷移タイミングが変化せず、ｆｉｎｅ判定用信号の遷移タイミングが変化する。

また本実施形態では、処理回路は、第１クロック数と第２クロック数に基づいてデジタル値を求めてもよい。

上記のように、第１信号と第２信号の時間差は、第１クロック数×Δｔ＋第２クロック数×Ｎ×Δｔである。即ち、処理回路が求めるデジタル値は、第１クロック数＋第２クロック数×Ｎとなる。

また本実施形態では、処理回路は、ディザー値を出力するディザー回路を含んでもよい。処理回路は、第１クロック数にディザー値を加算することで第１クロック数を更新してもよい。

このようにすれば、第１クロック数がディザー値により更新されるので、第１クロック数が１ずつ更新される場合に比べて計測時間が短縮される。

また本実施形態では、信号生成回路は、第１ｃｏａｒｓｅ判定用信号より前の第２クロック信号の遷移タイミングで遷移する第３ｃｏａｒｓｅ判定用信号と、第２ｃｏａｒｓｅ判定用信号より後の第２クロック信号の遷移タイミングで遷移する第４ｃｏａｒｓｅ判定用信号と、を生成してもよい。位相比較回路は、第２信号と第３ｃｏａｒｓｅ判定用信号とを位相比較することで第４位相比較信号を出力し、第２信号と第４ｃｏａｒｓｅ判定用信号とを位相比較することで第５位相比較信号を出力してもよい。処理回路は、第１〜第５位相比較信号に基づいて、第１信号の遷移タイミングとｆｉｎｅ判定用信号の遷移タイミングとを設定し、設定結果に基づいて第１信号と第２信号の時間差をデジタル値に変換してもよい。

第３、第４ｃｏａｒｓｅ判定用信号は、第１、第２ｃｏａｒｓｅ判定用信号の前後に設けられた信号なので、位相比較回路は、第２信号とｆｉｎｅ判定用信号の遷移タイミングが２クロック以上離れているか否かを判定できる。これにより、処理回路は、第２信号とｆｉｎｅ判定用信号の遷移タイミングが１クロック離れているか、２クロック以上離れているかを判断できる。例えば以下のように、処理回路は、判断結果に基づいて第２クロック数の変化ステップを可変に制御できる。

また本実施形態では、処理回路は、第２〜第５位相比較信号に基づいて第２クロック数の変化ステップを可変に制御し、第２クロック数を変化ステップだけ変化させることで第２クロック数を更新してもよい。

上述したように、処理回路は、第２〜第５位相比較信号に基づいて、第２信号とｆｉｎｅ判定用信号の遷移タイミングが１クロック離れているか、２クロック以上離れているかを判断でき、その判断結果に基づいて第２クロック数の変化ステップを可変に制御できる。これにより、処理回路は、第２信号とｆｉｎｅ判定用信号の遷移タイミングが遠い場合には変化ステップを大きくし、第２信号とｆｉｎｅ判定用信号の遷移タイミングが近い場合には変化ステップを小さくできる。これにより、計測時間が更に短縮される。

また本実施形態では、クロック生成回路は、振動子を発振させることで第２クロック信号を生成する発振回路と、第２クロック信号に基づいて第１クロック信号を生成するフラクショナルＮＰＬＬ回路と、を有してもよい。

このようにすれば、フラクショナルＮＰＬＬ回路が第２クロック信号に基づいて第１クロック信号を生成することで、互いに周波数が異なる第１クロック信号と第２クロック信号が生成される。

また本実施形態では、クロック生成回路は、第１振動子を発振させることで第１クロック信号を生成する第１発振回路と、第２振動子を発振させることで第２クロック信号を生成する第２発振回路と、を有してもよい。

このようにすれば、第１発振回路が第１振動子を発振させることで第１クロック信号を生成し、第２発振回路が第２振動子を発振させることで第２クロック信号を生成することで、互いに周波数が異なる第１クロック信号と第２クロック信号が生成される。

また本実施形態の物理量測定装置は、上記に記載の回路装置と、振動子と、を含む。

また本実施形態の物理量測定装置は、上記に記載の回路装置と、第１振動子と、第２振動子と、を含んでもよい。

また本実施形態の電子機器は、上記のいずれかに記載の回路装置と、回路装置からの出力信号に基づく処理を行う処理装置と、を含む。

また本実施形態の移動体は、上記のいずれかに記載の回路装置と、回路装置からの出力信号に基づく処理を行う処理装置と、を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、物理量測定装置、電子機器及び移動体等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…クロック生成回路、１１，１２，１３…発振回路、１４…フラクショナルＮＰＬＬ回路、２０…信号生成回路、２１，２２，２３，２６…ラッチ回路、２７…クロック位相比較回路、２８…パルスタイミング信号生成回路、３０…位相比較回路、３１，３２，３３…ラッチ回路、４０…処理回路、４１…レジスター、４２…演算回路、４３…第１演算回路、４４…第２演算回路、４５…一時レジスター、４６…出力レジスター、１００…回路装置、２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、２２０…処理装置、４００…物理量測定装置、４１０…パッケージ、４１２…ベース部、４１４…リッド部、５００…電子機器、５１０…通信インターフェース、５２０…処理装置、５３０…操作インターフェース、５４０…表示部、５５０…メモリー、ＡＤＤ１，ＡＤＤ２…加算器、ＣＣＴ…カウント値、ＣＩＮ…クロック数、ＣＫ１，ＣＫ２…クロック信号、Ｃｃｏａｒｓｅ，Ｃｆｉｎｅ…クロック数、Ｃｏｕｔ…デジタル値、ＤＩＴ…ディザー回路、ＭＵＬ…乗算器、ＮＰＬＬ…フラクショナル、ＰＣＡ，ＰＣＢ，ＰＣＣ，ＰＣＤ，ＰＦ…判定用信号、ＱＣＡ，ＱＣＢ，ＱＣＣ，ＱＣＤ…位相比較信号、ＱＤＩＴ…ディザー値、ＱＦ…位相比較信号、ＳＴＡ…第１信号、ＳＴＰ…第２信号、ＴＤＦ…時間差、ｘ，ｙ…変化ステップ

Claims (15)

1. 第１クロック信号と、前記第１クロック信号とは周波数が異なる第２クロック信号とを生成するクロック生成回路と、
   前記第１クロック信号の遷移タイミングで遷移する第１信号と、前記第２クロック信号の遷移タイミングで遷移するｆｉｎｅ判定用信号と、前記ｆｉｎｅ判定用信号より前の前記第２クロック信号の遷移タイミングで遷移する第１ｃｏａｒｓｅ判定用信号と、前記ｆｉｎｅ判定用信号より後の前記第２クロック信号の遷移タイミングで遷移する第２ｃｏａｒｓｅ判定用信号と、を生成する信号生成回路と、
   前記第１信号に基づいて遷移する第２信号と前記ｆｉｎｅ判定用信号とを位相比較することで第１位相比較信号を出力し、前記第２信号と前記第１ｃｏａｒｓｅ判定用信号とを位相比較することで第２位相比較信号を出力し、前記第２信号と前記第２ｃｏａｒｓｅ判定用信号とを位相比較することで第３位相比較信号を出力する位相比較回路と、
   前記第１位相比較信号、前記第２位相比較信号及び前記第３位相比較信号に基づいて、前記第１信号の遷移タイミングと前記ｆｉｎｅ判定用信号の遷移タイミングとを設定し、設定結果に基づいて前記第１信号と前記第２信号の時間差をデジタル値に変換する処理回路と、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記信号生成回路は、前記第２位相比較信号と前記第３位相比較信号が異なる信号レベルであるとき、前記第１位相比較信号に基づいて前記第１信号の遷移タイミングと前記ｆｉｎｅ判定用信号の遷移タイミングとを変化させ、前記第２位相比較信号と前記第３位相比較信号が同じ信号レベルであるとき、前記ｆｉｎｅ判定用信号の遷移タイミングを変化させることを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記信号生成回路は、前記第２位相比較信号と前記第３位相比較信号が異なる信号レベルであるとき、前記第１信号を遷移させる前記第１クロック信号の遷移タイミングと、前記ｆｉｎｅ判定用信号を遷移させる前記第２クロック信号の遷移タイミングとを、同じクロック数だけ変化させ、前記第２位相比較信号と前記第３位相比較信号が同じ信号レベルであるとき、前記第１信号を遷移させる前記第１クロック信号の遷移タイミングと、前記ｆｉｎｅ判定用信号を遷移させる前記第２クロック信号の遷移タイミングとを、異なるクロック数だけ変化させることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   第１クロック数と第２クロック数を記憶するレジスターを含み、
   前記信号生成回路は、前記第１クロック信号と前記第２クロック信号の位相が同期する同期タイミングから、前記第１クロック信号の前記第１クロック数における遷移タイミングで前記第１信号を遷移させ、前記同期タイミングから、前記第２クロック信号の前記第１クロック数と前記第２クロック数を加算したクロック数における遷移タイミングで前記ｆｉｎｅ判定用信号を遷移させ、
   前記処理回路は、前記レジスターに記憶される前記第１クロック数と前記第２クロック数を、前記第１位相比較信号、前記第２位相比較信号及び前記第３位相比較信号に基づいて更新することを特徴とする回路装置。
5. 請求項４に記載の回路装置において、
   前記第２位相比較信号と前記第３位相比較信号が異なる信号レベルであるとき、前記処理回路は、前記第１位相比較信号に基づいて前記第１クロック数を更新すると共に前記第２クロック数を維持し、前記信号生成回路は、前記処理回路が更新した前記第１クロック数及び維持した前記第２クロック数に基づいて、前記第１信号の遷移タイミングと前記ｆｉｎｅ判定用信号の遷移タイミングとを変化させ、
   前記第２位相比較信号と前記第３位相比較信号が異なる信号レベルであるとき、前記処理回路は、前記第１クロック数を維持すると共に前記第２クロック数を更新し、前記信号生成回路は、前記処理回路が維持した前記第１クロック数及び更新した前記第２クロック数に基づいて、前記第１信号の遷移タイミングを変化させずに前記ｆｉｎｅ判定用信号の遷移タイミングを変化させることを特徴とする回路装置。
6. 請求項４又は５に記載の回路装置において、
   前記処理回路は、前記第１クロック数と前記第２クロック数に基づいて前記デジタル値を求めることを特徴とする回路装置。
7. 請求項４乃至６のいずれか一項に記載の回路装置において、
   前記処理回路は、ディザー値を出力するディザー回路を含み、前記第１クロック数に前記ディザー値を加算することで前記第１クロック数を更新することを特徴とする回路装置。
8. 請求項４乃至６のいずれか一項に記載の回路装置において、
   前記信号生成回路は、前記第１ｃｏａｒｓｅ判定用信号より前の前記第２クロック信号の遷移タイミングで遷移する第３ｃｏａｒｓｅ判定用信号と、前記第２ｃｏａｒｓｅ判定用信号より後の前記第２クロック信号の遷移タイミングで遷移する第４ｃｏａｒｓｅ判定用信号と、を生成し、
   前記位相比較回路は、前記第２信号と前記第３ｃｏａｒｓｅ判定用信号とを位相比較することで第４位相比較信号を出力し、前記第２信号と前記第４ｃｏａｒｓｅ判定用信号とを位相比較することで第５位相比較信号を出力し、
   前記処理回路は、前記第１位相比較信号、前記第２位相比較信号、前記第３位相比較信号、前記位相比較信号及び前記第５位相比較信号に基づいて、前記第１信号の遷移タイミングと前記ｆｉｎｅ判定用信号の遷移タイミングとを設定し、前記第１信号の遷移タイミングと前記ｆｉｎｅ判定用信号の遷移タイミングとの設定結果に基づいて前記第１信号と前記第２信号の前記時間差を前記デジタル値に変換することを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記処理回路は、前記第２位相比較信号、前記第３位相比較信号、前記第４位相比較信号及び前記第５位相比較信号に基づいて前記第２クロック数の変化ステップを可変に制御し、前記第２クロック数を前記変化ステップだけ変化させることで前記第２クロック数を更新することを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記クロック生成回路は、
    振動子を発振させることで前記第２クロック信号を生成する発振回路と、
    前記第２クロック信号に基づいて前記第１クロック信号を生成するフラクショナルＮＰＬＬ回路と、
    を有することを特徴とする回路装置。
11. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記クロック生成回路は、
    第１振動子を発振させることで前記第１クロック信号を生成する第１発振回路と、
    第２振動子を発振させることで前記第２クロック信号を生成する第２発振回路と、
    を有することを特徴とする回路装置。
12. 請求項１０に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする物理量測定装置。
13. 請求項１１に記載の回路装置と、
    前記第１振動子と、
    前記第２振動子と、
    を含むことを特徴とする物理量測定装置。
14. 請求項１乃至１１のいずれか一項に記載の回路装置と、
    前記回路装置からの出力信号に基づく処理を行う処理装置と、
    を含むことを特徴とする電子機器。
15. 請求項１乃至１１のいずれか一項に記載の回路装置と、
    前記回路装置からの出力信号に基づく処理を行う処理装置と、
    を含むことを特徴とする移動体。

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