JP5799536B2

JP5799536B2 - フラクショナルｐｌｌ回路

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Publication number: JP5799536B2
Application number: JP2011059148A
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Inventors: 渡部　由司; 由司渡部; 管野　透; 透管野
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Description

本発明は、有理数の分周比を有するフラクショナルＰＬＬ（Phase Locked Loop）回路に関する。

ＰＬＬ回路の技術分野において、有理数の分周比を有するフラクショナルＰＬＬ回路が知られている（例えば特許文献１）。

図１２は、従来技術のフラクショナルＰＬＬ回路の構成を示すブロック図である。位相周波数比較器１には、基準クロック発生器（図示せず）によって発生された基準クロックとなる入力クロック信号ｃｏｍｐ＿ｃｋと、帰還信号ｆｂ＿ｃｋとが入力され、位相周波数比較器１は、入力された２つの信号の間の位相差を検出してチャージポンプ２に出力する。チャージポンプ２は、位相差に応じて増減したチャージポンプ電圧をループフィルタ３に出力し、ループフィルタ３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（ＶＣＯ）４に出力する。電圧制御発振器４は、制御電圧に応じた周波数及び位相を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する。出力クロック信号ｖｃｏ＿ｃｋは分周器８によって分周されて、帰還信号ｆｂ＿ｃｋとして位相周波数比較器１に入力される。分周器８の分周比は、入力クロック信号ｃｏｍｐ＿ｃｋをカウントするアキュムレータ９のカウント値に従って、所定整数ＮとＮ＋１との間で周期的に切り換えられる。フラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。さらに、分周器８の分周比を切り換えることにより、平均的にはＮとＮ＋１との間の小数である分周比を実現する。

分周器８の分周比を変化させるフラクショナルＰＬＬ回路では、分周比を変化させたときに位相周波数比較器１において位相の不一致が発生する。この位相の不一致に起因して電圧制御発振器の出力クロック信号ｖｃｏ＿ｃｋにスプリアスが混入し、出力クロック信号ｖｃｏ＿ｃｋのジッタ特性が劣化してしまう。

また、従来技術のフラクショナルＰＬＬ回路では、逓倍設定の分解能を上げるためには分周器８の分周比Ｎを大きくする必要があるので、位相周波数比較器１に入力される信号の周波数を高くすることができない。そのため、フラクショナルＰＬＬ回路のループ帯域を広くすることもできないので、電圧制御発振器４の位相雑音が増え、ジッタ特性が劣化してしまう。

本発明の目的は、以上の課題を解決し、分周器の分周比を変化させることを動作原理とせず、出力クロック信号のジッタを低減することができる新規なフラクショナルＰＬＬ回路を提供することにある。

本発明の態様に係るフラクショナルＰＬＬ回路によれば、
基準となる入力クロック信号と帰還信号との位相差を検出し、上記位相差に応じた制御電圧を出力する位相比較手段と、
上記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、
出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、上記移相クロック信号を上記帰還信号として上記位相比較手段に送る位相選択手段と、
上記移相クロック信号の周期を上記出力クロック信号の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記決定された位相を選択するように上記位相選択手段を制御する位相制御手段とを備えたことを特徴とする。

上記フラクショナルＰＬＬ回路は、上記移相クロック信号を分周して、上記分周された移相クロック信号を上記帰還信号として上記位相比較手段に送る分周器をさらに備えたことを特徴とする。

上記フラクショナルＰＬＬ回路において、上記位相制御手段は、上記移相クロック信号の周期を上記出力クロック信号の所定クロック数分の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定することを特徴とする。

本発明のフラクショナルＰＬＬ回路によれば、動作時において分周器の分周比は固定値であり、移相クロック信号及び帰還信号の周波数も一定であるので、従来技術のように分周器の分周比を変化させたときに生じる位相周波数比較器における位相の不一致を解消し、この位相の不一致に起因する出力クロック信号のスプリアスを防止し、出力クロック信号のジッタを低減することができる。また、本発明のフラクショナルＰＬＬ回路によれば、位相選択回路の分解能を向上させることにより分周器の分周比を小さくすることができ、この結果、フラクショナルＰＬＬ回路のループ帯域を増大させ、出力クロック信号のジッタを低減することができる。

また、位相選択回路が出力クロック信号を分周することにより、フラクショナルＰＬＬ回路の分解能を向上させることができる。

このように、本発明によれば、分周器の分周比を変化させることを動作原理としない、新規なフラクショナルＰＬＬ回路を提供することができる。

本発明の第１の実施形態に係るフラクショナルＰＬＬ回路の構成を示すブロック図である。図１の位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。図１の位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。図１の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。図４の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。図１の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の、図１の位相選択回路６による位相シフトを示すタイミングチャートである。図６の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。本発明の第２の実施形態に係るフラクショナルＰＬＬ回路の位相選択回路による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。図８の位相シフトを行う際に位相選択回路によって選択される位相を示すグラフである。本発明の第２の実施形態に係るフラクショナルＰＬＬ回路の位相選択回路による位相シフトであって、移相量Δｐｈが負である場合の位相シフトを示すタイミングチャートである。図１０の位相シフトを行う際に位相選択回路によって選択される位相を示すグラフである。従来技術のフラクショナルＰＬＬ回路の構成を示すブロック図である。

第１の実施形態．
図１は、本発明の第１の実施形態に係るフラクショナルＰＬＬ回路の構成を示すブロック図である。位相周波数比較器１、チャージポンプ２、ループフィルタ３、及び電圧制御発振器４は、図１２に示す対応する構成要素と同様である。位相周波数比較器１には、基準クロック発生器（図示せず）によって発生された基準クロックとなる入力クロック信号ｃｏｍｐ＿ｃｋと、帰還信号ｆｂ＿ｃｋとが入力され、位相周波数比較器１は、入力された２つの信号の間の位相差を検出してチャージポンプ２に出力する。チャージポンプ２は、位相差に応じて増減したチャージポンプ電圧をループフィルタ３に出力し、ループフィルタ３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（ＶＣＯ）４に出力する。電圧制御発振器４は、制御電圧に応じた周波数及び位相を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する。電圧制御発振器４から位相周波数比較器１への帰還回路には、位相コントローラ５の制御下で動作する位相選択回路６と、固定された整数の分周比を有する分周器７とが設けられる。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの立ち上がりエッジの位相を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。詳しくは、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量Δｐｈ（上記等分された位相の整数倍）で変化させた長さにするように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相を選択するように位相選択回路６を制御する。分周器７は移相クロック信号ｐｉ＿ｏｕｔを分周して、帰還信号ｆｂ＿ｃｋとして位相周波数比較器１に入力する。

本実施形態のフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。さらに、本実施形態のフラクショナルＰＬＬ回路は、位相選択回路６により出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成することにより、分周器７の分周比を変化させることを動作原理とせず、有理数の分周比を実現することができる。分周器７の分周比が１であり、移相量Δｐｈが正である場合、出力クロック信号ｖｃｏ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも高くなり、移相量Δｐｈが負である場合、出力クロック信号ｖｃｏ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも低くなる。分周器７の分周比が２以上である場合も同様に、出力クロック信号ｖｃｏ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数から逓倍された周波数に対して変化し、移相量Δｐｈが正である場合、出力クロック信号ｖｃｏ＿ｃｋの周波数は逓倍された周波数よりも高くなり、移相量Δｐｈが負である場合、出力クロック信号ｖｃｏ＿ｃｋの周波数は逓倍された周波数よりも低くなる。

図２及び図３は、位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。本明細書では、位相選択回路６が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相（図２及び図３において「０」〜「５１１」として示す）のいずれかを選択するものとして説明する。位相選択回路６は、任意の位相に立ち上がりエッジを挿入する位相挿入装置（phase interpolator）として機能する。

以下、図４〜図７を参照して、位相選択回路６の動作をさらに詳細に説明する。

図４は、図１の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。図４の横軸は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相を単位とする（以後の図５〜１１にわたって位相は同じ単位で表す）。図４の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈで増大される（すなわち、５１２＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量Δｐｈずつ増分して遅延される。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量Δｐｈで遅延される。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量Δｐｈの２倍で遅延される。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量Δｐｈのｎ−１倍で遅延される。

図５は、図４の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相「０」〜「５１１」のいずれかを、現在の位相として選択している。図５に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな現在の位相として選択する。なお、移相量Δｐｈで増分しても現在の位相と移相量Δｐｈとの和が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期未満である場合（すなわち、増分後の位相が「５１１」以下である場合）、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相にある。一方、移相量Δｐｈで増分すると現在の位相と移相量Δｐｈとの和が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期以上になる場合（すなわち、増分後の位相が「５１２」以上である場合）、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックではなく、さらにその次のクロックの周期内の、増分後の位相から「５１２」を減算した位相にある。後者の場合、例えば図４に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第５クロックｖｃｏ＿ｃｋ（４）ではなく、第６クロックｖｃｏ＿ｃｋ（５）の周期内にあり、出力クロック信号の第６クロックｖｃｏ＿ｃｋ（５）の立ち上がりエッジから、ｍｏｄ（４×Δｐｈ，５１２）、すなわち、４×Δｐｈを５１２で割ったときの余りで遅延される。このことを図５では白抜きの矢印で示し、出力クロック信号のクロックｖｃｏ＿ｃｋ（４）、ｖｃｏ＿ｃｋ（８）、ｖｃｏ＿ｃｋ（１２）における点線の丸印で示す位相を選択することに代えて、次のクロックの実線の白丸が選択される。

以上、図４及び図５を参照して説明したように位相を選択することにより、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、ｐｉ＿ｏｕｔ（１）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量Δｐｈで増大された長さ（すなわち５１２＋Δｐｈ）になる。

図６は、図１の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の、図１の位相選択回路６による位相シフトを示すタイミングチャートである。図６の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量｜Δｐｈ｜で減少される（すなわち、５１２−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して早くなる。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量｜Δｐｈ｜で早くされる。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍で早くされる。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍で早くされる。

図７は、図６の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。図７に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ減少させた位相を選択する。なお、移相量｜Δｐｈ｜で減少させても減少後の位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相にある。一方、移相量｜Δｐｈ｜で減少させると減少後の位相が負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックではなく現在のクロックの周期内の、減少後の位相に「５１２」を加算した位相にある。後者の場合、例えば図６に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）ではなく、第３クロックｖｃｏ＿ｃｋ（２）の周期内にあり、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから、ｍｏｄ（４×｜Δｐｈ｜，５１２）、すなわち、４×｜Δｐｈ｜を５１２で割ったときの余りで早くされる。このことを図７では白抜きの矢印で示し、出力クロック信号のクロックｖｃｏ＿ｃｋ（１）、ｖｃｏ＿ｃｋ（３）、…における点線の丸印で示す位相を選択することに代えて、前のクロックの実線の白丸が選択される。

以上、図６及び図７を参照して説明したように位相を選択することにより、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、ｐｉ＿ｏｕｔ（１）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量｜Δｐｈ｜で減少された長さ（すなわち５１２−｜Δｐｈ｜）になる。

位相コントローラ５は、図４〜図７を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。

移相クロック信号ｐｉ＿ｏｕｔの周波数をｆｐｉ＿ｏｕｔとし、出力クロック信号ｖｃｏ＿ｃｋの周波数をｆｖｃｏ＿ｃｋとするとき、次式が成り立つ。

［数１］
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）

このとき、前述したように、本実施形態のフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。従って、入力クロック信号ｃｏｍｐ＿ｃｋの周波数をｆｃｏｍｐ＿ｃｋとし、帰還信号ｆｂ＿ｃｋの周波数をｆｆｂ＿ｃｋとし、さらに簡単化のために分周器７の分周比が１であると仮定するとき、各信号の周波数の間には次式が成り立つ。

［数２］
ｆｆｂ＿ｃｋ＝ｆｐｉ＿ｏｕｔ＝ｆｃｏｍｐ＿ｃｋ
［数３］
ｆｃｏｍｐ＿ｃｋ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）
［数４］
ｆｖｃｏ＿ｃｋ＝ｆｃｏｍｐ＿ｃｋ×（１＋Δｐｈ／５１２）

本実施形態のフラクショナルＰＬＬ回路によれば、位相選択回路６の分解能を向上させることにより非常に小さな逓倍率（例えば１％以下の逓倍率）を実現することができる。説明した実施形態では、最小逓倍率は１／５１２≒０．００２＝０．２％になる。

以上説明したように、本実施形態のフラクショナルＰＬＬ回路によれば、動作時において分周器７の分周比は固定値であり、移相クロック信号ｐｉ＿ｏｕｔ及び帰還信号ｆｂ＿ｃｋの周波数も一定であるので、従来技術のように分周器の分周比を変化させたときに生じる位相周波数比較器１における位相の不一致を解消し、この位相の不一致に起因する出力クロック信号ｖｃｏ＿ｃｋのスプリアスを防止し、出力クロック信号ｖｃｏ＿ｃｋのジッタを低減することができる。また、本実施形態のフラクショナルＰＬＬ回路によれば、位相選択回路６の分解能を向上させることにより分周器７の分周比を小さくすることができ、この結果、フラクショナルＰＬＬ回路のループ帯域を増大させ、出力クロック信号ｖｃｏ＿ｃｋのジッタを低減することができる。このように、本実施形態によれば、分周器の分周比を変化させることを動作原理としない、新規なフラクショナルＰＬＬ回路を提供することができる。

第２の実施形態．
本実施形態のフラクショナルＰＬＬ回路では、第１の実施形態で説明した動作に加えて、位相選択回路６により出力クロック信号ｖｃｏ＿ｃｋの分周を行うことを特徴とする。フラクショナルＰＬＬ回路の構成は、図１に示すものと同じである。以下、位相選択回路６の分周比は２であるものと仮定する。また、説明のために、分周器７が分周比１を有する（又は分周器７が除去されている）ものと仮定する。

図８は、本発明の第２の実施形態に係るフラクショナルＰＬＬ回路の位相選択回路による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。図８の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの２クロック分の周期から移相量Δｐｈで増大される（すなわち、５１２×２＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの２クロック後の立ち上がりエッジから、移相量Δｐｈずつ増分して遅延される。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量Δｐｈで遅延される。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第５クロックｖｃｏ＿ｃｋ（４）の立ち上がりエッジから移相量Δｐｈの２倍で遅延される。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第２ｎ−１クロックｖｃｏ＿ｃｋ（２ｎ−２）の立ち上がりエッジから移相量Δｐｈのｎ−１倍で遅延される。

図９は、図８の位相シフトを行う際に位相選択回路によって選択される位相を示すグラフである。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの２周期を１０２４個に等分した位相「０」〜「１０２３」のいずれかを、現在の位相として選択している。ただし、位相選択回路６は、実質的には、図２及び図３と同様に、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相「０」〜「５１１」のいずれかを選択する。図９に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの２クロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな現在の位相として選択する。なお、移相量Δｐｈで増分しても現在の位相と移相量Δｐｈとの和が出力クロック信号ｖｃｏ＿ｃｋの２クロック分の周期未満である場合（すなわち、増分後の位相が「１０２３」以下である場合）、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの２又は３クロック後の周期内の該当する位相にある。一方、移相量Δｐｈで増分すると現在の位相と移相量Δｐｈとの和が出力クロック信号ｖｃｏ＿ｃｋの２クロック分の周期以上になる場合（すなわち、増分後の位相が「１０２４」以上である場合）、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの４又は５クロック後の周期内の、増分後の位相から「１０２４」を減算した位相にある。後者の場合、例えば図８に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第１１クロックｖｃｏ＿ｃｋ（１０）の周期内にあり、出力クロック信号の第１１クロックｖｃｏ＿ｃｋ（１０）の立ち上がりエッジから、ｍｏｄ（４×Δｐｈ，５１２×２）、すなわち、４×Δｐｈを１０２４で割ったときの余りで遅延される。

以上、図８及び図９を参照して説明したように位相を選択することにより、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、ｐｉ＿ｏｕｔ（１）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋの２クロック分の周期から移相量Δｐｈで増大された長さ（すなわち５１２×２＋Δｐｈ）になる。

図１０は、本発明の第２の実施形態に係るフラクショナルＰＬＬ回路の位相選択回路による位相シフトであって、移相量Δｐｈが負である場合の位相シフトを示すタイミングチャートである。図１０の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの２クロック分の周期から移相量Δｐｈで減少される（すなわち、５１２×２−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの２クロック後の立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して早くなる。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量｜Δｐｈ｜で早くされる。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第５クロックｖｃｏ＿ｃｋ（４）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍で早くされる。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第２ｎ−１クロックｖｃｏ＿ｃｋ（２ｎ−２）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍で早くされる。

図１１は、図１０の位相シフトを行う際に位相選択回路によって選択される位相を示すグラフである。図９に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの２クロックが進む毎に、移相量｜Δｐｈ｜ずつ減少させた位相を選択する。なお、移相量｜Δｐｈ｜で減少させても減少後の位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの２又は３クロック後の周期内の該当する位相にある。一方、移相量｜Δｐｈ｜で減少させると減少後の位相が負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの現在又は次のクロックの周期内の、減少後の位相に「１０２４」を加算した位相にある。後者の場合、例えば図１０に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第６クロックｖｃｏ＿ｃｋ（５）の周期内にあり、出力クロック信号の第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから、ｍｏｄ（４×｜Δｐｈ｜，５１２×２）、すなわち、４×｜Δｐｈ｜を１０２４で割ったときの余りで早くされる。

以上、図１０及び図１１を参照して説明したように位相を選択することにより、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、ｐｉ＿ｏｕｔ（１）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋの２クロック分の周期から移相量｜Δｐｈ｜で減少された長さ（すなわち５１２×２−｜Δｐｈ｜）になる。

位相コントローラ５は、図８〜図１１を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。

本実施形態のフラクショナルＰＬＬ回路によれば、位相選択回路６が出力クロック信号ｖｃｏ＿ｃｋを分周比２で分周することにより、数１は次式のように変形される。

［数５］
ｆｐｉ＿ｏｕｔ＝（１／２）×ｆｖｃｏ＿ｃｋ×５１２×２／（５１２×２＋Δｐｈ）

このように、位相選択回路６が分周を行うことで、フラクショナルＰＬＬ回路の分解能を向上させることができる。位相選択回路６の分周比が２であるときは、フラクショナルＰＬＬ回路の分解能は第１の実施形態の場合に比較して２倍になる。

以上の説明では、分周器７が分周比１を有する（又は分周器７が除去されている）ものと仮定していたが、分周器７に２以上の分周比を設定することにより、位相選択回路６の分周機能と、分周器７の分周機能とを組み合わせて用いてもよい。

説明した実施形態の変形例として、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を、５１２個とは異なる個数の位相に等分してもよい。また、出力クロック信号ｖｃｏ＿ｃｋ及び移相クロック信号ｐｉ＿ｏｕｔのデューティサイクルは、図４、図６、図８、及び図１０に図示したものと異なっていてもよい。

本発明によれば、分周器の分周比を変化させることを動作原理としない、新規なフラクショナルＰＬＬ回路を提供することができる。

１…位相周波数比較器、
２…チャージポンプ、
３…ループフィルタ、
４…電圧制御発振器、
５…位相コントローラ、
６…位相選択回路、
７…分周器。

特開２００７−２８８３７５号公報。

Claims

基準となる入力クロック信号と帰還信号との位相差を検出し、上記位相差に応じた制御電圧を出力する位相比較手段と、
上記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、
出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、上記移相クロック信号を上記帰還信号として上記位相比較手段に送る位相選択手段と、
上記移相クロック信号の周期を上記出力クロック信号の２以上の所定クロック数分の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記決定された位相を選択するように上記位相選択手段を制御する位相制御手段とを備えたことを特徴とするフラクショナルＰＬＬ回路。
上記移相クロック信号を分周して、上記分周された移相クロック信号を上記帰還信号として上記位相比較手段に送る分周器をさらに備えたことを特徴とする請求項１記載のフラクショナルＰＬＬ回路。