JP3430046B2 - リング発振器 - Google Patents
リング発振器Info
- Publication number
- JP3430046B2 JP3430046B2 JP35949998A JP35949998A JP3430046B2 JP 3430046 B2 JP3430046 B2 JP 3430046B2 JP 35949998 A JP35949998 A JP 35949998A JP 35949998 A JP35949998 A JP 35949998A JP 3430046 B2 JP3430046 B2 JP 3430046B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- coarse adjustment
- circuit
- stages
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデジタル位相同期ル
ープ（以下、デジタルＰＬＬという。）回路等に使用さ
れるリング発振器に関し、特に、遅延設計が容易なリン
グ発振器に関する。 【０００２】 【従来の技術】従来、デジタルＰＬＬ回路等にリング発
振器が電圧制御発振器として使用されている。 【０００３】従来のリング発振器として、例えば特開平
６−７７７８２号公報に発振周波数の範囲及びゲインの
制御が可能なものが開示されている。この公報に開示さ
れたリング発振器においては、奇数個の遅延要素がリン
グ状に縦続接続されており、これらの遅延要素の全てに
接続され供給電圧又は供給電流により発振周波数の粗調
整を行う第１制御手段が設けられている。更に、遅延要
素の少なくとも１個に接続されこの遅延要素における発
振周波数の微調整を行う第２制御手段が設けられてい
る。そして、ゲインと発振周波数とを個別に調節するこ
とが可能とされ、発信周波数の微小な範囲での調節が可
能とされている。なお、第２制御手段による微調整の調
整段数は固定されている。 【０００４】 【発明が解決しようとする課題】しかしながら、一般的
にリング発振器の遅延量はデジタルＰＬＬ回路のジッタ
特性に大きな影響を及ぼすという問題点があり、上述の
特開平６−７７７８２号公報に開示された従来のリング
発振器においても同様である。このため、シミュレーシ
ョンに基づき遅延量の設計が行われている。しかし、製
造工程における遅延量のウェハ面内でのバラツキ及びロ
ット間でのバラツキ並びに環境変動までをシミュレーシ
ョンすることは困難であり、設計工程数が極めて多い。
また、工程数が多い設計によっても、デジタルＰＬＬ回
路のジッタ特性に対する悪影響を十分に抑制することは
困難である。 【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、製造工程における遅延量のウェハ面内での
バラツキ及びロット間でのバラツキ並びに環境変動によ
るジッタ特性への悪影響を抑制することができるリング
発信器を提供することを目的とする。 【０００６】 【課題を解決するための手段】本発明に係るリング発振
器は、直列に接続された複数個の粗調整回路を持ち、粗
調整用の制御信号によって制御される前記粗調整回路の
通過段数により、入力される入力信号に複数段階の遅延
を生じさせる粗調整ブロックと、直列に接続された複数
個の微調整回路を持ち、微調整用の制御信号によって遅
延段数が制御され、前記粗調整ブロックから出力される
前記入力信号が遅延された信号に前記粗調整ブロックの
１段階分よりも細かく複数段階の遅延を生じさせる微調
整ブロックと、前記微調整ブロックの段階数を前記粗調
整ブロックによる遅延の１段階分によるより広い範囲で
遅延量を変更することができる段階数とした遅延段階数
変更手段とを有し、前記微調整ブロックから出力された
信号は前記粗調整ブロックに前記入力信号としてフィー
ドバックされるものであり、前記遅延段階数変更手段
は、前記粗調整ブロックから出力された信号の位相と前
記微調整ブロックから出力された信号の位相とを比較す
る位相比較回路と、前記入力信号が前記粗調整回路に入
力されて前記粗調整回路の第１の遅延段数と前記微調整
回路の第２の遅延段数とを経て前記微調整回路から出力
されるまでの両調整回路の遅延段数を決めている制御の
方が、前記粗調整回路の遅延段数を第１の遅延段数＋１
段とし、前記微調整回路の遅延段数を０とする制御より
も発振周波数を遅くする制御となるポイントを、前記粗
調整ブロックの第１の遅延段数＋１段の遅延を経た出
力、及び前記両調整ブロックの第１と第２の遅延段数を
経た出力とを比較する前記位相比較回路による比較結果
により検出し、前記両調整回路をそれぞれ第１の遅延段
数と第２の遅延段数とするよりも更に発振周波数を遅く
する制御を行う場合には、前記粗調整ブロックの遅延段
数を＋１段上昇させ、前記微調整ブロックの遅延段数を
０にするように、前記制御手段から前記粗調整用の制御
信号と前記微調整用の制御信号とを出力するようにした
ものであることを特徴とする。 【０００７】本発明においては、遅延段階数変更手段に
より、微調整ブロックによる遅延の段階数が粗調整ブロ
ックによる遅延の１段階分より広い範囲で変更される。
従って、製造工程において遅延量のバラツキ又は環境変
動が生じ、粗調整ブロックの遅延量とそれと整合する複
数段階の微調整ブロックによる遅延量との間にずれが生
じた場合であっても、回路動作によりそれらが排除され
る。このため、デジタルＰＬＬ回路に使用されたときの
ジッタ特性への悪影響が抑制される。 【０００８】本発明において、前記遅延段階数変更手段
は、前記粗調整ブロックから出力された信号の位相と前
記微調整ブロックから出力された信号の位相とを比較す
る位相比較回路と、この位相比較回路による比較結果に
関連付けて前記粗調整ブロック及び前記微調整ブロック
の制御を行う制御手段と、を有することができる。 【０００９】また、前記粗調整ブロックは、直列に接続
された複数個の粗調整回路を有し、入力信号の前記粗調
整回路の通過数により前記粗調整ブロックによる遅延量
が決定されてもよい。 【００１０】更に、前記微調整ブロックは、直列に接続
され各入力信号に所定の遅延を生じさせる複数個の微調
整回路を有することができる。このとき、前記微調整回
路は、出力端にゲートが接続されソースとドレインとが
共通接続された複数個の電界効果トランジスタを有して
もよい。 【００１１】更にまた、前記微調整ブロックから出力さ
れた信号は前記粗調整ブロックにフィードバックされて
もよい。 【００１２】 【発明の実施の形態】以下、本発明の実施例に係るリン
グ発振器について、添付の図面を参照して具体的に説明
する。図１は本発明の実施例に係るリング発振器を示す
ブロック図である。 【００１３】本実施例に係るリング発振器１には、入力
された信号に所定の遅延を生じさせて出力する粗調整ブ
ロック２０１と、この粗調整ブロック２０１から出力さ
れた出力信号２１０が入力されこれに粗調整ブロック２
０１より微少な遅延を生じさせて出力する微調整ブロッ
ク２０２が設けられている。更に、カウンタ等の外部回
路からの信号１１３が入力されこの信号に関連付けて粗
調整ブロック２０１及び微調整ブロック２０２の動作制
御を行う制御回路２００が設けられている。制御回路２
００から粗調整ブロック２０１には制御信号２１２及び
２１６が出力され、粗調整ブロック２０１から制御回路
２００には出力信号２１４が出力される。また、制御回
路２００から微調整ブロック２０２には制御信号２１３
が出力され、微調整ブロック２０２から制御回路２００
には帰還信号１１４ｂがフィードバックされる。更に、
微調整ブロック２０２から粗調整ブロック２０１には帰
還信号１１４ａがフィードバックされる。そして、微調
整ブロック２０２から所定の遅延が生じた出力信号２１
１が出力される。 【００１４】次に、リング発振器１の構成要素である粗
調整ブロック２０１について説明する。図２は粗調整ブ
ロック２０１の構成を示すブロック図である。 【００１５】粗調整ブロック２０１には、直列に複数段
接続されたｎ個の粗調整回路３００−１乃至３００−ｎ
が設けられており、これらの粗調整回路３００−１乃至
３００−ｎから粗調整回路群２０３が構成されている。
各粗調整回路３００−１乃至３００−ｎの動作は、制御
信号２１２及び２１６により制御される。また、第１段
目の粗調整回路３００−１には、微調整ブロック２０２
からの帰還信号１１４ａが入力され、粗調整回路３００
−１からは、微調整ブロック２０２に出力信号２１０が
出力され、制御回路２００に出力信号２１４が出力され
る。更に、粗調整回路３００−１から第２段目の粗調整
回路３００−２には出力信号３１０が出力され、粗調整
回路３００−２から粗調整回路３００−１には出力信号
３１１及び３１５が出力される。同様に、粗調整回路３
００−２から第３段目の粗調整回路３００−３には出力
信号３１２が出力され、粗調整回路３００−３から粗調
整回路３００−２には出力信号３１３及び３１４が出力
される。以下、同様にして隣り合う粗調整回路間で信号
が入出力される。そして、第１段目の粗調整回路３００
−１に入力された帰還信号１１４ａの遅延量が粗調整回
路群２０３内の粗調整回路の通過段数により決定され、
遅延された出力信号２１０及び２１４が出力される。 【００１６】次に、粗調整ブロック２０１の構成要素で
ある粗調整回路について説明する。図３は第２段目の粗
調整回路３００−２の構成を示す回路図である。 【００１７】粗調整回路３００−２には、第１段目の粗
調整回路３００−１からの出力信号３１０と第３段目の
粗調整回路３００−３からの出力信号３１３とのいずれ
を粗調整回路３００−１への出力信号３１１とするかを
決定するインバータ３０１、インバータ３０５並びに伝
達ゲート３０２及び３０３が設けられている。なお、伝
達ゲート３０２及び３０３は制御信号２１２により制御
される。また、粗調整回路３００−１からの出力信号３
１０を粗調整回路３００−３への出力信号３１２とする
インバータ３０４が設けられている。更に、粗調整回路
３００−３からの出力信号３１３と出力信号３１４との
いずれを粗調整回路３００−１への出力信号３１５とす
るかを決定するインバータ３０７、伝達ゲート３０６及
び３０９並びにインバータ３０８が設けられている。な
お、伝達ゲート３０６及び３０９は制御信号２１６によ
り制御される。 【００１８】次に、リング発生器１の構成要素である微
調整ブロック２０２について説明する。図４は微調整ブ
ロック２０２の構成を示すブロック図である。 【００１９】微調整ブロック２０２には、直列に複数段
接続されたｍ個の微調整回路４００−１乃至４００−ｍ
が設けられている。各微調整回路４００−１乃至４００
−ｍの遅延量は制御信号２１３により制御される。ま
た、第１段目の微調整回路４００−１には、粗調整ブロ
ック２０１からの出力信号２１０が入力され、第ｍ段目
の微調整回路４００−ｍからは出力信号２１１が出力さ
れる。更に、第１段目の微調整回路４００−１から第２
段目の微調整回路４００−２に出力信号４１０が出力さ
れ、微調整回路４００−２から第３段目の微調整回路４
００−３に出力回路４１１が出力され、第（ｍ−１）段
目の微調整回路４００−（ｍ−１）から第ｍ段目の微調
整回路４００−ｍに出力信号４１２が出力される。同様
にして隣り合う微調整回路間で信号が入出力される。そ
して、第１段目の微調整回路４００−１に入力された信
号２１０の遅延量が各微調整回路４００−１乃至４００
−ｍにより決定され、若干遅延された出力信号２１１が
出力される。なお、出力信号２１１の一部は、帰還信号
１１４ａ及び１１４ｂとなる。なお、制御信号２１３は
複数ビットあり、微調整回路の段数は製造バラツキのマ
ージン分を考慮して決定される。 【００２０】次に、微調整ブロック２０２の構成要素で
ある微調整回路について説明する。図５は第２段目の微
調整回路４００−２の構成を示す回路図である。 【００２１】微調整回路４００−２には、制御信号２１
３が入力されるインバータ４３０乃至４３７が設けられ
ている。インバータ４３０乃至４３３には、夫々ｐチャ
ネル型ＭＯＳＦＥＴ４２０乃至４２３のソース電極及び
ドレイン電極が共通接続されたノードが接続されてい
る。同様に、インバータ４３４乃至４３７には、夫々ｎ
チャネル型ＭＯＳＦＥＴ４２４乃至４２７のソース電極
及びドレイン電極が共通接続されたノードが接続されて
いる。また、第１段目の微調整回路４００−１からの出
力信号４１０が入力されるインバータ４３８が接続され
ている。各ＭＯＳＦＥＴ４２０乃至４２７のゲート電極
はインバータ４３８の出力端に共通接続されている。従
って、ゲート絶縁膜を容量絶縁膜とするコンデンサが各
ＭＯＳＦＥＴ４２０乃至４２７に構成されている。そし
て、インバータ４３８から出力信号４１１が出力され
る。 【００２２】次に、リング発振器１の構成要素である制
御回路２００について説明する。図６は制御回路２００
の構成を示すブロック図である。 【００２３】制御回路２００には、粗調整ブロックから
の出力信号２１４と微調整ブロックからの出力信号であ
る帰還信号１１４ｂの位相差を比較しその誤差信号５１
０を出力する位相比較回路５００が設けられている。ま
た、誤差信号５１０から制御信号カウンタ値５１１及び
５１２を出力する制御信号生成用カウンタ５０１が設け
られている。更に、制御信号カウンタ値５１１及び５１
２に基づき制御信号２１２、２１３及び２１６を生成し
出力する制御信号生成ブロック５０３が設けられてい
る。 【００２４】以下、上述のように構成された本発明の実
施例に係るリング発振器の動作について説明する。 【００２５】先ず、粗調整ブロック２０１の動作につい
て説明する。図７は連続する任意の３段分の粗調整回路
を示す回路図である。図７において第ｋ乃至（ｋ＋２）
段目の粗調整回路３００−ｋ乃至３００−（ｋ＋２）
は、図３に示す第２段目の粗調整回路３００−２と同様
の構成を有している。 【００２６】出力信号６０３の位相を出力信号６０２の
それより常に粗調整回路１段の遅延量分だけ遅らせる場
合、その遅延量に応じて下記表１のように各伝達ゲート
の状態を制御信号２１２及び２１６により制御する。 【００２７】 【表１】 【００２８】例えば、パスＡとパスＢとの間で遅延を生
じさせる場合（第１の遅延）、制御信号２１２及び２１
６によりインバータ３０１−ａ、３０７−ａ、３０１−
ｂ及び３０７−ｂの入力をロウとする。このとき、表１
に示すように、伝達ゲート３０２−ａはオン状態、伝達
ゲート３０３−ａはオフ状態となる。従って、入力信号
６０１はパスＡを通って出力信号６０２として出力され
る。 【００２９】同様に、伝達ゲート３０２−ｂはオン状
態、伝達ゲート３０３−ｂはオフ状態となるので、第
（ｋ＋１）段目の粗調整回路３００−（ｋ＋１）に入力
された信号はパスＢを通って出力信号３１１−ｂとして
出力される。このとき、伝達ゲート３０６−ａはオン状
態、伝達ゲート３０９−ａはオフ状態となっているの
で、信号３１１−ｂは出力信号６０３として出力され
る。なお、表１においては、伝達ゲート３０６−ｂをオ
ン状態、伝達ゲート３０９−ｂをオフ状態としている
が、これらの伝達ゲートがどのような状態であっても、
伝達ゲート３０３−ｂ及び３０９−ａがオフ状態である
ため、出力信号６０２及び６０３は影響を受けない。 【００３０】このように、出力信号６０２と出力信号６
０３との間には粗調整回路１段分の遅延が生じている。 【００３１】粗調整ブロック２０１全体の遅延量を更に
一段分大きくする場合（第２の遅延）、パスＢとパスＣ
との間で遅延を生じさせればよい。この場合には、制御
信号２１２及び２１６によりインバータ３０１−ａ及び
３０７−ａの入力をハイとし、インバータ３０１−ｂ、
３０７−ｂ、３０１−ｃ及び３０７−ｃの入力をロウと
する。これにより、伝達ゲート３０２−ａ、３０３−
ａ、３０６−ａ、３０９−ａ、３０２−ｂ、３０３−
ｂ、３０６−ｂ、３０９−ｂ、３０２−ｃ、３０３−
ｃ、３０６−ｃ及び３０９−ｃは、夫々表１の「第２の
遅延」に示す状態となる。 【００３２】この場合、信号６０１はパスＢを通って出
力信号６０２として出力され、第（ｋ＋２）段目の粗調
整回路３００−（ｋ＋２）に入力された信号はパスＣを
通って出力信号６０３として出力される。従って、出力
信号６０２と出力信号６０３との間には粗調整回路１段
分の遅延が生じている。 【００３３】遅延量を更に一段分大きくする場合（第３
の遅延）、制御信号２１２及び２１６によりインバータ
３０１−ａ、３０７−ａ、３０１−ｂ及び３０７−ｂの
入力をハイとし、インバータ３０１−ｃ及び３０７−ｃ
の入力をロウとする。これにより各伝達ゲートの状態
は、表１の「第３の遅延」に示す状態となる。 【００３４】この場合にも、出力信号６０２と出力信号
６０３との間に粗調整回路１段分の遅延を生じさせるこ
とができる。 【００３５】これらの３種の遅延に示すように、粗調整
ブロック２０１は通過する粗調整回路の段数により信号
の遅延を変化させることができる。 【００３６】次に、微調整ブロック２０２の動作につい
て説明する。図５に示すように、微調整回路において、
制御信号２１３によって８個のＭＯＳＦＥＴ４２０乃至
４２７のドレインとソースとのノードの電圧を制御する
ことにより、出力信号４１１の負荷容量を制御すること
ができる。これにより、入力信号４１０から出力信号４
１１の微少な遅延の調整を行うことができる。 【００３７】そして、図４に示すように、ｍ個の微調整
回路４００−１乃至４００−ｍが直列に接続された微調
整ブロック２０２においては、入力信号２１０が微調整
回路を複数段通過して出力信号２１１として出力され
る。このとき、入力から出力までの遅延量は各微調整回
路により決定される。即ち、遅延量は制御信号２１３に
より制御される。 【００３８】次に、粗調整回路２０１及び微調整回路２
０２の動作を制御する制御回路２００の動作について説
明する。図８は制御回路２００により粗調整ブロック２
０１及び微調整ブロック２０２による遅延が制御された
種々の場合における出力信号２１１を示す波形図であ
る。 【００３９】例えば、粗調整ブロック２０１及び微調整
ブロック２０２を制御し、粗調整回路の通過段数をＡ
段、微調整遅延を０としている場合に、図８（ａ）に示
す波形の出力信号２１１が出力されるとすると、微調整
ブロック２０２による遅延の量を変化させずに粗調整ブ
ロック２０１の粗調整回路の通過段数を１段増加させＢ
（＝Ａ＋１）段にしたときに出力される出力信号２１１
の波形は図８（ｆ）に示すものとなる。 【００４０】しかし、通常動作中の粗調整ブロック２０
１及び微調整ブロック２０２の制御は図８（ｂ）、
（ｃ）及び（ｄ）に示すように、微調整遅延を１ステッ
プずつ変化させて調整する。そして、いくつかのステッ
プを進めていくと微調整遅延がＮとなったところで、図
８（ｅ）に示す粗調整回路段数をＡ段、微調整遅延をＮ
とする制御の方が、図８（ｆ）に示す粗調整回路段数を
Ｂ段、微調整遅延を０とする制御よりも発振周波数を遅
くする制御となる。図７に示す位相比較器５００は、こ
の微調整遅延ステップポイントの検出を出力信号２１４
と帰還信号１１４ｂとを比較することにより行う。そし
て、粗調整回路段数をＡ段、微調整遅延をＮとするより
も更に発振周波数を遅くする制御を行う場合には、制御
信号生成用カウンタ２０１により粗調整回路の通過段数
を＋１段上昇させ、微調整遅延を初期値に戻し、その
後、微調整遅延のステップアップを繰り返す。 【００４１】粗調整回路段数を変化させる微調整のステ
ップポイントは製造バラツキ及び環境変動等により変化
するものであるが、本実施例によれば、製造工程におけ
るウェハ面内でのバラツキ若しくはロット間でのバラツ
キ又は環境変動等が生じても、回路動作により十分にこ
れらによる悪影響を排除することができる。 【００４２】本発明の実施例に係るリング発振器１をデ
ジタルＰＬＬ回路に適用する場合、デジタルＰＬＬ回路
の構成は、例えば以下のようになる。図９は本発明の実
施例に係るリング発振器が適用されたデジタルＰＬＬ回
路を示すブロック図である。 【００４３】デジタルＰＬＬ回路には、基準入力信号１
１０と帰還信号としての出力信号２１１との位相を比較
しその比較結果の誤差信号１１１を出力する位相比較器
１００が設けられている。また、誤差信号１１１に基づ
きカウントの増加及び減少を制御するＵＰ／ＤＯＷＮ命
令信号１１２を生成するコントローラ１０１が設けられ
ている。更に、ＵＰ／ＤＯＷＮ命令信号１１２により制
御されリング制御信号１１３を生成するカウンタ１０２
が設けられている。そして、リング制御信号１１３によ
り決定される周波数で発振する本発明の実施例に係るリ
ング発振器１が設けられている。 【００４４】このように構成されたデジタルＰＬＬ回路
においては、帰還信号としての出力信号２１１を使用し
てフィードバック制御を行いながら、基準入力信号１１
０に基づく周波数の信号が発振される。このとき、製造
工程等による遅延量のバラツキがリング発振器１に生じ
ていても、前述のような回路動作により排除されるの
で、ジッタ特性への悪影響が抑制される。 【００４５】 【発明の効果】以上詳述したように、本発明によれば、
微調整ブロックの段階数を粗調整ブロックによる遅延の
１段階分より広い範囲で変更することができる段階数と
した遅延段階数変更手段を設けているので、製造工程に
おいて遅延量のバラツキ又は環境変動が生じ、粗調整ブ
ロックの遅延量とそれと整合する複数段階の微調整ブロ
ックによる遅延量との間にずれが生じた場合、又はシミ
ュレーションと実物との間に遅延誤差が生じた場合であ
っても、回路動作によりそれらを排除することができ
る。このため、デジタルＰＬＬ回路に使用されたときの
ジッタ特性への悪影響を抑制することができる。また、
従来は粗調整ブロック及び微調整ブロックの遅延設計に
多大な設計工数を要していたが、設計時の遅延調整を不
用とすることができるので、飛躍的に設計工数を低減す
ることができる。
ープ（以下、デジタルＰＬＬという。）回路等に使用さ
れるリング発振器に関し、特に、遅延設計が容易なリン
グ発振器に関する。 【０００２】 【従来の技術】従来、デジタルＰＬＬ回路等にリング発
振器が電圧制御発振器として使用されている。 【０００３】従来のリング発振器として、例えば特開平
６−７７７８２号公報に発振周波数の範囲及びゲインの
制御が可能なものが開示されている。この公報に開示さ
れたリング発振器においては、奇数個の遅延要素がリン
グ状に縦続接続されており、これらの遅延要素の全てに
接続され供給電圧又は供給電流により発振周波数の粗調
整を行う第１制御手段が設けられている。更に、遅延要
素の少なくとも１個に接続されこの遅延要素における発
振周波数の微調整を行う第２制御手段が設けられてい
る。そして、ゲインと発振周波数とを個別に調節するこ
とが可能とされ、発信周波数の微小な範囲での調節が可
能とされている。なお、第２制御手段による微調整の調
整段数は固定されている。 【０００４】 【発明が解決しようとする課題】しかしながら、一般的
にリング発振器の遅延量はデジタルＰＬＬ回路のジッタ
特性に大きな影響を及ぼすという問題点があり、上述の
特開平６−７７７８２号公報に開示された従来のリング
発振器においても同様である。このため、シミュレーシ
ョンに基づき遅延量の設計が行われている。しかし、製
造工程における遅延量のウェハ面内でのバラツキ及びロ
ット間でのバラツキ並びに環境変動までをシミュレーシ
ョンすることは困難であり、設計工程数が極めて多い。
また、工程数が多い設計によっても、デジタルＰＬＬ回
路のジッタ特性に対する悪影響を十分に抑制することは
困難である。 【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、製造工程における遅延量のウェハ面内での
バラツキ及びロット間でのバラツキ並びに環境変動によ
るジッタ特性への悪影響を抑制することができるリング
発信器を提供することを目的とする。 【０００６】 【課題を解決するための手段】本発明に係るリング発振
器は、直列に接続された複数個の粗調整回路を持ち、粗
調整用の制御信号によって制御される前記粗調整回路の
通過段数により、入力される入力信号に複数段階の遅延
を生じさせる粗調整ブロックと、直列に接続された複数
個の微調整回路を持ち、微調整用の制御信号によって遅
延段数が制御され、前記粗調整ブロックから出力される
前記入力信号が遅延された信号に前記粗調整ブロックの
１段階分よりも細かく複数段階の遅延を生じさせる微調
整ブロックと、前記微調整ブロックの段階数を前記粗調
整ブロックによる遅延の１段階分によるより広い範囲で
遅延量を変更することができる段階数とした遅延段階数
変更手段とを有し、前記微調整ブロックから出力された
信号は前記粗調整ブロックに前記入力信号としてフィー
ドバックされるものであり、前記遅延段階数変更手段
は、前記粗調整ブロックから出力された信号の位相と前
記微調整ブロックから出力された信号の位相とを比較す
る位相比較回路と、前記入力信号が前記粗調整回路に入
力されて前記粗調整回路の第１の遅延段数と前記微調整
回路の第２の遅延段数とを経て前記微調整回路から出力
されるまでの両調整回路の遅延段数を決めている制御の
方が、前記粗調整回路の遅延段数を第１の遅延段数＋１
段とし、前記微調整回路の遅延段数を０とする制御より
も発振周波数を遅くする制御となるポイントを、前記粗
調整ブロックの第１の遅延段数＋１段の遅延を経た出
力、及び前記両調整ブロックの第１と第２の遅延段数を
経た出力とを比較する前記位相比較回路による比較結果
により検出し、前記両調整回路をそれぞれ第１の遅延段
数と第２の遅延段数とするよりも更に発振周波数を遅く
する制御を行う場合には、前記粗調整ブロックの遅延段
数を＋１段上昇させ、前記微調整ブロックの遅延段数を
０にするように、前記制御手段から前記粗調整用の制御
信号と前記微調整用の制御信号とを出力するようにした
ものであることを特徴とする。 【０００７】本発明においては、遅延段階数変更手段に
より、微調整ブロックによる遅延の段階数が粗調整ブロ
ックによる遅延の１段階分より広い範囲で変更される。
従って、製造工程において遅延量のバラツキ又は環境変
動が生じ、粗調整ブロックの遅延量とそれと整合する複
数段階の微調整ブロックによる遅延量との間にずれが生
じた場合であっても、回路動作によりそれらが排除され
る。このため、デジタルＰＬＬ回路に使用されたときの
ジッタ特性への悪影響が抑制される。 【０００８】本発明において、前記遅延段階数変更手段
は、前記粗調整ブロックから出力された信号の位相と前
記微調整ブロックから出力された信号の位相とを比較す
る位相比較回路と、この位相比較回路による比較結果に
関連付けて前記粗調整ブロック及び前記微調整ブロック
の制御を行う制御手段と、を有することができる。 【０００９】また、前記粗調整ブロックは、直列に接続
された複数個の粗調整回路を有し、入力信号の前記粗調
整回路の通過数により前記粗調整ブロックによる遅延量
が決定されてもよい。 【００１０】更に、前記微調整ブロックは、直列に接続
され各入力信号に所定の遅延を生じさせる複数個の微調
整回路を有することができる。このとき、前記微調整回
路は、出力端にゲートが接続されソースとドレインとが
共通接続された複数個の電界効果トランジスタを有して
もよい。 【００１１】更にまた、前記微調整ブロックから出力さ
れた信号は前記粗調整ブロックにフィードバックされて
もよい。 【００１２】 【発明の実施の形態】以下、本発明の実施例に係るリン
グ発振器について、添付の図面を参照して具体的に説明
する。図１は本発明の実施例に係るリング発振器を示す
ブロック図である。 【００１３】本実施例に係るリング発振器１には、入力
された信号に所定の遅延を生じさせて出力する粗調整ブ
ロック２０１と、この粗調整ブロック２０１から出力さ
れた出力信号２１０が入力されこれに粗調整ブロック２
０１より微少な遅延を生じさせて出力する微調整ブロッ
ク２０２が設けられている。更に、カウンタ等の外部回
路からの信号１１３が入力されこの信号に関連付けて粗
調整ブロック２０１及び微調整ブロック２０２の動作制
御を行う制御回路２００が設けられている。制御回路２
００から粗調整ブロック２０１には制御信号２１２及び
２１６が出力され、粗調整ブロック２０１から制御回路
２００には出力信号２１４が出力される。また、制御回
路２００から微調整ブロック２０２には制御信号２１３
が出力され、微調整ブロック２０２から制御回路２００
には帰還信号１１４ｂがフィードバックされる。更に、
微調整ブロック２０２から粗調整ブロック２０１には帰
還信号１１４ａがフィードバックされる。そして、微調
整ブロック２０２から所定の遅延が生じた出力信号２１
１が出力される。 【００１４】次に、リング発振器１の構成要素である粗
調整ブロック２０１について説明する。図２は粗調整ブ
ロック２０１の構成を示すブロック図である。 【００１５】粗調整ブロック２０１には、直列に複数段
接続されたｎ個の粗調整回路３００−１乃至３００−ｎ
が設けられており、これらの粗調整回路３００−１乃至
３００−ｎから粗調整回路群２０３が構成されている。
各粗調整回路３００−１乃至３００−ｎの動作は、制御
信号２１２及び２１６により制御される。また、第１段
目の粗調整回路３００−１には、微調整ブロック２０２
からの帰還信号１１４ａが入力され、粗調整回路３００
−１からは、微調整ブロック２０２に出力信号２１０が
出力され、制御回路２００に出力信号２１４が出力され
る。更に、粗調整回路３００−１から第２段目の粗調整
回路３００−２には出力信号３１０が出力され、粗調整
回路３００−２から粗調整回路３００−１には出力信号
３１１及び３１５が出力される。同様に、粗調整回路３
００−２から第３段目の粗調整回路３００−３には出力
信号３１２が出力され、粗調整回路３００−３から粗調
整回路３００−２には出力信号３１３及び３１４が出力
される。以下、同様にして隣り合う粗調整回路間で信号
が入出力される。そして、第１段目の粗調整回路３００
−１に入力された帰還信号１１４ａの遅延量が粗調整回
路群２０３内の粗調整回路の通過段数により決定され、
遅延された出力信号２１０及び２１４が出力される。 【００１６】次に、粗調整ブロック２０１の構成要素で
ある粗調整回路について説明する。図３は第２段目の粗
調整回路３００−２の構成を示す回路図である。 【００１７】粗調整回路３００−２には、第１段目の粗
調整回路３００−１からの出力信号３１０と第３段目の
粗調整回路３００−３からの出力信号３１３とのいずれ
を粗調整回路３００−１への出力信号３１１とするかを
決定するインバータ３０１、インバータ３０５並びに伝
達ゲート３０２及び３０３が設けられている。なお、伝
達ゲート３０２及び３０３は制御信号２１２により制御
される。また、粗調整回路３００−１からの出力信号３
１０を粗調整回路３００−３への出力信号３１２とする
インバータ３０４が設けられている。更に、粗調整回路
３００−３からの出力信号３１３と出力信号３１４との
いずれを粗調整回路３００−１への出力信号３１５とす
るかを決定するインバータ３０７、伝達ゲート３０６及
び３０９並びにインバータ３０８が設けられている。な
お、伝達ゲート３０６及び３０９は制御信号２１６によ
り制御される。 【００１８】次に、リング発生器１の構成要素である微
調整ブロック２０２について説明する。図４は微調整ブ
ロック２０２の構成を示すブロック図である。 【００１９】微調整ブロック２０２には、直列に複数段
接続されたｍ個の微調整回路４００−１乃至４００−ｍ
が設けられている。各微調整回路４００−１乃至４００
−ｍの遅延量は制御信号２１３により制御される。ま
た、第１段目の微調整回路４００−１には、粗調整ブロ
ック２０１からの出力信号２１０が入力され、第ｍ段目
の微調整回路４００−ｍからは出力信号２１１が出力さ
れる。更に、第１段目の微調整回路４００−１から第２
段目の微調整回路４００−２に出力信号４１０が出力さ
れ、微調整回路４００−２から第３段目の微調整回路４
００−３に出力回路４１１が出力され、第（ｍ−１）段
目の微調整回路４００−（ｍ−１）から第ｍ段目の微調
整回路４００−ｍに出力信号４１２が出力される。同様
にして隣り合う微調整回路間で信号が入出力される。そ
して、第１段目の微調整回路４００−１に入力された信
号２１０の遅延量が各微調整回路４００−１乃至４００
−ｍにより決定され、若干遅延された出力信号２１１が
出力される。なお、出力信号２１１の一部は、帰還信号
１１４ａ及び１１４ｂとなる。なお、制御信号２１３は
複数ビットあり、微調整回路の段数は製造バラツキのマ
ージン分を考慮して決定される。 【００２０】次に、微調整ブロック２０２の構成要素で
ある微調整回路について説明する。図５は第２段目の微
調整回路４００−２の構成を示す回路図である。 【００２１】微調整回路４００−２には、制御信号２１
３が入力されるインバータ４３０乃至４３７が設けられ
ている。インバータ４３０乃至４３３には、夫々ｐチャ
ネル型ＭＯＳＦＥＴ４２０乃至４２３のソース電極及び
ドレイン電極が共通接続されたノードが接続されてい
る。同様に、インバータ４３４乃至４３７には、夫々ｎ
チャネル型ＭＯＳＦＥＴ４２４乃至４２７のソース電極
及びドレイン電極が共通接続されたノードが接続されて
いる。また、第１段目の微調整回路４００−１からの出
力信号４１０が入力されるインバータ４３８が接続され
ている。各ＭＯＳＦＥＴ４２０乃至４２７のゲート電極
はインバータ４３８の出力端に共通接続されている。従
って、ゲート絶縁膜を容量絶縁膜とするコンデンサが各
ＭＯＳＦＥＴ４２０乃至４２７に構成されている。そし
て、インバータ４３８から出力信号４１１が出力され
る。 【００２２】次に、リング発振器１の構成要素である制
御回路２００について説明する。図６は制御回路２００
の構成を示すブロック図である。 【００２３】制御回路２００には、粗調整ブロックから
の出力信号２１４と微調整ブロックからの出力信号であ
る帰還信号１１４ｂの位相差を比較しその誤差信号５１
０を出力する位相比較回路５００が設けられている。ま
た、誤差信号５１０から制御信号カウンタ値５１１及び
５１２を出力する制御信号生成用カウンタ５０１が設け
られている。更に、制御信号カウンタ値５１１及び５１
２に基づき制御信号２１２、２１３及び２１６を生成し
出力する制御信号生成ブロック５０３が設けられてい
る。 【００２４】以下、上述のように構成された本発明の実
施例に係るリング発振器の動作について説明する。 【００２５】先ず、粗調整ブロック２０１の動作につい
て説明する。図７は連続する任意の３段分の粗調整回路
を示す回路図である。図７において第ｋ乃至（ｋ＋２）
段目の粗調整回路３００−ｋ乃至３００−（ｋ＋２）
は、図３に示す第２段目の粗調整回路３００−２と同様
の構成を有している。 【００２６】出力信号６０３の位相を出力信号６０２の
それより常に粗調整回路１段の遅延量分だけ遅らせる場
合、その遅延量に応じて下記表１のように各伝達ゲート
の状態を制御信号２１２及び２１６により制御する。 【００２７】 【表１】 【００２８】例えば、パスＡとパスＢとの間で遅延を生
じさせる場合（第１の遅延）、制御信号２１２及び２１
６によりインバータ３０１−ａ、３０７−ａ、３０１−
ｂ及び３０７−ｂの入力をロウとする。このとき、表１
に示すように、伝達ゲート３０２−ａはオン状態、伝達
ゲート３０３−ａはオフ状態となる。従って、入力信号
６０１はパスＡを通って出力信号６０２として出力され
る。 【００２９】同様に、伝達ゲート３０２−ｂはオン状
態、伝達ゲート３０３−ｂはオフ状態となるので、第
（ｋ＋１）段目の粗調整回路３００−（ｋ＋１）に入力
された信号はパスＢを通って出力信号３１１−ｂとして
出力される。このとき、伝達ゲート３０６−ａはオン状
態、伝達ゲート３０９−ａはオフ状態となっているの
で、信号３１１−ｂは出力信号６０３として出力され
る。なお、表１においては、伝達ゲート３０６−ｂをオ
ン状態、伝達ゲート３０９−ｂをオフ状態としている
が、これらの伝達ゲートがどのような状態であっても、
伝達ゲート３０３−ｂ及び３０９−ａがオフ状態である
ため、出力信号６０２及び６０３は影響を受けない。 【００３０】このように、出力信号６０２と出力信号６
０３との間には粗調整回路１段分の遅延が生じている。 【００３１】粗調整ブロック２０１全体の遅延量を更に
一段分大きくする場合（第２の遅延）、パスＢとパスＣ
との間で遅延を生じさせればよい。この場合には、制御
信号２１２及び２１６によりインバータ３０１−ａ及び
３０７−ａの入力をハイとし、インバータ３０１−ｂ、
３０７−ｂ、３０１−ｃ及び３０７−ｃの入力をロウと
する。これにより、伝達ゲート３０２−ａ、３０３−
ａ、３０６−ａ、３０９−ａ、３０２−ｂ、３０３−
ｂ、３０６−ｂ、３０９−ｂ、３０２−ｃ、３０３−
ｃ、３０６−ｃ及び３０９−ｃは、夫々表１の「第２の
遅延」に示す状態となる。 【００３２】この場合、信号６０１はパスＢを通って出
力信号６０２として出力され、第（ｋ＋２）段目の粗調
整回路３００−（ｋ＋２）に入力された信号はパスＣを
通って出力信号６０３として出力される。従って、出力
信号６０２と出力信号６０３との間には粗調整回路１段
分の遅延が生じている。 【００３３】遅延量を更に一段分大きくする場合（第３
の遅延）、制御信号２１２及び２１６によりインバータ
３０１−ａ、３０７−ａ、３０１−ｂ及び３０７−ｂの
入力をハイとし、インバータ３０１−ｃ及び３０７−ｃ
の入力をロウとする。これにより各伝達ゲートの状態
は、表１の「第３の遅延」に示す状態となる。 【００３４】この場合にも、出力信号６０２と出力信号
６０３との間に粗調整回路１段分の遅延を生じさせるこ
とができる。 【００３５】これらの３種の遅延に示すように、粗調整
ブロック２０１は通過する粗調整回路の段数により信号
の遅延を変化させることができる。 【００３６】次に、微調整ブロック２０２の動作につい
て説明する。図５に示すように、微調整回路において、
制御信号２１３によって８個のＭＯＳＦＥＴ４２０乃至
４２７のドレインとソースとのノードの電圧を制御する
ことにより、出力信号４１１の負荷容量を制御すること
ができる。これにより、入力信号４１０から出力信号４
１１の微少な遅延の調整を行うことができる。 【００３７】そして、図４に示すように、ｍ個の微調整
回路４００−１乃至４００−ｍが直列に接続された微調
整ブロック２０２においては、入力信号２１０が微調整
回路を複数段通過して出力信号２１１として出力され
る。このとき、入力から出力までの遅延量は各微調整回
路により決定される。即ち、遅延量は制御信号２１３に
より制御される。 【００３８】次に、粗調整回路２０１及び微調整回路２
０２の動作を制御する制御回路２００の動作について説
明する。図８は制御回路２００により粗調整ブロック２
０１及び微調整ブロック２０２による遅延が制御された
種々の場合における出力信号２１１を示す波形図であ
る。 【００３９】例えば、粗調整ブロック２０１及び微調整
ブロック２０２を制御し、粗調整回路の通過段数をＡ
段、微調整遅延を０としている場合に、図８（ａ）に示
す波形の出力信号２１１が出力されるとすると、微調整
ブロック２０２による遅延の量を変化させずに粗調整ブ
ロック２０１の粗調整回路の通過段数を１段増加させＢ
（＝Ａ＋１）段にしたときに出力される出力信号２１１
の波形は図８（ｆ）に示すものとなる。 【００４０】しかし、通常動作中の粗調整ブロック２０
１及び微調整ブロック２０２の制御は図８（ｂ）、
（ｃ）及び（ｄ）に示すように、微調整遅延を１ステッ
プずつ変化させて調整する。そして、いくつかのステッ
プを進めていくと微調整遅延がＮとなったところで、図
８（ｅ）に示す粗調整回路段数をＡ段、微調整遅延をＮ
とする制御の方が、図８（ｆ）に示す粗調整回路段数を
Ｂ段、微調整遅延を０とする制御よりも発振周波数を遅
くする制御となる。図７に示す位相比較器５００は、こ
の微調整遅延ステップポイントの検出を出力信号２１４
と帰還信号１１４ｂとを比較することにより行う。そし
て、粗調整回路段数をＡ段、微調整遅延をＮとするより
も更に発振周波数を遅くする制御を行う場合には、制御
信号生成用カウンタ２０１により粗調整回路の通過段数
を＋１段上昇させ、微調整遅延を初期値に戻し、その
後、微調整遅延のステップアップを繰り返す。 【００４１】粗調整回路段数を変化させる微調整のステ
ップポイントは製造バラツキ及び環境変動等により変化
するものであるが、本実施例によれば、製造工程におけ
るウェハ面内でのバラツキ若しくはロット間でのバラツ
キ又は環境変動等が生じても、回路動作により十分にこ
れらによる悪影響を排除することができる。 【００４２】本発明の実施例に係るリング発振器１をデ
ジタルＰＬＬ回路に適用する場合、デジタルＰＬＬ回路
の構成は、例えば以下のようになる。図９は本発明の実
施例に係るリング発振器が適用されたデジタルＰＬＬ回
路を示すブロック図である。 【００４３】デジタルＰＬＬ回路には、基準入力信号１
１０と帰還信号としての出力信号２１１との位相を比較
しその比較結果の誤差信号１１１を出力する位相比較器
１００が設けられている。また、誤差信号１１１に基づ
きカウントの増加及び減少を制御するＵＰ／ＤＯＷＮ命
令信号１１２を生成するコントローラ１０１が設けられ
ている。更に、ＵＰ／ＤＯＷＮ命令信号１１２により制
御されリング制御信号１１３を生成するカウンタ１０２
が設けられている。そして、リング制御信号１１３によ
り決定される周波数で発振する本発明の実施例に係るリ
ング発振器１が設けられている。 【００４４】このように構成されたデジタルＰＬＬ回路
においては、帰還信号としての出力信号２１１を使用し
てフィードバック制御を行いながら、基準入力信号１１
０に基づく周波数の信号が発振される。このとき、製造
工程等による遅延量のバラツキがリング発振器１に生じ
ていても、前述のような回路動作により排除されるの
で、ジッタ特性への悪影響が抑制される。 【００４５】 【発明の効果】以上詳述したように、本発明によれば、
微調整ブロックの段階数を粗調整ブロックによる遅延の
１段階分より広い範囲で変更することができる段階数と
した遅延段階数変更手段を設けているので、製造工程に
おいて遅延量のバラツキ又は環境変動が生じ、粗調整ブ
ロックの遅延量とそれと整合する複数段階の微調整ブロ
ックによる遅延量との間にずれが生じた場合、又はシミ
ュレーションと実物との間に遅延誤差が生じた場合であ
っても、回路動作によりそれらを排除することができ
る。このため、デジタルＰＬＬ回路に使用されたときの
ジッタ特性への悪影響を抑制することができる。また、
従来は粗調整ブロック及び微調整ブロックの遅延設計に
多大な設計工数を要していたが、設計時の遅延調整を不
用とすることができるので、飛躍的に設計工数を低減す
ることができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るリング発振器を示すブロ
ック図である。 【図２】粗調整ブロック２０１の構成を示すブロック図
である。 【図３】第２段目の粗調整回路３００−２の構成を示す
回路図である。 【図４】微調整ブロック２０２の構成を示すブロック図
である。 【図５】第２段目の微調整回路４００−２の構成を示す
回路図である。 【図６】制御回路２００の構成を示すブロック図であ
る。 【図７】連続する任意の３段分の粗調整回路を示す回路
図である。 【図８】制御回路２００により粗調整ブロック２０１及
び微調整ブロック２０２による遅延が制御された種々の
場合における帰還信号２１１を示す波形図である。 【図９】本発明の実施例に係るリング発振器が適用され
たデジタルＰＬＬ回路を示すブロック図である。 【符号の説明】 １；リング発振器 １００；位相比較回路 １０１；コントローラ １０２；カウンタ ２００；制御回路 ２０１；粗調整ブロック ２０２；微調整ブロック ２０３；粗調整回路群 ３００−１、３００−２、３００−３、３００−（ｎ−
１）、３００−ｎ、３００−ｋ、３００−（ｋ＋１）、
３００−（ｋ＋２）；粗調整回路 ４００−１、４００−２、４００−３、４００−（ｍ−
１）、４００−ｍ；微調整回路 ５００；位相比較回路 ５０１；制御信号生成用カウンタ ５０３；制御信号生成ブロック
ック図である。 【図２】粗調整ブロック２０１の構成を示すブロック図
である。 【図３】第２段目の粗調整回路３００−２の構成を示す
回路図である。 【図４】微調整ブロック２０２の構成を示すブロック図
である。 【図５】第２段目の微調整回路４００−２の構成を示す
回路図である。 【図６】制御回路２００の構成を示すブロック図であ
る。 【図７】連続する任意の３段分の粗調整回路を示す回路
図である。 【図８】制御回路２００により粗調整ブロック２０１及
び微調整ブロック２０２による遅延が制御された種々の
場合における帰還信号２１１を示す波形図である。 【図９】本発明の実施例に係るリング発振器が適用され
たデジタルＰＬＬ回路を示すブロック図である。 【符号の説明】 １；リング発振器 １００；位相比較回路 １０１；コントローラ １０２；カウンタ ２００；制御回路 ２０１；粗調整ブロック ２０２；微調整ブロック ２０３；粗調整回路群 ３００−１、３００−２、３００−３、３００−（ｎ−
１）、３００−ｎ、３００−ｋ、３００−（ｋ＋１）、
３００−（ｋ＋２）；粗調整回路 ４００−１、４００−２、４００−３、４００−（ｍ−
１）、４００−ｍ；微調整回路 ５００；位相比較回路 ５０１；制御信号生成用カウンタ ５０３；制御信号生成ブロック
フロントページの続き
(56)参考文献 特開 平９−199999（ＪＰ，Ａ)
特開 平５−259844（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/354
H03K 3/023
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 直列に接続された複数個の粗調整回路を
持ち、粗調整用の制御信号によって制御される前記粗調
整回路の通過段数により、入力される入力信号に複数段
階の遅延を生じさせる粗調整ブロックと、直列に接続さ
れた複数個の微調整回路を持ち、微調整用の制御信号に
よって遅延段数が制御され、前記粗調整ブロックから出
力される前記入力信号が遅延された信号に前記粗調整ブ
ロックの１段階分よりも細かく複数段階の遅延を生じさ
せる微調整ブロックと、前記微調整ブロックの段階数を
前記粗調整ブロックによる遅延の１段階分によるより広
い範囲で遅延量を変更することができる段階数とした遅
延段階数変更手段とを有し、前記微調整ブロックから出
力された信号は前記粗調整ブロックに前記入力信号とし
てフィードバックされるものであり、前記遅延段階数変
更手段は、前記粗調整ブロックから出力された信号の位
相と前記微調整ブロックから出力された信号の位相とを
比較する位相比較回路と、前記入力信号が前記粗調整回
路に入力されて前記粗調整回路の第１の遅延段数と前記
微調整回路の第２の遅延段数とを経て前記微調整回路か
ら出力されるまでの両調整回路の遅延段数を決めている
制御の方が、前記粗調整回路の遅延段数を第１の遅延段
数＋１段とし、前記微調整回路の遅延段数を０とする制
御よりも発振周波数を遅くする制御となるポイントを、
前記粗調整ブロックの第１の遅延段数＋１段の遅延を経
た出力、及び前記両調整ブロックの第１と第２の遅延段
数を経た出力とを比較する前記位相比較回路による比較
結果により検出し、前記両調整回路をそれぞれ第１の遅
延段数と第２の遅延段数とするよりも更に発振周波数を
遅くする制御を行う場合には、前記粗調整ブロックの遅
延段数を＋１段上昇させ、前記微調整ブロックの遅延段
数を０にするように、前記制御手段から前記粗調整用の
制御信号と前記微調整用の制御信号とを出力するように
したものであることを特徴とするリング発振器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35949998A JP3430046B2 (ja) | 1998-12-17 | 1998-12-17 | リング発振器 |
| US09/465,709 US6259330B1 (en) | 1998-12-17 | 1999-12-17 | Ring oscillator having variable coarse and fine delays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35949998A JP3430046B2 (ja) | 1998-12-17 | 1998-12-17 | リング発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183698A JP2000183698A (ja) | 2000-06-30 |
| JP3430046B2 true JP3430046B2 (ja) | 2003-07-28 |
Family
ID=18464823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35949998A Expired - Fee Related JP3430046B2 (ja) | 1998-12-17 | 1998-12-17 | リング発振器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6259330B1 (ja) |
| JP (1) | JP3430046B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4122659B2 (ja) * | 1999-10-18 | 2008-07-23 | ソニー株式会社 | 発振信号生成装置及び発振信号生成方法 |
| US6731667B1 (en) * | 1999-11-18 | 2004-05-04 | Anapass Inc. | Zero-delay buffer circuit for a spread spectrum clock system and method therefor |
| US6959062B1 (en) * | 2000-01-28 | 2005-10-25 | Micron Technology, Inc. | Variable delay line |
| JP3607580B2 (ja) * | 2000-07-10 | 2005-01-05 | 沖電気工業株式会社 | 電圧制御発振器 |
| US20020049395A1 (en) * | 2000-08-24 | 2002-04-25 | Timi 3 | Systems for applying ultrasound energy to the thoracic cavity |
| US7805628B2 (en) * | 2001-04-02 | 2010-09-28 | Credence Systems Corporation | High resolution clock signal generator |
| US6501339B1 (en) | 2001-08-10 | 2002-12-31 | Xilinx, Inc. | Ring oscillators with improved signal-path matching for high-speed data communications |
| EP1525662B1 (de) * | 2002-06-27 | 2011-05-18 | BridgeCo, Inc. | Digital gesteuerter oszillator |
| US7028207B2 (en) * | 2002-08-22 | 2006-04-11 | Micron Technology, Inc. | Measure controlled delay with duty cycle control |
| US7209531B1 (en) * | 2003-03-26 | 2007-04-24 | Cavium Networks, Inc. | Apparatus and method for data deskew |
| US7795934B2 (en) * | 2003-12-11 | 2010-09-14 | Micron Technology, Inc. | Switched capacitor for a tunable delay circuit |
| US7464283B2 (en) * | 2004-06-28 | 2008-12-09 | Texas Instruments Incorporated | System and method for producing precision timing signals by controlling register banks to provide a phase difference between two signal paths |
| US7180378B2 (en) * | 2004-11-04 | 2007-02-20 | Gennum Corporation | Tunable ring oscillator |
| US7167035B2 (en) * | 2005-02-22 | 2007-01-23 | Freescale Semiconductor, Inc. | Delay circuitry and method therefor |
| KR100735017B1 (ko) | 2005-08-22 | 2007-07-03 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 테스트 방법 |
| US7855611B2 (en) | 2006-11-15 | 2010-12-21 | Qualcomm Incorporated | Delay line calibration |
| US7716001B2 (en) * | 2006-11-15 | 2010-05-11 | Qualcomm Incorporated | Delay line calibration |
| KR100837278B1 (ko) * | 2007-02-27 | 2008-06-11 | 삼성전자주식회사 | 클럭 스큐 컨트롤러 및 그것을 포함하는 집적 회로 |
| US8564345B2 (en) * | 2011-04-01 | 2013-10-22 | Intel Corporation | Digitally controlled delay lines with fine grain and coarse grain delay elements, and methods and systems to adjust in fine grain increments |
| TWI478485B (zh) * | 2011-10-19 | 2015-03-21 | Univ Nat Chiao Tung | 數位控制震盪器 |
| US9628059B2 (en) | 2015-06-18 | 2017-04-18 | International Business Machines Corporation | Fine delay structure with programmable delay ranges |
| US9564909B1 (en) * | 2015-09-22 | 2017-02-07 | Rambus Inc. | Method and circuit for delay adjustment monotonicity in a delay line |
| CN106209085B (zh) * | 2016-06-23 | 2019-08-13 | 中国科学院微电子研究所 | 数控环形振荡器及其控制方法和装置 |
| CN114008921B (zh) | 2019-06-21 | 2024-07-02 | 株式会社索思未来 | 可变延迟电路和半导体集成电路 |
| EP3998705B1 (en) * | 2020-09-18 | 2024-07-10 | Changxin Memory Technologies, Inc. | Delay circuit and delay structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088477B2 (ja) | 1989-02-10 | 1996-01-29 | 日本電気株式会社 | 位相調整回路 |
| JPH04286417A (ja) | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 発振回路 |
| DE69227884T2 (de) | 1991-11-01 | 1999-07-29 | Hewlett-Packard Co., Palo Alto, Calif. | Breitenveränderliches Stromspiegel-Digital/Analogsystem und Verfahren zur Generierung einer Steuerspannung zur Verzögerungserzeugung |
| JPH0677782A (ja) | 1992-08-26 | 1994-03-18 | Toshiba Corp | リングオシレータ |
| US5382921A (en) * | 1992-11-23 | 1995-01-17 | National Semiconductor Corporation | Automatic selection of an operating frequency in a low-gain broadband phase lock loop system |
| US5691669A (en) * | 1996-01-11 | 1997-11-25 | Hewlett-Packard Co. | Dual adjust current controlled phase locked loop |
-
1998
- 1998-12-17 JP JP35949998A patent/JP3430046B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-17 US US09/465,709 patent/US6259330B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6259330B1 (en) | 2001-07-10 |
| JP2000183698A (ja) | 2000-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3430046B2 (ja) | リング発振器 | |
| KR100861919B1 (ko) | 다 위상 신호 발생기 및 그 방법 | |
| US8947141B2 (en) | Differential amplifiers, clock generator circuits, delay lines and methods | |
| US6653890B2 (en) | Well bias control circuit | |
| US7667509B2 (en) | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero | |
| US20110156760A1 (en) | Temperature-stable oscillator circuit having frequency-to-current feedback | |
| EP0608972A1 (en) | Digital clock waveform generators | |
| US20170279441A1 (en) | Clock correction device and clock correcting method | |
| JPH0888565A (ja) | 無抵抗器型の電圧制御発振器 | |
| US6603339B2 (en) | Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator | |
| US6621314B2 (en) | Delay locked loop | |
| KR100400317B1 (ko) | 클럭 동기 장치의 지연 회로 | |
| US6531974B1 (en) | Controlling time delay | |
| JP3795733B2 (ja) | 半導体集積回路 | |
| US6504439B1 (en) | Voltage controlled oscillation circuit having oscillation frequency variable control units inserted between inversion circuit elements | |
| US6271696B1 (en) | Phase adjustment circuit | |
| US6900684B2 (en) | Pulse processing circuit and frequency multiplier circuit | |
| US7084689B2 (en) | Method and apparatus for generating non-skewed complementary signals through interpolation | |
| JPH06216705A (ja) | 可変遅延回路 | |
| JP3792329B2 (ja) | 内部クロック発生回路 | |
| JPH1041788A (ja) | リングオシレーター | |
| US20040085140A1 (en) | Clock signal generating circuit | |
| JP3028023B2 (ja) | 集積化ディジタル回路 | |
| CN114265470A (zh) | 时钟电路及为cpu提供时钟的方法 | |
| US6940331B2 (en) | Delayed tap signal generating circuit for controlling delay by interpolating two input clocks |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140516 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |