JPH05252222A - シリアル送受信回路 - Google Patents
シリアル送受信回路Info
- Publication number
- JPH05252222A JPH05252222A JP4083258A JP8325892A JPH05252222A JP H05252222 A JPH05252222 A JP H05252222A JP 4083258 A JP4083258 A JP 4083258A JP 8325892 A JP8325892 A JP 8325892A JP H05252222 A JPH05252222 A JP H05252222A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- serial
- counting
- serial clock
- input
- Prior art date
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- Granted
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Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 シリアル通信におけるシリアルクロック線へ
のノイズによる誤動作状態から正常状態に、ソフトウェ
アまたは高機能タイマを用いることなく復帰させ、かつ
シリアル通信の信頼性を向上させる。 【構成】 シリアルクロック線への入力信号をトリガと
して所定時間後に信号を出力する回路５が、ＡＮＤゲー
ト４の出力とシリアルクロック数カウンタ２のクリア端
子の間にＯＲゲート６を介して接続されている。所定時
間はシリアルクロック幅より若干長めにとっている。こ
れにより、ノイズによりシフトレジスタ１が誤動作して
も正常状態に速やかに復帰させることができる。
のノイズによる誤動作状態から正常状態に、ソフトウェ
アまたは高機能タイマを用いることなく復帰させ、かつ
シリアル通信の信頼性を向上させる。 【構成】 シリアルクロック線への入力信号をトリガと
して所定時間後に信号を出力する回路５が、ＡＮＤゲー
ト４の出力とシリアルクロック数カウンタ２のクリア端
子の間にＯＲゲート６を介して接続されている。所定時
間はシリアルクロック幅より若干長めにとっている。こ
れにより、ノイズによりシフトレジスタ１が誤動作して
も正常状態に速やかに復帰させることができる。
Description
【０００１】
【産業上の利用分野】本発明はシリアル送受信回路にお
いてシリアルクロック信号線への入力クロック数のカウ
ント回路、さらに詳しくいえばノイズ等をカウントする
ことで起きる誤動作から復帰するためのハードウェア回
路に関する。
いてシリアルクロック信号線への入力クロック数のカウ
ント回路、さらに詳しくいえばノイズ等をカウントする
ことで起きる誤動作から復帰するためのハードウェア回
路に関する。
【０００２】
【従来の技術】図５を用いて従来のシリアル送受信回路
の構成および動作を説明する。図５において、シリアル
動作開始要求信号Ｓ１によりシリアルクロック数カウン
タ２が０にリセットされる。同時にシリアル動作開始要
求信号Ｓ１はＲＳフリップフロップ３のセット入力に接
続されているので、ＲＳフリップフロップ３の出力Ｓ２
をＨレベルにする。これによりＡＮＤゲート４のゲート
が開きシリアルクロック入力信号Ｓ３の入力が許可され
るので、ＡＮＤゲート４の出力Ｓ６はシリアルクロック
入力信号Ｓ３と等しくなる。よって、この時点からのシ
リアルクロック入力Ｓ３へのクロック入力はシリアルク
ロック数カウンタ２によってカウントされていく。
の構成および動作を説明する。図５において、シリアル
動作開始要求信号Ｓ１によりシリアルクロック数カウン
タ２が０にリセットされる。同時にシリアル動作開始要
求信号Ｓ１はＲＳフリップフロップ３のセット入力に接
続されているので、ＲＳフリップフロップ３の出力Ｓ２
をＨレベルにする。これによりＡＮＤゲート４のゲート
が開きシリアルクロック入力信号Ｓ３の入力が許可され
るので、ＡＮＤゲート４の出力Ｓ６はシリアルクロック
入力信号Ｓ３と等しくなる。よって、この時点からのシ
リアルクロック入力Ｓ３へのクロック入力はシリアルク
ロック数カウンタ２によってカウントされていく。
【０００３】また、ＡＮＤゲート４の出力Ｓ６はｎ桁の
シフトレジスタ１にもシフトとして入力されているの
で、シリアル入力Ｓ４へのデータはシリアルクロック入
力３によってシフトレジスタ１のＬＳＢ側から取り込ま
れていく。これとともにこのシフト動作によって当初シ
フトレジスタ１に格納されていたデータがＭＳＢ側から
シリアル出力線Ｓ５に出力される。上記の動作をｎ回繰
り返すと、シフトレジスタ１の全桁が新たなデータで埋
まり、当初シフトレジスタ１に格納されていたデータは
全てシリアルデータ出力線Ｓ５に送り出される。同時に
シリアルクロック数カウンタ２はオーバーフローし、シ
リアル通信完了信号Ｓ７としてソフトウェアや他のハー
ドウェアに伝えられる。
シフトレジスタ１にもシフトとして入力されているの
で、シリアル入力Ｓ４へのデータはシリアルクロック入
力３によってシフトレジスタ１のＬＳＢ側から取り込ま
れていく。これとともにこのシフト動作によって当初シ
フトレジスタ１に格納されていたデータがＭＳＢ側から
シリアル出力線Ｓ５に出力される。上記の動作をｎ回繰
り返すと、シフトレジスタ１の全桁が新たなデータで埋
まり、当初シフトレジスタ１に格納されていたデータは
全てシリアルデータ出力線Ｓ５に送り出される。同時に
シリアルクロック数カウンタ２はオーバーフローし、シ
リアル通信完了信号Ｓ７としてソフトウェアや他のハー
ドウェアに伝えられる。
【０００４】また、シリアル通信完了信号Ｓ７によりＲ
Ｓフリップフロップ３の出力がリセットされ、以後、シ
リアル動作開始要求入力Ｓ１への信号入力でシリアル通
信が再開されるまでは、シリアルクロック入力Ｓ３がシ
フトレジスタ１，シリアルクロック数カウンタ２に伝達
されないようになる。
Ｓフリップフロップ３の出力がリセットされ、以後、シ
リアル動作開始要求入力Ｓ１への信号入力でシリアル通
信が再開されるまでは、シリアルクロック入力Ｓ３がシ
フトレジスタ１，シリアルクロック数カウンタ２に伝達
されないようになる。
【０００５】
【発明が解決しようとする課題】ところで、上記シリア
ル送受信回路において、シリアルクロック入力線Ｓ３に
ノイズが印加されシリアルクロック数カウンタ２がイン
クリメントされると、本来のシリアルクロックの７発目
と８発目の間でシリアル通信完了信号Ｓ７がセットされ
てしまう。そして、シリアルクロックの８発目を、次の
通信時のシリアルクロックの１発目と見なして動作を継
続するため、結果として正常な通信が出来なくなる。
ル送受信回路において、シリアルクロック入力線Ｓ３に
ノイズが印加されシリアルクロック数カウンタ２がイン
クリメントされると、本来のシリアルクロックの７発目
と８発目の間でシリアル通信完了信号Ｓ７がセットされ
てしまう。そして、シリアルクロックの８発目を、次の
通信時のシリアルクロックの１発目と見なして動作を継
続するため、結果として正常な通信が出来なくなる。
【０００６】そこで、シリアル通信におけるシリアルク
ロック線へのノイズによる誤動作から復帰させるために
シリアルクロック数を数えているカウンタを通信の合間
にクリアする動作が必要である。この動作をソフトウェ
アで行った場合、他の処理の実行もあるので頻繁に行う
ことはできない。また、単純な時間計測のために高機能
タイマを費やしてしまうこととなるので、マイコンの使
用できる能力を狭めてしまうことにもなる。本発明の目
的は上記問題を解決するとともにシリアル通信の信頼性
を向上させることができるシリアル送受信回路を提供す
ることにある。
ロック線へのノイズによる誤動作から復帰させるために
シリアルクロック数を数えているカウンタを通信の合間
にクリアする動作が必要である。この動作をソフトウェ
アで行った場合、他の処理の実行もあるので頻繁に行う
ことはできない。また、単純な時間計測のために高機能
タイマを費やしてしまうこととなるので、マイコンの使
用できる能力を狭めてしまうことにもなる。本発明の目
的は上記問題を解決するとともにシリアル通信の信頼性
を向上させることができるシリアル送受信回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に本発明によるシリアル送受信回路はシリアルデータを
送受信する回路において、シリアルデータを格納する記
憶回路と、シリアルクロック数をカウントする計数回路
と、前記計数回路のカウント数が所定数に達しているか
否かを他のハードウェアに伝えるための回路と、シリア
ル通信動作の許可／禁止を司る制御回路と、シリアルデ
ータ転送クロック信号線への信号入力をトリガとし、シ
リアルクロック幅より若干長めの時間後に前記計数回路
を初期化する信号を発生する初期化信号発生回路とを備
えて構成されている。
に本発明によるシリアル送受信回路はシリアルデータを
送受信する回路において、シリアルデータを格納する記
憶回路と、シリアルクロック数をカウントする計数回路
と、前記計数回路のカウント数が所定数に達しているか
否かを他のハードウェアに伝えるための回路と、シリア
ル通信動作の許可／禁止を司る制御回路と、シリアルデ
ータ転送クロック信号線への信号入力をトリガとし、シ
リアルクロック幅より若干長めの時間後に前記計数回路
を初期化する信号を発生する初期化信号発生回路とを備
えて構成されている。
【０００８】また、本発明はシリアルデータを送受信す
る回路において、シリアルデータを格納する記憶回路
と、シリアルクロック数をカウントする計数回路と、前
記計数回路のカウント数が所定数に達しているか否かを
他のハードウェアに伝えるための回路と、シリアル通信
動作の許可／禁止を司る回路と、シリアルデータ転送ク
ロック信号線への信号入力と前記許可／禁止を司る回路
の間に接続され、シリアルクロックより短いノイズをマ
スクする回路とを備えて構成されている。
る回路において、シリアルデータを格納する記憶回路
と、シリアルクロック数をカウントする計数回路と、前
記計数回路のカウント数が所定数に達しているか否かを
他のハードウェアに伝えるための回路と、シリアル通信
動作の許可／禁止を司る回路と、シリアルデータ転送ク
ロック信号線への信号入力と前記許可／禁止を司る回路
の間に接続され、シリアルクロックより短いノイズをマ
スクする回路とを備えて構成されている。
【０００９】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１は本発明によるシリアル送受信回路の実
施例を示す回路ブロック図である。トリガ入力してから
所定時間後に初期化信号を発生する回路５がＡＮＤゲー
ト出力Ｓ６とシステムクロック数カウンタ２のクリア入
力の間に挿入されている。初期化信号発生回路５の入力
はＡＮＤゲート出力Ｓ６に、出力Ｓ８はＯＲゲート６を
介してシステムクロック数カウンタ２のクリア入力に接
続されている。初期化信号発生回路５はリトリガ可能
（リトリガ時点から時間は再計測する）で、その遅延時
間はシステムクロック周期時間より長いく設定されてい
る。
説明する。図１は本発明によるシリアル送受信回路の実
施例を示す回路ブロック図である。トリガ入力してから
所定時間後に初期化信号を発生する回路５がＡＮＤゲー
ト出力Ｓ６とシステムクロック数カウンタ２のクリア入
力の間に挿入されている。初期化信号発生回路５の入力
はＡＮＤゲート出力Ｓ６に、出力Ｓ８はＯＲゲート６を
介してシステムクロック数カウンタ２のクリア入力に接
続されている。初期化信号発生回路５はリトリガ可能
（リトリガ時点から時間は再計測する）で、その遅延時
間はシステムクロック周期時間より長いく設定されてい
る。
【００１０】ＡＮＤゲート出力Ｓ６の立ち上がりエッジ
を初期化信号発生回路５のトリガ入力としていることに
より、ＡＮＤゲートＳ６へ伝達するシリアルクロック入
力Ｓ３からのクロック信号やノイズで初期化信号発生回
路５の遅延時間計測が開始される。シリアルクロックの
場合は、初期化信号発生回路５の遅延時間経過までに次
のシリアルクロック入力があり、初期化信号発生回路５
に対してその都度リトリガ入力があるので、図２（ａ）
に示すように１〜７発目の入力（Ｓ６）では初期化信号
発生回路５の信号出力はなく、リトリガ入力がなくなる
シリアルクロック８発目終了後から次のシリアルクロッ
ク１発目の間で信号（Ｓ８）が出力される。
を初期化信号発生回路５のトリガ入力としていることに
より、ＡＮＤゲートＳ６へ伝達するシリアルクロック入
力Ｓ３からのクロック信号やノイズで初期化信号発生回
路５の遅延時間計測が開始される。シリアルクロックの
場合は、初期化信号発生回路５の遅延時間経過までに次
のシリアルクロック入力があり、初期化信号発生回路５
に対してその都度リトリガ入力があるので、図２（ａ）
に示すように１〜７発目の入力（Ｓ６）では初期化信号
発生回路５の信号出力はなく、リトリガ入力がなくなる
シリアルクロック８発目終了後から次のシリアルクロッ
ク１発目の間で信号（Ｓ８）が出力される。
【００１１】ノイズの場合は図２（ｂ）のようにノイズ
から遅延時間内に次の入力（シリアルクロックまたはノ
イズ）がない限り１発で信号が出力される。よって、初
期化信号発生回路５の信号出力Ｓ８をシリアルクロック
数カウンタ２のクリア条件の１つに追加したことにより
ノイズのあるなしにかかわらず次の通信までにシリアル
クロック数カウンタ２は初期化される。前述のノイズ後
から遅延時間内に次の通信が開始された場合、図３
（ｃ）に示すようにその通信ではシリアルクロック数カ
ウンタ２の値がずれ、さらにノイズの分だけクロックが
余るというエラー状態に陥るが、次の通信までに遅延時
間が経過し信号が発生されるため、以降の通信がずれる
ことはなくなる。これによる通信エラーデータも、２度
一致やパリティビット付加といった手段で通信そのもの
に冗長性を持たせることにより排除できる。さらに、本
発明はシリアルクロック入力Ｓ３の立ち上がりからの時
間に依存するだけであるので、ノイズの長さに影響を受
けることがないという利点がある。
から遅延時間内に次の入力（シリアルクロックまたはノ
イズ）がない限り１発で信号が出力される。よって、初
期化信号発生回路５の信号出力Ｓ８をシリアルクロック
数カウンタ２のクリア条件の１つに追加したことにより
ノイズのあるなしにかかわらず次の通信までにシリアル
クロック数カウンタ２は初期化される。前述のノイズ後
から遅延時間内に次の通信が開始された場合、図３
（ｃ）に示すようにその通信ではシリアルクロック数カ
ウンタ２の値がずれ、さらにノイズの分だけクロックが
余るというエラー状態に陥るが、次の通信までに遅延時
間が経過し信号が発生されるため、以降の通信がずれる
ことはなくなる。これによる通信エラーデータも、２度
一致やパリティビット付加といった手段で通信そのもの
に冗長性を持たせることにより排除できる。さらに、本
発明はシリアルクロック入力Ｓ３の立ち上がりからの時
間に依存するだけであるので、ノイズの長さに影響を受
けることがないという利点がある。
【００１２】図３は本発明の他の実施例を示す回路ブロ
ック図である。本実施例はシリアルクロック入力Ｓ３の
立ち下がりをトリガとして所定時間パルスを出力するワ
ンショット回路８と、ワンショット回路８のトリガ入力
からパルス出力開始までの遅延時間よりも少し長く遅延
させる遅延回路９と、ワンショット回路８の出力Ｓ８と
遅延回路９の出力Ｓ９の論理和をとるＯＲゲート７を、
シリアルクロック入力３とＡＮＤゲート４の間に挿入し
ている。他の構成は従来の回路と同じである。図４は図
３の回路でノイズが重畳したときと、シリアルクロック
入力時のタイミングチャートである。シリアルクロック
入力Ｓ３に対するワンショット回路８のパルス出力時間
よりも短い信号入力はＯＲゲート７でマスクされるの
で、Ｓ１０にはノイズはのることはない。この実施例で
はシリアルクロックより短いノイズしか除去できない
が、シフトレジスタ１をシフトさせずに済むという利点
がある。
ック図である。本実施例はシリアルクロック入力Ｓ３の
立ち下がりをトリガとして所定時間パルスを出力するワ
ンショット回路８と、ワンショット回路８のトリガ入力
からパルス出力開始までの遅延時間よりも少し長く遅延
させる遅延回路９と、ワンショット回路８の出力Ｓ８と
遅延回路９の出力Ｓ９の論理和をとるＯＲゲート７を、
シリアルクロック入力３とＡＮＤゲート４の間に挿入し
ている。他の構成は従来の回路と同じである。図４は図
３の回路でノイズが重畳したときと、シリアルクロック
入力時のタイミングチャートである。シリアルクロック
入力Ｓ３に対するワンショット回路８のパルス出力時間
よりも短い信号入力はＯＲゲート７でマスクされるの
で、Ｓ１０にはノイズはのることはない。この実施例で
はシリアルクロックより短いノイズしか除去できない
が、シフトレジスタ１をシフトさせずに済むという利点
がある。
【００１３】
【発明の効果】以上、説明したように本発明によれば、
シリアル通信でのシリアルクロックに対するノイズの対
策を簡単なハードウエアの追加で実現できる。したがっ
て、シリアルクロック線へのノイズ入力による通信ズレ
を防止することにより数個のシリアルデータで１つのブ
ロックを形成するような通信において、ブロックの境を
示すための信号線を別途準備しなくてもブロック間に遅
延時間より十分長い休息時間を設定するだけで、信頼性
の高い通信を行うことができる。また、複数のデバイス
間でシリアルデータ線を共用し、シリアルクロック線は
個々の通信網で別々に備えているシステムでも充分な信
頼性を得ることができる。
シリアル通信でのシリアルクロックに対するノイズの対
策を簡単なハードウエアの追加で実現できる。したがっ
て、シリアルクロック線へのノイズ入力による通信ズレ
を防止することにより数個のシリアルデータで１つのブ
ロックを形成するような通信において、ブロックの境を
示すための信号線を別途準備しなくてもブロック間に遅
延時間より十分長い休息時間を設定するだけで、信頼性
の高い通信を行うことができる。また、複数のデバイス
間でシリアルデータ線を共用し、シリアルクロック線は
個々の通信網で別々に備えているシステムでも充分な信
頼性を得ることができる。
【図１】本発明によるシリアル送受信回路の実施例を示
す回路ブロック図である。
す回路ブロック図である。
【図２】本発明で用いた遅延回路部の入力と出力の関係
を示すタイミングチャートで、（ａ）は正常な通信時の
タイミングチャート，（ｂ）はノイズが重畳したときの
タイミングチャート，（ｃ）はノイズが重畳してから遅
延時間内に次の通信が始まった場合のタイミングチャー
トである。
を示すタイミングチャートで、（ａ）は正常な通信時の
タイミングチャート，（ｂ）はノイズが重畳したときの
タイミングチャート，（ｃ）はノイズが重畳してから遅
延時間内に次の通信が始まった場合のタイミングチャー
トである。
【図３】本発明によるシリアル送受信回路の他の実施例
を示す回路ブロック図である。
を示す回路ブロック図である。
【図４】図３の回路でノイズが重畳したときと、シリア
ルクロック入力時のタイミングチャートである。
ルクロック入力時のタイミングチャートである。
【図５】従来のシリアル送受信回路の一例を示す回路ブ
ロック図である。
ロック図である。
１…ｎ桁シフトレジスタ ２…シリアルクロック数カウンタ ３…ＲＳフリップフロップ ４…ＡＮＤゲート ５…初期信号発生回路 ６…ＯＲゲート ７…遅延回路 ８…ワンショットパルス発生回路 ９…遅延回路
Claims (2)
- 【請求項１】シリアルデータを送受信する回路におい
て、 シリアルデータを格納する記憶回路と、 シリアルクロック数をカウントする計数回路と、 前記計数回路のカウント数が所定数に達しているか否か
を他のハードウェアに伝えるための回路と、 シリアル通信動作の許可／禁止を司る回路と、 シリアルデータ転送クロック信号線への信号入力をトリ
ガとし、シリアルクロック幅より若干長めの時間後に前
記計数回路を初期化する信号を発生する初期化信号発生
回路と、 を備えたことを特徴とするシリアル送受信回路。 - 【請求項２】 シリアルデータを送受信する回路におい
て、 シリアルデータを格納する記憶回路と、 シリアルクロック数をカウントする計数回路と、 前記計数回路のカウント数が所定数に達しているか否か
を他のハードウェアに伝えるための回路と、 シリアル通信動作の許可／禁止を司る回路と、 シリアルデータ転送クロック信号線への信号入力と前記
許可／禁止を司る回路の間に接続され、シリアルクロッ
クより短いノイズをマスクする回路と、 を備えたことを特徴とするシリアル送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083258A JP2842728B2 (ja) | 1992-03-05 | 1992-03-05 | シリアル送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083258A JP2842728B2 (ja) | 1992-03-05 | 1992-03-05 | シリアル送受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252222A true JPH05252222A (ja) | 1993-09-28 |
| JP2842728B2 JP2842728B2 (ja) | 1999-01-06 |
Family
ID=13797319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083258A Expired - Lifetime JP2842728B2 (ja) | 1992-03-05 | 1992-03-05 | シリアル送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842728B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116255A (ja) * | 2005-10-18 | 2007-05-10 | Denso Corp | シリアル通信回路及びａ／ｄ変換システム |
-
1992
- 1992-03-05 JP JP4083258A patent/JP2842728B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007116255A (ja) * | 2005-10-18 | 2007-05-10 | Denso Corp | シリアル通信回路及びａ／ｄ変換システム |
| JP4508072B2 (ja) * | 2005-10-18 | 2010-07-21 | 株式会社デンソー | シリアル通信回路及びａ／ｄ変換システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2842728B2 (ja) | 1999-01-06 |
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