JP3173457B2 - データ通信装置 - Google Patents
データ通信装置Info
- Publication number
- JP3173457B2 JP3173457B2 JP7474998A JP7474998A JP3173457B2 JP 3173457 B2 JP3173457 B2 JP 3173457B2 JP 7474998 A JP7474998 A JP 7474998A JP 7474998 A JP7474998 A JP 7474998A JP 3173457 B2 JP3173457 B2 JP 3173457B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- circuit
- reception
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/144—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements
- H04L27/152—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は転送レートによらな
いクロック補正を行い、正常なデータ受信とデータ通信
の高速化を同時に実現することができるデータ通信装置
に関する。
いクロック補正を行い、正常なデータ受信とデータ通信
の高速化を同時に実現することができるデータ通信装置
に関する。
【０００２】
【従来の技術】図１０は特開昭６１−７７５６号公報に
記載されている従来のデータ通信装置の構成を示すブロ
ック図である。なお、以下の説明において、Ｎはクロッ
クの分周比を示す整数、ｎは装置構成により決まる分周
比の上限を示す整数である。
記載されている従来のデータ通信装置の構成を示すブロ
ック図である。なお、以下の説明において、Ｎはクロッ
クの分周比を示す整数、ｎは装置構成により決まる分周
比の上限を示す整数である。
【０００３】この従来のデータ通信装置は、データ通信
回路101と、外部インターフェース回路102と、送信クロ
ック分周回路103と、受信クロック分周回路104と、デー
タ遷移検出回路105とにより構成される。データ通信回
路101は受信データシフトクロック306で受信シリアルデ
ータ302に入力されるデータを受信する機能と、送信デ
ータシフトクロック304で送信シリアルデータ301へデー
タを送信する機能を持つ。また、データ通信回路101は
予め装置外部の通信相手との間で決定されている転送レ
ート（基本クロック303の2分周）に基づき、分周比選択
信号309（Ｎ＝１〜ｎ）を出力する。外部インターフェ
ース回路102は装置外部とのインターフェース機能を持
つ。送信クロック分周回路103及び受信クロック分周回
路104は入力される分周比選択信号309に基づき基本クロ
ック303を分周し、夫々送信データシフトクロック304及
び受信データシフトクロック306を出力する。送信デー
タシフトクロック304はデータ通信回路101が有する端子
へ入力される。受信データシフトクロック306はデータ
通信回路101が有する端子へ入力される。
回路101と、外部インターフェース回路102と、送信クロ
ック分周回路103と、受信クロック分周回路104と、デー
タ遷移検出回路105とにより構成される。データ通信回
路101は受信データシフトクロック306で受信シリアルデ
ータ302に入力されるデータを受信する機能と、送信デ
ータシフトクロック304で送信シリアルデータ301へデー
タを送信する機能を持つ。また、データ通信回路101は
予め装置外部の通信相手との間で決定されている転送レ
ート（基本クロック303の2分周）に基づき、分周比選択
信号309（Ｎ＝１〜ｎ）を出力する。外部インターフェ
ース回路102は装置外部とのインターフェース機能を持
つ。送信クロック分周回路103及び受信クロック分周回
路104は入力される分周比選択信号309に基づき基本クロ
ック303を分周し、夫々送信データシフトクロック304及
び受信データシフトクロック306を出力する。送信デー
タシフトクロック304はデータ通信回路101が有する端子
へ入力される。受信データシフトクロック306はデータ
通信回路101が有する端子へ入力される。
【０００４】受信クロック分周回路104は、図１１に示
すように、基本クロック303の入力を制御するＡＮＤゲ
ート529、基本クロック303を分周するｎ段接続Ｔ型フリ
ップフロップ517と、受信クロック分周回路104から出力
する受信データシフトクロックを選択するｎ入力セレク
タ519、及び受信クロック数をカウントする受信ビット
数カウンタ528を有している。このｎ段接続T型フリップ
フロップ517は、初期化端子ＲＤに受信クロック分周回
路初期化信号310が入力されることによって初期化され
る構成になっている。データ遷移検出回路105は、受信
シリアルデータ302におけるデータ遷移を検出すると、
受信クロック分周回路初期化信号310を出力する機能を
有する。
すように、基本クロック303の入力を制御するＡＮＤゲ
ート529、基本クロック303を分周するｎ段接続Ｔ型フリ
ップフロップ517と、受信クロック分周回路104から出力
する受信データシフトクロックを選択するｎ入力セレク
タ519、及び受信クロック数をカウントする受信ビット
数カウンタ528を有している。このｎ段接続T型フリップ
フロップ517は、初期化端子ＲＤに受信クロック分周回
路初期化信号310が入力されることによって初期化され
る構成になっている。データ遷移検出回路105は、受信
シリアルデータ302におけるデータ遷移を検出すると、
受信クロック分周回路初期化信号310を出力する機能を
有する。
【０００５】次に、この従来のデータ通信装置の動作に
ついて図１２のタイミングチャートを参照して説明す
る。図１２は受信データシフトクロック306を基本クロ
ック303の８分周に設定した場合の受信時の動作タイミ
ングを示している。受信時は2通りの動作状態がある。
受信シリアルデータ302に変化がない場合、受信クロッ
ク分周回路104は基本クロック303を単純に分周し、受信
データシフトクロック306をデータ通信回路101へ供給す
ることによって、データ通信回路101は受信データシフ
トクロック306の立ち上がりエッジ同期で受信シリアル
データ302をラッチする。
ついて図１２のタイミングチャートを参照して説明す
る。図１２は受信データシフトクロック306を基本クロ
ック303の８分周に設定した場合の受信時の動作タイミ
ングを示している。受信時は2通りの動作状態がある。
受信シリアルデータ302に変化がない場合、受信クロッ
ク分周回路104は基本クロック303を単純に分周し、受信
データシフトクロック306をデータ通信回路101へ供給す
ることによって、データ通信回路101は受信データシフ
トクロック306の立ち上がりエッジ同期で受信シリアル
データ302をラッチする。
【０００６】受信シリアルデータ302に変化がある場合
は、データ遷移検出回路105がそのデータ遷移を検出
し、受信クロック分周回路初期化信号310を出力する。
受信クロック分周回路104は受信クロック分周回路初期
化信号310を受けてクロック分周を一旦初期化する。そ
の後、受信クロック分周回路初期化信号310が立ち下が
ると、受信クロック分周回路104はクロック分周を再開
し、受信データシフトクロック306をデータ通信回路101
へ再供給することによって、データ通信回路101は受信
データシフトクロック306の立ち上がりエッジ同期によ
る受信シリアルデータ302のラッチを再開する。受信シ
リアルデータ302に変化がある場合のデータ通信回路101
でのラッチタイミングは、この動作により常に受信シリ
アルデータ302のビット長の中間に補正される構成とな
っている。
は、データ遷移検出回路105がそのデータ遷移を検出
し、受信クロック分周回路初期化信号310を出力する。
受信クロック分周回路104は受信クロック分周回路初期
化信号310を受けてクロック分周を一旦初期化する。そ
の後、受信クロック分周回路初期化信号310が立ち下が
ると、受信クロック分周回路104はクロック分周を再開
し、受信データシフトクロック306をデータ通信回路101
へ再供給することによって、データ通信回路101は受信
データシフトクロック306の立ち上がりエッジ同期によ
る受信シリアルデータ302のラッチを再開する。受信シ
リアルデータ302に変化がある場合のデータ通信回路101
でのラッチタイミングは、この動作により常に受信シリ
アルデータ302のビット長の中間に補正される構成とな
っている。
【０００７】
【発明が解決しようとする課題】一方、図１３は受信デ
ータシフトクロック306を基本クロック303の２分周に設
定した場合の受信時の動作タイミングを示している。こ
の設定時に、受信クロック分周回路初期化信号310のパ
ルス幅が基本クロック303の１／２周期間の長さで、な
おかつ受信データシフトクロック306が論理レベル”
１”の区間で受信クロック分周回路初期化信号310によ
る初期化が入った場合は、ｎ段接続Ｔ型フリップフロッ
プ517が初期化された直後の基本クロック303の立ち上が
りエッジで、直ちにカウント動作を再開してしまい、受
信データシフトクロック306が分周されない可能性があ
った。即ち、クロック短縮のクロック補正が誤って発生
し、データ通信回路101における正常な受信動作ができ
ない可能性があった。
ータシフトクロック306を基本クロック303の２分周に設
定した場合の受信時の動作タイミングを示している。こ
の設定時に、受信クロック分周回路初期化信号310のパ
ルス幅が基本クロック303の１／２周期間の長さで、な
おかつ受信データシフトクロック306が論理レベル”
１”の区間で受信クロック分周回路初期化信号310によ
る初期化が入った場合は、ｎ段接続Ｔ型フリップフロッ
プ517が初期化された直後の基本クロック303の立ち上が
りエッジで、直ちにカウント動作を再開してしまい、受
信データシフトクロック306が分周されない可能性があ
った。即ち、クロック短縮のクロック補正が誤って発生
し、データ通信回路101における正常な受信動作ができ
ない可能性があった。
【０００８】これを回避するために、受信クロック分周
回路初期化信号310のパルス幅を基本クロック303の1周
期間の長さまで延長すると、受信クロック分周回路初期
化信号310による初期化が入っても、２分周クロックの
立ち上がりエッジタイミングが変化しない虞があった。
即ち、クロック補正が作用しないタイミングがあり、デ
ータ通信回路101における正常な受信動作ができない可
能性があった。
回路初期化信号310のパルス幅を基本クロック303の1周
期間の長さまで延長すると、受信クロック分周回路初期
化信号310による初期化が入っても、２分周クロックの
立ち上がりエッジタイミングが変化しない虞があった。
即ち、クロック補正が作用しないタイミングがあり、デ
ータ通信回路101における正常な受信動作ができない可
能性があった。
【０００９】更に、受信クロック分周回路初期化信号31
0のパルス幅を基本クロック303の1周期以上まで延長す
ると、受信クロック分周回路初期化信号310による初期
化でのｎ段接続Ｔ型フリップフロップ517の停止期間が
長くなりすぎ、クロック伸長のクロック補正が誤って発
生し、受信データのラッチタイミングが欠落し、データ
通信回路101における正常な受信動作ができない可能性
があった。
0のパルス幅を基本クロック303の1周期以上まで延長す
ると、受信クロック分周回路初期化信号310による初期
化でのｎ段接続Ｔ型フリップフロップ517の停止期間が
長くなりすぎ、クロック伸長のクロック補正が誤って発
生し、受信データのラッチタイミングが欠落し、データ
通信回路101における正常な受信動作ができない可能性
があった。
【００１０】これらの問題点は以下の理由により発生す
る。従来のデータ通信装置の構成は、受信データシフト
クロックの補正を分周器の初期化で行っているため、基
本クロックに対する受信データシフトクロックの分周割
合が低い場合は分周動作と初期化動作のタイミングによ
り初期化動作が機能しないか、又は受信データに対して
誤ったタイミングで初期化動作が発生するなど、クロッ
ク補正動作が有効に機能せず、正常な受信動作ができな
い構成になっていた。
る。従来のデータ通信装置の構成は、受信データシフト
クロックの補正を分周器の初期化で行っているため、基
本クロックに対する受信データシフトクロックの分周割
合が低い場合は分周動作と初期化動作のタイミングによ
り初期化動作が機能しないか、又は受信データに対して
誤ったタイミングで初期化動作が発生するなど、クロッ
ク補正動作が有効に機能せず、正常な受信動作ができな
い構成になっていた。
【００１１】具体的には、従来装置においては、前述の
とおり、データ通信回路へ供給する受信データシフトク
ロックを基本クロックの２分周とした場合、受信データ
シフトクロック分周器の初期化が正常に行われないか、
又は誤ったタイミングでクロック短縮及びクロック伸長
が発生し、受信データシフトクロックが受信データに対
して誤ったタイミングでデータ通信回路に供給されて、
受信シリアルデータの正常な受信動作ができない可能性
があり、データ通信を高速化できない構成になってい
た。
とおり、データ通信回路へ供給する受信データシフトク
ロックを基本クロックの２分周とした場合、受信データ
シフトクロック分周器の初期化が正常に行われないか、
又は誤ったタイミングでクロック短縮及びクロック伸長
が発生し、受信データシフトクロックが受信データに対
して誤ったタイミングでデータ通信回路に供給されて、
受信シリアルデータの正常な受信動作ができない可能性
があり、データ通信を高速化できない構成になってい
た。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、データ転送レートによらないクロック補正
を行うことにより、正常なデータ受信動作と転送レート
の高速化を同時に実現できるデータ通信装置を提供する
ことを目的とする。
のであって、データ転送レートによらないクロック補正
を行うことにより、正常なデータ受信動作と転送レート
の高速化を同時に実現できるデータ通信装置を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明に係るデータ通信
装置は、装置外部から入力されるデータを受信データと
して装置内部へ出力し装置内部から入力される送信デー
タを装置外部へ出力する外部インタフェース回路と、入
力される送信データをシフトクロックに同期して出力し
入力される受信データをシフトクロックに同期して格納
する通信回路と、入力される受信データシフトクロック
を遅延させ位相照合用クロックとして出力する遅延回路
と、入力される受信データシフトクロックと位相照合用
クロックの論理レベルに基づき受信データの遷移期待区
間を決定し受信データシフトクロックの位相と入力され
る受信データの遷移点との照合を行い受信データシフト
クロックの位相に対して受信データ遷移点が早い場合は
受信データシフトクロックの短縮が必要であると検出し
クロック短縮タイミング信号の出力を行い受信データシ
フトクロックの位相に対して受信データの遷移点が遅い
場合は受信データシフトクロックの伸長が必要であると
検出しクロック伸長タイミング信号の出力を行う位相検
出・照合回路と、装置外部から入力される基本クロック
を分周して受信データシフトクロックの出力を行いクロ
ック短縮タイミング信号が入力された場合は受信データ
シフトクロックを短縮補正して出力しクロック伸長タイ
ミング信号が入力された場合は受信データシフトクロッ
クを伸長補正して出力する受信クロック分周・補正回路
と、装置に入力される基本クロックを分周して送信デー
タシフトクロックを出力する送信クロック分周回路とを
有し、データ転送レートによらないクロック補正を行う
ことを特徴とする。
装置は、装置外部から入力されるデータを受信データと
して装置内部へ出力し装置内部から入力される送信デー
タを装置外部へ出力する外部インタフェース回路と、入
力される送信データをシフトクロックに同期して出力し
入力される受信データをシフトクロックに同期して格納
する通信回路と、入力される受信データシフトクロック
を遅延させ位相照合用クロックとして出力する遅延回路
と、入力される受信データシフトクロックと位相照合用
クロックの論理レベルに基づき受信データの遷移期待区
間を決定し受信データシフトクロックの位相と入力され
る受信データの遷移点との照合を行い受信データシフト
クロックの位相に対して受信データ遷移点が早い場合は
受信データシフトクロックの短縮が必要であると検出し
クロック短縮タイミング信号の出力を行い受信データシ
フトクロックの位相に対して受信データの遷移点が遅い
場合は受信データシフトクロックの伸長が必要であると
検出しクロック伸長タイミング信号の出力を行う位相検
出・照合回路と、装置外部から入力される基本クロック
を分周して受信データシフトクロックの出力を行いクロ
ック短縮タイミング信号が入力された場合は受信データ
シフトクロックを短縮補正して出力しクロック伸長タイ
ミング信号が入力された場合は受信データシフトクロッ
クを伸長補正して出力する受信クロック分周・補正回路
と、装置に入力される基本クロックを分周して送信デー
タシフトクロックを出力する送信クロック分周回路とを
有し、データ転送レートによらないクロック補正を行う
ことを特徴とする。
【００１４】本発明においては、受信データ遷移検出回
路に受信データシフトクロックとこれを遅延させた位相
照合用クロックを入力し、この２本のクロックで決定さ
れるデータ遷移期待区間と受信データ遷移点を照合する
回路を設けることと、受信クロック分周回路にその位相
の照合結果を示す信号に基づき受信データシフトクロッ
クを補正する回路を設けることにより、転送レートによ
らないクロック補正を行い、正常なデータ受信とデータ
通信の高速化を同時に実現することができる。
路に受信データシフトクロックとこれを遅延させた位相
照合用クロックを入力し、この２本のクロックで決定さ
れるデータ遷移期待区間と受信データ遷移点を照合する
回路を設けることと、受信クロック分周回路にその位相
の照合結果を示す信号に基づき受信データシフトクロッ
クを補正する回路を設けることにより、転送レートによ
らないクロック補正を行い、正常なデータ受信とデータ
通信の高速化を同時に実現することができる。
【００１５】
【発明の実施の形態】次に、添付の図面を参照して本発
明の実施例について具体的に説明する。図１は本発明の
第１の実施例の構成を示すブロック図、図２は位相検出
・照合回路２０１の具体的構成を示す回路図、図３は受
信クロック分周・補正回路２０２の具体的構成を示す回
路図である。なお、これらの図において、Ｎはクロック
の分周比を示す整数、ｎは装置構成により決まる分周比
の上限を示す整数である。
明の実施例について具体的に説明する。図１は本発明の
第１の実施例の構成を示すブロック図、図２は位相検出
・照合回路２０１の具体的構成を示す回路図、図３は受
信クロック分周・補正回路２０２の具体的構成を示す回
路図である。なお、これらの図において、Ｎはクロック
の分周比を示す整数、ｎは装置構成により決まる分周比
の上限を示す整数である。
【００１６】本実施例のデータ通信装置は、データ通信
回路101と、外部インターフェース回路102と、送信クロ
ック分周回路103と、位相検出・照合回路201と、受信ク
ロック分周・補正回路202と、遅延回路203とで構成され
る。
回路101と、外部インターフェース回路102と、送信クロ
ック分周回路103と、位相検出・照合回路201と、受信ク
ロック分周・補正回路202と、遅延回路203とで構成され
る。
【００１７】データ通信回路101は受信データシフトク
ロック306の立ち上がりエッジで受信シリアルデータ302
に入力されるデータを格納するデータ受信機能と、送信
データシフトクロック304の立ち下がりエッジで送信シ
リアルデータ301へデータを出力するデータ送信機能を
持つ。また、データ通信回路101は、予め、装置外部の
通信相手との間で決定されている転送レート(基本クロ
ック303の2分周)に基づき、分周比選択信号309（Ｎ＝１
〜ｎ）を出力する。
ロック306の立ち上がりエッジで受信シリアルデータ302
に入力されるデータを格納するデータ受信機能と、送信
データシフトクロック304の立ち下がりエッジで送信シ
リアルデータ301へデータを出力するデータ送信機能を
持つ。また、データ通信回路101は、予め、装置外部の
通信相手との間で決定されている転送レート(基本クロ
ック303の2分周)に基づき、分周比選択信号309（Ｎ＝１
〜ｎ）を出力する。
【００１８】外部インターフェース回路102は装置外部
とのインターフェース機能を持つ。送信クロック分周回
路103及び受信クロック分周・補正回路202は入力される
分周比選択信号309に基づき基本クロック303を分周し、
夫々送信データシフトクロック304及び受信データシフ
トクロック306を出力する。
とのインターフェース機能を持つ。送信クロック分周回
路103及び受信クロック分周・補正回路202は入力される
分周比選択信号309に基づき基本クロック303を分周し、
夫々送信データシフトクロック304及び受信データシフ
トクロック306を出力する。
【００１９】位相検出・照合回路201は、外部インター
フェース回路102を介して外部から入力される受信シリ
アルデータ302と、受信クロック分周・補正回路202から
出力される受信データシフトクロック306と、遅延回路2
03によって受信データシフトクロック306を受信データ
シフトクロック306の１／４周期分遅延させた位相照合
用クロック308との位相を照合している。位相検出・照
合回路201における位相照合において、データ通信回路1
01で受信エラーを発生する可能性のある位相差が検出さ
れると、位相検出・照合回路201はクロック短縮タイミ
ング信号402又はクロック伸長タイミング信号403を出力
する。
フェース回路102を介して外部から入力される受信シリ
アルデータ302と、受信クロック分周・補正回路202から
出力される受信データシフトクロック306と、遅延回路2
03によって受信データシフトクロック306を受信データ
シフトクロック306の１／４周期分遅延させた位相照合
用クロック308との位相を照合している。位相検出・照
合回路201における位相照合において、データ通信回路1
01で受信エラーを発生する可能性のある位相差が検出さ
れると、位相検出・照合回路201はクロック短縮タイミ
ング信号402又はクロック伸長タイミング信号403を出力
する。
【００２０】受信クロック分周・補正回路202は入力さ
れるクロック短縮タイミング信号402又はクロック伸長
タイミング信号403に基づき受信データシフトクロック3
06を短縮または伸長する補正を行う。この効果により、
データ通信回路101における受信動作は常に正常に実行
される。即ち、受信クロック分周・補正回路202はクロ
ック短縮タイミング信号402にパルスを入力することに
より受信データシフトクロック306を短縮補正する機能
と、クロック伸長タイミング信号403にパルスを入力す
ることにより受信データシフトクロック306を伸長補正
する機能を持つ。送信データシフトクロック304はデー
タ通信回路101の端子へ入力され、受信データシフトク
ロック306もデータ通信回路101の別の端子へ入力され
る。
れるクロック短縮タイミング信号402又はクロック伸長
タイミング信号403に基づき受信データシフトクロック3
06を短縮または伸長する補正を行う。この効果により、
データ通信回路101における受信動作は常に正常に実行
される。即ち、受信クロック分周・補正回路202はクロ
ック短縮タイミング信号402にパルスを入力することに
より受信データシフトクロック306を短縮補正する機能
と、クロック伸長タイミング信号403にパルスを入力す
ることにより受信データシフトクロック306を伸長補正
する機能を持つ。送信データシフトクロック304はデー
タ通信回路101の端子へ入力され、受信データシフトク
ロック306もデータ通信回路101の別の端子へ入力され
る。
【００２１】遅延回路203は入力される分周比選択信号3
09に基づき転送レートを認識し、受信データシフトクロ
ック306を転送レートの１／４レート分遅延させる遅延
回路であり、遅延後のクロックを位相照合用クロック30
8として出力する。
09に基づき転送レートを認識し、受信データシフトクロ
ック306を転送レートの１／４レート分遅延させる遅延
回路であり、遅延後のクロックを位相照合用クロック30
8として出力する。
【００２２】図２に示すように、位相検出・照合回路20
1は受信データシフトクロック306と位相照合用クロック
308の論理レベルの組み合わせで受信シリアルデータ302
のデータ遷移期待区間を決定し、受信シリアルデータ30
2のデータ遷移点との照合を行う。なお、本実施例で
は、受信データシフトクロック306と位相照合用クロッ
ク308の論理レベルが共に論理1の期間中を、データ遷移
期待区間としている。位相検出・照合回路201は内部にD
型フリップフロップ501と、（ｎ−２）段接続Ｄ型フリ
ップフロップ502と、Ｔ型フリップフロップ503と、Ｔ型
フリップフロップ504と、Ｔ型フリップフロップ505と、
ｎ入力セレクタ506と、ＸＮＯＲゲート507と、ＮＯＲゲ
ート508と、ＮＯＲゲート509と、ＡＮＤゲート510と、
ＡＮＤゲート511と、ＮＡＮＤゲート512と、ディレイ回
路513とを持つ。Ｄ型フリップフロップ501と、ＸＮＯＲ
ゲート507は受信シリアルデータ302に遷移が発生した場
合、負論理のワンショットパルスを出力する回路であ
る。ディレイ回路513はこのパルスの幅を確保するため
に設けるディレイ回路である。ＮＯＲゲート508は受信
停止信号307が論理１の場合にのみＸＮＯＲゲート507の
出力を反転出力するゲートである。Ｔ型フリップフロッ
プ503はＸＮＯＲゲート507の出力が論理１になるタイミ
ングで論理１を出力する受信開始タイミング信号401の
保持回路である。Ｔ型フリップフロップ503には初期化
信号として受信データシフトクロック306が入力されて
おり、Ｔ型フリップフロップ503の出力は受信動作開始
後、受信データシフトクロック306が論理０になるタイ
ミングで論理０になる。ＡＮＤゲート510は受信データ
シフトクロック306が論理１、位相照合用クロック308が
論理０のとき、即ちデータ遷移期待区間より前にＸＮＯ
Ｒゲート507からデータ遷移検出の負論理パルスが出力
された場合、論理１を出力するゲートである。Ｔ型フリ
ップフロップ504はＡＮＤゲート510の出力が論理１にな
るタイミングで論理１を出力するクロック短縮タイミン
グ信号402の保持回路である。ＡＮＤゲート511は受信デ
ータシフトクロック306が論理０、位相照合用クロック3
08が論理１のとき、即ちデータ遷移期待区間より後にＸ
ＮＯＲゲート507からデータ遷移検出の負論理パルスが
出力された場合、論理１を出力するゲートである。Ｔ型
フリップフロップ505はＡＮＤゲート511の出力が論理１
になるタイミングで論理１を出力するクロック伸長タイ
ミング信号403の保持回路である。ＮＯＲゲート509は受
信データシフトクロック306、位相照合用クロック308が
共に論理０である期間に論理１を出力するゲートであ
る。（ｎ−２）段接続Ｄ型フリップフロップ502はＮＯ
Ｒゲート509の出力を入力データ、データ遷移検出用ク
ロック305をシフトクロックとするシフトレジスタであ
る。ｎ入力セレクタ506は入力される分周比選択信号309
に基づいてＮＯＲゲート509の出力と（ｎ−２）段接続
Ｄ型フリップフロップ502の出力を選択するセレクタで
ある。ｎ入力セレクタ506の出力はＮＡＮＤゲート512に
入力される。ＮＡＮＤゲート512はｎ入力セレクタ506の
論理１とデータ遷移検出用クロック305の論理０から負
論理のパルスを発生し、Ｔ型フリップフロップ504、Ｔ
型フリップフロップ505の初期化信号を出力するための
ゲートである。
1は受信データシフトクロック306と位相照合用クロック
308の論理レベルの組み合わせで受信シリアルデータ302
のデータ遷移期待区間を決定し、受信シリアルデータ30
2のデータ遷移点との照合を行う。なお、本実施例で
は、受信データシフトクロック306と位相照合用クロッ
ク308の論理レベルが共に論理1の期間中を、データ遷移
期待区間としている。位相検出・照合回路201は内部にD
型フリップフロップ501と、（ｎ−２）段接続Ｄ型フリ
ップフロップ502と、Ｔ型フリップフロップ503と、Ｔ型
フリップフロップ504と、Ｔ型フリップフロップ505と、
ｎ入力セレクタ506と、ＸＮＯＲゲート507と、ＮＯＲゲ
ート508と、ＮＯＲゲート509と、ＡＮＤゲート510と、
ＡＮＤゲート511と、ＮＡＮＤゲート512と、ディレイ回
路513とを持つ。Ｄ型フリップフロップ501と、ＸＮＯＲ
ゲート507は受信シリアルデータ302に遷移が発生した場
合、負論理のワンショットパルスを出力する回路であ
る。ディレイ回路513はこのパルスの幅を確保するため
に設けるディレイ回路である。ＮＯＲゲート508は受信
停止信号307が論理１の場合にのみＸＮＯＲゲート507の
出力を反転出力するゲートである。Ｔ型フリップフロッ
プ503はＸＮＯＲゲート507の出力が論理１になるタイミ
ングで論理１を出力する受信開始タイミング信号401の
保持回路である。Ｔ型フリップフロップ503には初期化
信号として受信データシフトクロック306が入力されて
おり、Ｔ型フリップフロップ503の出力は受信動作開始
後、受信データシフトクロック306が論理０になるタイ
ミングで論理０になる。ＡＮＤゲート510は受信データ
シフトクロック306が論理１、位相照合用クロック308が
論理０のとき、即ちデータ遷移期待区間より前にＸＮＯ
Ｒゲート507からデータ遷移検出の負論理パルスが出力
された場合、論理１を出力するゲートである。Ｔ型フリ
ップフロップ504はＡＮＤゲート510の出力が論理１にな
るタイミングで論理１を出力するクロック短縮タイミン
グ信号402の保持回路である。ＡＮＤゲート511は受信デ
ータシフトクロック306が論理０、位相照合用クロック3
08が論理１のとき、即ちデータ遷移期待区間より後にＸ
ＮＯＲゲート507からデータ遷移検出の負論理パルスが
出力された場合、論理１を出力するゲートである。Ｔ型
フリップフロップ505はＡＮＤゲート511の出力が論理１
になるタイミングで論理１を出力するクロック伸長タイ
ミング信号403の保持回路である。ＮＯＲゲート509は受
信データシフトクロック306、位相照合用クロック308が
共に論理０である期間に論理１を出力するゲートであ
る。（ｎ−２）段接続Ｄ型フリップフロップ502はＮＯ
Ｒゲート509の出力を入力データ、データ遷移検出用ク
ロック305をシフトクロックとするシフトレジスタであ
る。ｎ入力セレクタ506は入力される分周比選択信号309
に基づいてＮＯＲゲート509の出力と（ｎ−２）段接続
Ｄ型フリップフロップ502の出力を選択するセレクタで
ある。ｎ入力セレクタ506の出力はＮＡＮＤゲート512に
入力される。ＮＡＮＤゲート512はｎ入力セレクタ506の
論理１とデータ遷移検出用クロック305の論理０から負
論理のパルスを発生し、Ｔ型フリップフロップ504、Ｔ
型フリップフロップ505の初期化信号を出力するための
ゲートである。
【００２３】次に、図３を参照して、受信クロック分周
・補正回路202を詳細に説明する。受信クロック分周・
補正回路202は内部にＤ型フリップフロップ514と、Ｔ型
フリップフロップ515と、Ｔ型フリップフロップ516と、
ｎ段接続T型フリップフロップ517と、２入力セレクタ51
8と、ｎ入力セレクタ519と、受信ビット数カウンタ520
と、ＯＲゲート521と、ＯＲゲート522と、ＡＮＤゲート
523と、ＡＮＤゲート524と、ディレイ回路525とを持
つ。Ｄ型フリップフロップ514は受信開始タイミング信
号401に論理１入力されることで論理１を出力する保持
回路であり、Ｄ型フリップフロップ514の出力は受信ク
ロック分周・補正回路202全体の動作許可信号として作
用する。Ｄ型フリップフロップ514には初期化信号とし
て受信ビット数カウンタ520から出力される受信クロッ
ク分周・補正回路202の内部リセットパルス信号が入力
されており、Ｄ型フリップフロップ514の出力は受信ビ
ット数カウンタ520が通信終了検出時に出力するリセッ
トパルス信号により論理０になり、これにより受信クロ
ック分周・補正回路202全体の動作が停止する。ＯＲゲ
ート521とＴ型フリップフロップ515とＡＮＤゲート523
は分周比選択信号309においてＮ＝１、即ち２分周が選
択されて、なおかつクロック短縮タイミング信号402又
はクロック伸長タイミング信号403に論理１が入力され
た時にＡＮＤゲート523の出力を反転する回路である。
２入力セレクタ518は基本クロック303と基本クロック30
3の反転信号を選択するセレクタであり、セレクト信号
はＡＮＤゲート523の出力である。ＡＮＤゲート524はＤ
型フリップフロップ514の出力が論理１である期間、カ
ウントクロックとしてデータ遷移検出用クロック305を
ｎ段接続Ｔ型フリップフロップ517に出力するゲートで
ある。ＡＮＤゲート524に入力されているクロック伸長
タイミング信号403の反転信号はＡＮＤゲート524からの
クロック出力のマスク信号として機能する。ｎ段接続Ｔ
型フリップフロップ517はカウントクロックの分周機能
を持つ回路であり、n入力セレクタ519は入力される分周
比選択信号309に基づきｎ段接続Ｔ型フリップフロップ5
17の各フリップフロップの出力を選択し、受信データシ
フトクロック306を出力する回路である。受信ビット数
カウンタ520はＤ型フリップフロップ514が論理１を出力
することで動作が許可され、受信データシフトクロック
306のクロック数をカウントすることで通信終了を検出
し、受信停止信号307と受信クロック分周・補正回路202
の内部リセット信号を出力する回路である。Ｔ型フリッ
プフロップ516とディレイ回路525はクロック短縮タイミ
ング信号402に論理１が入力されることでワンショット
パルスを出力する回路である。ＯＲゲート522はＴ型フ
リップフロップ516の出力と受信ビット数カウンタ520か
ら出力される内部リセットパルス信号が入力されるゲー
トであり、ＯＲゲート522からの出力はｎ段接続Ｔ型フ
リップフロップ517の各フリップフロップの初期化信号
として機能する。
・補正回路202を詳細に説明する。受信クロック分周・
補正回路202は内部にＤ型フリップフロップ514と、Ｔ型
フリップフロップ515と、Ｔ型フリップフロップ516と、
ｎ段接続T型フリップフロップ517と、２入力セレクタ51
8と、ｎ入力セレクタ519と、受信ビット数カウンタ520
と、ＯＲゲート521と、ＯＲゲート522と、ＡＮＤゲート
523と、ＡＮＤゲート524と、ディレイ回路525とを持
つ。Ｄ型フリップフロップ514は受信開始タイミング信
号401に論理１入力されることで論理１を出力する保持
回路であり、Ｄ型フリップフロップ514の出力は受信ク
ロック分周・補正回路202全体の動作許可信号として作
用する。Ｄ型フリップフロップ514には初期化信号とし
て受信ビット数カウンタ520から出力される受信クロッ
ク分周・補正回路202の内部リセットパルス信号が入力
されており、Ｄ型フリップフロップ514の出力は受信ビ
ット数カウンタ520が通信終了検出時に出力するリセッ
トパルス信号により論理０になり、これにより受信クロ
ック分周・補正回路202全体の動作が停止する。ＯＲゲ
ート521とＴ型フリップフロップ515とＡＮＤゲート523
は分周比選択信号309においてＮ＝１、即ち２分周が選
択されて、なおかつクロック短縮タイミング信号402又
はクロック伸長タイミング信号403に論理１が入力され
た時にＡＮＤゲート523の出力を反転する回路である。
２入力セレクタ518は基本クロック303と基本クロック30
3の反転信号を選択するセレクタであり、セレクト信号
はＡＮＤゲート523の出力である。ＡＮＤゲート524はＤ
型フリップフロップ514の出力が論理１である期間、カ
ウントクロックとしてデータ遷移検出用クロック305を
ｎ段接続Ｔ型フリップフロップ517に出力するゲートで
ある。ＡＮＤゲート524に入力されているクロック伸長
タイミング信号403の反転信号はＡＮＤゲート524からの
クロック出力のマスク信号として機能する。ｎ段接続Ｔ
型フリップフロップ517はカウントクロックの分周機能
を持つ回路であり、n入力セレクタ519は入力される分周
比選択信号309に基づきｎ段接続Ｔ型フリップフロップ5
17の各フリップフロップの出力を選択し、受信データシ
フトクロック306を出力する回路である。受信ビット数
カウンタ520はＤ型フリップフロップ514が論理１を出力
することで動作が許可され、受信データシフトクロック
306のクロック数をカウントすることで通信終了を検出
し、受信停止信号307と受信クロック分周・補正回路202
の内部リセット信号を出力する回路である。Ｔ型フリッ
プフロップ516とディレイ回路525はクロック短縮タイミ
ング信号402に論理１が入力されることでワンショット
パルスを出力する回路である。ＯＲゲート522はＴ型フ
リップフロップ516の出力と受信ビット数カウンタ520か
ら出力される内部リセットパルス信号が入力されるゲー
トであり、ＯＲゲート522からの出力はｎ段接続Ｔ型フ
リップフロップ517の各フリップフロップの初期化信号
として機能する。
【００２４】次に、上述の如く構成された本実施例のデ
ータ通信装置の動作について、図１乃至３と、図４乃至
７の各タイミングチャート図を使用して説明する。以下
の説明において、受信データシフトクロック306は全て
基本クロック303の2分周である。即ち、分周比選択信号
309はＮ＝１時の信号が有効になり、ｎ入力セレクタ50
6、ｎ入力セレクタ519では、Ｎ＝１時の経路が選択され
る。また、ＡＮＤゲート523では分周比選択信号309の
（Ｎ＝１）信号入力に論理１が入力され、Ｔ型フリップ
フロップ515の出力による２入力セレクタ518の選択が有
効になる。
ータ通信装置の動作について、図１乃至３と、図４乃至
７の各タイミングチャート図を使用して説明する。以下
の説明において、受信データシフトクロック306は全て
基本クロック303の2分周である。即ち、分周比選択信号
309はＮ＝１時の信号が有効になり、ｎ入力セレクタ50
6、ｎ入力セレクタ519では、Ｎ＝１時の経路が選択され
る。また、ＡＮＤゲート523では分周比選択信号309の
（Ｎ＝１）信号入力に論理１が入力され、Ｔ型フリップ
フロップ515の出力による２入力セレクタ518の選択が有
効になる。
【００２５】図４は受信動作開始時の動作タイミングを
示している。位相検出・照合回路201内部のＸＮＯＲゲ
ート507は受信シリアルデータ302と、Ｄ型フリップフロ
ップ501がデータ遷移検出用クロック305の立ち上がりエ
ッジ同期で保持した受信シリアルデータ302の前状態の
論理レベルを比較し、差分が発生した時に論理０の遷移
検出パルスを出力する。ＮＯＲゲート508はこの遷移検
出パルスを受けて論理１を出力し、結果として受信開始
タイミング信号401が出力される。受信開始タイミング
信号401は受信クロック分周・補正回路202内部のディレ
イ回路513に入力され、ディレイ回路513が論理１を出力
し、受信クロック分周・補正回路202内部が起動状態と
なる。受信クロック分周・補正回路202が起動状態にな
ることで、ＡＮＤゲート524がｎ段接続Ｔ型フリップフ
ロップ517へカウントクロック出力を開始し、受信デー
タシフトクロック306が出力される。これによりデータ
通信回路101は受信動作を開始する。
示している。位相検出・照合回路201内部のＸＮＯＲゲ
ート507は受信シリアルデータ302と、Ｄ型フリップフロ
ップ501がデータ遷移検出用クロック305の立ち上がりエ
ッジ同期で保持した受信シリアルデータ302の前状態の
論理レベルを比較し、差分が発生した時に論理０の遷移
検出パルスを出力する。ＮＯＲゲート508はこの遷移検
出パルスを受けて論理１を出力し、結果として受信開始
タイミング信号401が出力される。受信開始タイミング
信号401は受信クロック分周・補正回路202内部のディレ
イ回路513に入力され、ディレイ回路513が論理１を出力
し、受信クロック分周・補正回路202内部が起動状態と
なる。受信クロック分周・補正回路202が起動状態にな
ることで、ＡＮＤゲート524がｎ段接続Ｔ型フリップフ
ロップ517へカウントクロック出力を開始し、受信デー
タシフトクロック306が出力される。これによりデータ
通信回路101は受信動作を開始する。
【００２６】なお、受信ビット数カウンタ520は受信ビ
ット数のカウントを開始すると共に受信停止信号307に
論理0を出力する。位相検出・照合回路201内部において
は受信データシフトクロック306が出力されることによ
り受信開始タイミング信号401が初期化されると共に、
受信停止信号307が論理0になることにより、ＮＯＲゲー
ト508の出力が論理０に固定され、先頭ビット検出機能
が停止される。
ット数のカウントを開始すると共に受信停止信号307に
論理0を出力する。位相検出・照合回路201内部において
は受信データシフトクロック306が出力されることによ
り受信開始タイミング信号401が初期化されると共に、
受信停止信号307が論理0になることにより、ＮＯＲゲー
ト508の出力が論理０に固定され、先頭ビット検出機能
が停止される。
【００２７】図５は受信データシフトクロックの補正が
発生しない場合の受信動作タイミングを示している。図
５に示しているように、データ遷移期待区間中にデータ
遷移が発生している場合は、位相検出・照合回路201内
部のＸＮＯＲゲート507出力である遷移検出パルスは受
信データシフトクロック306及び位相照合用クロック308
が論理１であるときに発生する。即ち、位相検出・照合
回路201内部のＡＮＤゲート510においては、受信データ
シフトクロック306が論理０で位相照合用クロック308が
論理１の区間では遷移検出パルスが発生せずデータ遷移
が発生していないと判定され、またＡＮＤゲート511に
おいては受信データシフトクロック306が論理１で位相
照合用クロック308が論理０の区間では遷移検出パルス
が発生せずデータ遷移が発生していないと判定され、Ａ
ＮＤゲート510、511から共に論理１が出力されることは
なく、クロック短縮タイミング信号402及びクロック伸
長タイミング信号403は発生しない。従って、受信クロ
ック分周・補正回路202での受信データシフトクロック3
06の補正は行われず、受信クロック分周・補正回路202
は基本クロック303を単純に分周して受信データシフト
クロック306を出力し、データ通信回路101への供給を行
う。
発生しない場合の受信動作タイミングを示している。図
５に示しているように、データ遷移期待区間中にデータ
遷移が発生している場合は、位相検出・照合回路201内
部のＸＮＯＲゲート507出力である遷移検出パルスは受
信データシフトクロック306及び位相照合用クロック308
が論理１であるときに発生する。即ち、位相検出・照合
回路201内部のＡＮＤゲート510においては、受信データ
シフトクロック306が論理０で位相照合用クロック308が
論理１の区間では遷移検出パルスが発生せずデータ遷移
が発生していないと判定され、またＡＮＤゲート511に
おいては受信データシフトクロック306が論理１で位相
照合用クロック308が論理０の区間では遷移検出パルス
が発生せずデータ遷移が発生していないと判定され、Ａ
ＮＤゲート510、511から共に論理１が出力されることは
なく、クロック短縮タイミング信号402及びクロック伸
長タイミング信号403は発生しない。従って、受信クロ
ック分周・補正回路202での受信データシフトクロック3
06の補正は行われず、受信クロック分周・補正回路202
は基本クロック303を単純に分周して受信データシフト
クロック306を出力し、データ通信回路101への供給を行
う。
【００２８】図６は受信データシフトクロックの短縮補
正が発生する場合の動作タイミングを示している。図６
に示すように、受信データシフトクロック306が論理
１、位相照合用クロック308が論理０の期間に、受信ク
ロック分周・補正回路202内部のＸＮＯＲゲート507出力
である遷移検出パルスが発生した場合は位相検出・照合
回路201内部のＡＮＤゲート510はこれをデータ遷移期待
区間前の遷移として検出し、論理１を出力する。この出
力により位相検出・照合回路201内部のＴ型フリップフ
ロップ504の出力が論理１になりクロック短縮タイミン
グ信号402が出力される。次にクロック短縮タイミング
信号402は受信クロック分周・補正回路202の内部ORゲー
ト521を介してＴ型フリップフロップ515に入力され、Ｔ
型フリップフロップ515の出力が論理１になる。このＴ
型フリップフロップ515出力はＡＮＤゲート523を介して
２入力セレクタ518に入力され、２入力セレクタ518で選
択されるｎ段接続Ｔ型フリップフロップ517のカウント
クロックは基本クロック303の反転クロックとなる。こ
れにより、ｎ段接続Ｔ型フリップフロップ517のカウン
トアップは基本クロック303の１／２、即ち受信データ
シフトクロック306の１周期の１／４期間分早く発生
し、結果的に受信データシフトクロック306が短縮補正
される。この受信データシフトクロック306の短縮補正
により、受信シリアルデータ302の次のデータ遷移点は
受信データシフトクロック306と位相照合用クロック308
の論理が共に１の区間、即ちデータ遷移期待区間に回帰
する。なお、クロック短縮タイミング信号402はデータ
遷移検出用クロック305、受信データシフトクロック30
6、位相照合用クロック308がすべて論理０の期間、位相
検出・照合回路201内部のＮＡＮＤゲート512から発生さ
れる初期化信号により論理０にクリアされる。
正が発生する場合の動作タイミングを示している。図６
に示すように、受信データシフトクロック306が論理
１、位相照合用クロック308が論理０の期間に、受信ク
ロック分周・補正回路202内部のＸＮＯＲゲート507出力
である遷移検出パルスが発生した場合は位相検出・照合
回路201内部のＡＮＤゲート510はこれをデータ遷移期待
区間前の遷移として検出し、論理１を出力する。この出
力により位相検出・照合回路201内部のＴ型フリップフ
ロップ504の出力が論理１になりクロック短縮タイミン
グ信号402が出力される。次にクロック短縮タイミング
信号402は受信クロック分周・補正回路202の内部ORゲー
ト521を介してＴ型フリップフロップ515に入力され、Ｔ
型フリップフロップ515の出力が論理１になる。このＴ
型フリップフロップ515出力はＡＮＤゲート523を介して
２入力セレクタ518に入力され、２入力セレクタ518で選
択されるｎ段接続Ｔ型フリップフロップ517のカウント
クロックは基本クロック303の反転クロックとなる。こ
れにより、ｎ段接続Ｔ型フリップフロップ517のカウン
トアップは基本クロック303の１／２、即ち受信データ
シフトクロック306の１周期の１／４期間分早く発生
し、結果的に受信データシフトクロック306が短縮補正
される。この受信データシフトクロック306の短縮補正
により、受信シリアルデータ302の次のデータ遷移点は
受信データシフトクロック306と位相照合用クロック308
の論理が共に１の区間、即ちデータ遷移期待区間に回帰
する。なお、クロック短縮タイミング信号402はデータ
遷移検出用クロック305、受信データシフトクロック30
6、位相照合用クロック308がすべて論理０の期間、位相
検出・照合回路201内部のＮＡＮＤゲート512から発生さ
れる初期化信号により論理０にクリアされる。
【００２９】図７は受信データシフトクロックの伸長補
正が発生する場合の動作タイミングを示している。図７
に示すように、受信データシフトクロック306が論理
０、位相照合用クロック308が論理１の期間に受信クロ
ック分周・補正回路202内部のＸＮＯＲゲート507の出力
である遷移検出パルスが発生した場合は、位相検出・照
合回路201内部のＡＮＤゲート511はこれをデータ遷移期
待区間後の遷移として検出し、論理１を出力する。この
出力により位相検出・照合回路201内部のＴ型フリップ
フロップ505の出力が論理１になり、クロック伸長タイ
ミング信号403が出力される。次に、クロック伸長タイ
ミング信号403は受信クロック分周・補正回路202の内部
ORゲート521を介してＴ型フリップフロップ515に入力さ
れ、Ｔ型フリップフロップ515の出力が論理１になる。
このＴ型フリップフロップ515出力はＡＮＤゲート523を
介して２入力セレクタ518に入力され、２入力セレクタ5
18で選択されるｎ段接続Ｔ型フリップフロップ517のカ
ウントクロックは基本クロック303の反転クロックとな
る。また、クロック伸長タイミング信号403は反転信号
でＡＮＤゲート524に入力されて、クロック伸長タイミ
ング信号403が論理１の区間カウントクロック出力をマ
スクする。これにより、ｎ段接続Ｔ型フリップフロップ
517のカウントアップは基本クロック303の１／２、即ち
受信データシフトクロック306の１周期の１／４期間分
保留され、結果的に受信データシフトクロック306が伸
長補正される。この受信データシフトクロック306の伸
長補正により、受信シリアルデータ302の次のデータ遷
移点は受信データシフトクロック306と位相照合用クロ
ック308の論理が共に１の区間、即ちデータ遷移期待区
間に回帰する。なお、クロック伸長タイミング信号403
はデータ遷移検出用クロック305、受信データシフトク
ロック306、位相照合用クロック308が全て論理０の期
間、位相検出・照合回路201内部のＮＡＮＤゲート512か
ら発生される初期化信号により論理０にクリアされる。
正が発生する場合の動作タイミングを示している。図７
に示すように、受信データシフトクロック306が論理
０、位相照合用クロック308が論理１の期間に受信クロ
ック分周・補正回路202内部のＸＮＯＲゲート507の出力
である遷移検出パルスが発生した場合は、位相検出・照
合回路201内部のＡＮＤゲート511はこれをデータ遷移期
待区間後の遷移として検出し、論理１を出力する。この
出力により位相検出・照合回路201内部のＴ型フリップ
フロップ505の出力が論理１になり、クロック伸長タイ
ミング信号403が出力される。次に、クロック伸長タイ
ミング信号403は受信クロック分周・補正回路202の内部
ORゲート521を介してＴ型フリップフロップ515に入力さ
れ、Ｔ型フリップフロップ515の出力が論理１になる。
このＴ型フリップフロップ515出力はＡＮＤゲート523を
介して２入力セレクタ518に入力され、２入力セレクタ5
18で選択されるｎ段接続Ｔ型フリップフロップ517のカ
ウントクロックは基本クロック303の反転クロックとな
る。また、クロック伸長タイミング信号403は反転信号
でＡＮＤゲート524に入力されて、クロック伸長タイミ
ング信号403が論理１の区間カウントクロック出力をマ
スクする。これにより、ｎ段接続Ｔ型フリップフロップ
517のカウントアップは基本クロック303の１／２、即ち
受信データシフトクロック306の１周期の１／４期間分
保留され、結果的に受信データシフトクロック306が伸
長補正される。この受信データシフトクロック306の伸
長補正により、受信シリアルデータ302の次のデータ遷
移点は受信データシフトクロック306と位相照合用クロ
ック308の論理が共に１の区間、即ちデータ遷移期待区
間に回帰する。なお、クロック伸長タイミング信号403
はデータ遷移検出用クロック305、受信データシフトク
ロック306、位相照合用クロック308が全て論理０の期
間、位相検出・照合回路201内部のＮＡＮＤゲート512か
ら発生される初期化信号により論理０にクリアされる。
【００３０】なお、受信データシフトクロック306のレ
ートとして基本クロック303の４分周以上（Ｎ＝２〜
ｎ）を選択した場合は、ＡＮＤゲート523では分周比選
択信号309の（Ｎ＝１）信号入力に論理０が入力され、
Ｔ型フリップフロップ515の出力による２入力セレクタ5
18の選択が無効になる。また、受信データシフトクロッ
ク306のレートとして基本クロック303の８分周以上（Ｎ
＝３〜ｎ）を選択した場合は位相検出・照合回路201内
部のＮＯＲゲート509で受信データシフトクロック306、
位相照合用クロック308が共に論理０の期間を検出し、
なおかつ（ｎ−２）段接続Ｄ型フリップフロップ502で
この期間をカウントしｎ入力セレクタ506から論理１が
出力されるタイミングを遅延させることで、クロック短
縮タイミング信号402、クロック伸長タイミング信号403
のパルス幅を延長する。本実施例は、この機能により、
受信データシフトクロック306のレートによらず、図６
及び図７と同じ補正タイミングを実現できる。
ートとして基本クロック303の４分周以上（Ｎ＝２〜
ｎ）を選択した場合は、ＡＮＤゲート523では分周比選
択信号309の（Ｎ＝１）信号入力に論理０が入力され、
Ｔ型フリップフロップ515の出力による２入力セレクタ5
18の選択が無効になる。また、受信データシフトクロッ
ク306のレートとして基本クロック303の８分周以上（Ｎ
＝３〜ｎ）を選択した場合は位相検出・照合回路201内
部のＮＯＲゲート509で受信データシフトクロック306、
位相照合用クロック308が共に論理０の期間を検出し、
なおかつ（ｎ−２）段接続Ｄ型フリップフロップ502で
この期間をカウントしｎ入力セレクタ506から論理１が
出力されるタイミングを遅延させることで、クロック短
縮タイミング信号402、クロック伸長タイミング信号403
のパルス幅を延長する。本実施例は、この機能により、
受信データシフトクロック306のレートによらず、図６
及び図７と同じ補正タイミングを実現できる。
【００３１】次に、本発明の第２の実施例について、図
８のブロック図及び図９の受信クロック分周・補正回路
２０４の回路図を参照して説明する。第２実施例のデー
タ通信装置は、受信クロック分周・補正回路を第２受信
クロック分周・補正回路204に置き換えて構成してい
る。図９に示すように、第２受信クロック分周・補正回
路204は第１のｎ段接続Ｔ型フリップフロップ517と、第
２のｎ段接続Ｔ型フリップフロップ526と、第１のｎ段
接続Ｔ型フリップフロップ517に接続された第１のｎ入
力セレクタ519と、第２のｎ段接続Ｔ型フリップフロッ
プ526に接続された第２のｎ入力セレクタ527とを夫々並
列に配置し、第２遅延回路205を受信クロック分周・補
正回路204内部に取り込んだ構成を有している。第２遅
延回路205は入力される分周比選択信号309に基づき、Ｏ
Ｒゲート522、ＡＮＤゲート524の各出力を転送レートの
１／４レート分遅延させて、位相照合用クロック308発
生用の第２のｎ段接続Ｔ型フリップフロップ526に供給
する２系統の遅延回路である。
８のブロック図及び図９の受信クロック分周・補正回路
２０４の回路図を参照して説明する。第２実施例のデー
タ通信装置は、受信クロック分周・補正回路を第２受信
クロック分周・補正回路204に置き換えて構成してい
る。図９に示すように、第２受信クロック分周・補正回
路204は第１のｎ段接続Ｔ型フリップフロップ517と、第
２のｎ段接続Ｔ型フリップフロップ526と、第１のｎ段
接続Ｔ型フリップフロップ517に接続された第１のｎ入
力セレクタ519と、第２のｎ段接続Ｔ型フリップフロッ
プ526に接続された第２のｎ入力セレクタ527とを夫々並
列に配置し、第２遅延回路205を受信クロック分周・補
正回路204内部に取り込んだ構成を有している。第２遅
延回路205は入力される分周比選択信号309に基づき、Ｏ
Ｒゲート522、ＡＮＤゲート524の各出力を転送レートの
１／４レート分遅延させて、位相照合用クロック308発
生用の第２のｎ段接続Ｔ型フリップフロップ526に供給
する２系統の遅延回路である。
【００３２】位相照合用クロック308には第２遅延回路2
05と、第２のｎ段接続Ｔ型フリップフロップ526と、第
２のｎ入力セレクタ527との機能により、常に受信デー
タシフトクロック306を転送レートの１／４分遅延させ
たクロックが出力される。また、位相照合用クロック30
8のクロック補正もクロック出力と同様に受信データシ
フトクロック306に対して転送レートの１／４分遅延さ
せた後に受信データシフトクロック306に行われた補正
と同一の補正が行われる。この第２受信クロック分周・
補正回路204から出力される受信データシフトクロック3
06と、位相照合用クロック308は、他の回路を介さずに
直接位相検出・照合回路201に入力される。位相検出・
照合回路201における受信シリアルデータ302と、受信デ
ータシフトクロック306と、位相照合用クロック308とに
よる受信データ遷移点の位相照合機能、動作タイミング
は第１の実施例と同様である。
05と、第２のｎ段接続Ｔ型フリップフロップ526と、第
２のｎ入力セレクタ527との機能により、常に受信デー
タシフトクロック306を転送レートの１／４分遅延させ
たクロックが出力される。また、位相照合用クロック30
8のクロック補正もクロック出力と同様に受信データシ
フトクロック306に対して転送レートの１／４分遅延さ
せた後に受信データシフトクロック306に行われた補正
と同一の補正が行われる。この第２受信クロック分周・
補正回路204から出力される受信データシフトクロック3
06と、位相照合用クロック308は、他の回路を介さずに
直接位相検出・照合回路201に入力される。位相検出・
照合回路201における受信シリアルデータ302と、受信デ
ータシフトクロック306と、位相照合用クロック308とに
よる受信データ遷移点の位相照合機能、動作タイミング
は第１の実施例と同様である。
【００３３】この第２の実施例は、受信データシフトク
ロック306と、位相照合用クロック308の経路に回路が介
在しないため、2本のクロックの位相検出・照合回路201
への伝達遅延の差が小さくなる。その結果、第１の実施
例に比べてデータ遷移期待区間をより安定して確保する
ことができ、位相照合の精度を向上できる効果を有す
る。
ロック306と、位相照合用クロック308の経路に回路が介
在しないため、2本のクロックの位相検出・照合回路201
への伝達遅延の差が小さくなる。その結果、第１の実施
例に比べてデータ遷移期待区間をより安定して確保する
ことができ、位相照合の精度を向上できる効果を有す
る。
【００３４】
【発明の効果】以上説明したように、本発明に係るデー
タ通信装置においては、受信動作における受信データシ
フトクロックの位相と受信データの遷移点の照合におい
て、受信データシフトクロックとこのクロックから生成
する位相照合用クロックの論理レベルでデータ遷移期待
区間を決定し、この区間と受信データ遷移点の照合を行
っているため、受信データシフトクロックの転送レート
によらず受信データシフトクロックを補正することがで
き、これにより、正常なデータ受信動作を実現できるた
め、正常なクロック補正とデータ通信の高速化を同時に
実現することができる。
タ通信装置においては、受信動作における受信データシ
フトクロックの位相と受信データの遷移点の照合におい
て、受信データシフトクロックとこのクロックから生成
する位相照合用クロックの論理レベルでデータ遷移期待
区間を決定し、この区間と受信データ遷移点の照合を行
っているため、受信データシフトクロックの転送レート
によらず受信データシフトクロックを補正することがで
き、これにより、正常なデータ受信動作を実現できるた
め、正常なクロック補正とデータ通信の高速化を同時に
実現することができる。
【図１】本発明の第１実施例に係るデータ通信装置を示
すブロック図である。
すブロック図である。
【図２】第１実施例で使用している位相検出・照合回路
201の詳細を示す回路図である。
201の詳細を示す回路図である。
【図３】第１実施例で使用している受信クロック分周・
補正回路202の詳細を示す回路図である。
補正回路202の詳細を示す回路図である。
【図４】本発明の実施例のタイミングチャート図であ
る。
る。
【図５】本発明の実施例のタイミングチャート図であ
る。
る。
【図６】本発明の実施例のタイミングチャート図であ
る。
る。
【図７】本発明の実施例のタイミングチャート図であ
る。
る。
【図８】本発明の第２実施例に係るデータ通信装置を示
すブロック図である。
すブロック図である。
【図９】第２実施例で使用している第２受信クロック分
周・補正回路204の詳細を示す回路図である。
周・補正回路204の詳細を示す回路図である。
【図１０】従来のデータ通信装置を示すブロック図であ
る。
る。
【図１１】この従来装置で使用している受信クロック分
周回路104の詳細を示す回路図である。
周回路104の詳細を示す回路図である。
【図１２】従来装置のタイミングチャート図である。
【図１３】従来装置のタイミングチャート図である。
101：データ通信回路 102：外部インターフェース回路 103：送信クロック分周回路 104：受信クロック分周回路 105：データ遷移検出回路 201：位相検出・照合回路 202：受信クロック分周・補正回路 203：遅延回路 204：第２受信クロック分周・補正回路 205：第２遅延回路 301：送信シリアルデータ 302：受信シリアルデータ 303：基本クロック 304：送信データシフトクロック 305：データ遷移検出用クロック 306：受信データシフトクロック 307：受信終了信号 308：位相照合用クロック 309：分周比選択信号 310：受信クロック分周回路初期化信号 401：受信開始タイミング信号 402：クロック短縮タイミング信号 403：クロック伸長タイミング信号 501：D型フリップフロップ 502：（ｎ−２）段接続Ｄ型フリップフロップ 503,504,505：Ｔ型フリップフロップ 506：ｎ入力セレクタ 507：ＸＮＯＲゲート 508,509：ＮＯＲゲート 510,511：ＡＮＤゲート 512：ＮＡＮＤゲート 513：ディレイ回路 514：D型フリップフロップ 515，516：Ｔ型フリップフロップ 517：ｎ段接続Ｔ型フリップフロップ 518：２入力セレクタ 519：ｎ入力セレクタ 520：受信ビット数カウンタ 521,522：ＯＲゲート 523,524：ＡＮＤゲート 525：ディレイ回路 526：ｎ段接続Ｔ型フリップフロップ 527：ｎ入力セレクタ 528：受信ビット数カウンタ 529：ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/02 H04L 7/02 H04L 7/04
Claims (5)
- 【請求項１】 装置外部から入力されるデータを受信デ
ータとして装置内部へ出力し装置内部から入力される送
信データを装置外部へ出力する外部インタフェース回路
と、入力される送信データをシフトクロックに同期して
出力し入力される受信データをシフトクロックに同期し
て格納する通信回路と、入力される受信データシフトク
ロックを遅延させ位相照合用クロックとして出力する遅
延回路と、入力される受信データシフトクロックと位相
照合用クロックの論理レベルに基づき受信データの遷移
期待区間を決定し受信データシフトクロックの位相と入
力される受信データの遷移点との照合を行い受信データ
シフトクロックの位相に対して受信データ遷移点が早い
場合は受信データシフトクロックの短縮が必要であると
検出しクロック短縮タイミング信号の出力を行い受信デ
ータシフトクロックの位相に対して受信データの遷移点
が遅い場合は受信データシフトクロックの伸長が必要で
あると検出しクロック伸長タイミング信号の出力を行う
位相検出・照合回路と、装置外部から入力される基本ク
ロックを分周して受信データシフトクロックの出力を行
いクロック短縮タイミング信号が入力された場合は受信
データシフトクロックを短縮補正して出力しクロック伸
長タイミング信号が入力された場合は受信データシフト
クロックを伸長補正して出力する受信クロック分周・補
正回路と、装置に入力される基本クロックを分周して送
信データシフトクロックを出力する送信クロック分周回
路とを有し、データ転送レートによらないクロック補正
を行うことを特徴とするデータ通信装置。 - 【請求項２】 前記位相検出・照合回路は、外部インタ
ーフェース回路を介して外部から入力される受信シリア
ルデータと、受信クロック分周・補正回路から出力され
る受信データシフトクロックと、遅延回路によって受信
データシフトクロックを受信データシフトクロックの１
／４周期分遅延させた位相照合用クロックとの位相を照
合し、データ通信回路で受信エラーを発生する可能性の
ある位相差が検出されると、クロック短縮タイミング信
号又はクロック伸長タイミング信号を出力することを特
徴とする請求項１に記載のデータ通信装置。 - 【請求項３】 前記受信クロック分周・補正回路は、ク
ロック短縮タイミング信号にパルスを入力することによ
り受信データシフトクロックを短縮補正し、クロック伸
長タイミング信号にパルスを入力することにより受信デ
ータシフトクロックを伸長補正するものであることを特
徴とする請求項１に記載のデータ通信装置。 - 【請求項４】 前記遅延回路は、入力される分周比選択
信号に基づき転送レートを認識し、受信データシフトク
ロックを転送レートの１／４レート分遅延させ、遅延後
のクロックを位相照合用クロックとして出力するもので
あることを特徴とする請求項１に記載のデータ通信装
置。 - 【請求項５】 前記受信クロック分周・補正回路は、第
１のｎ段接続Ｔ型フリップフロップと、この第１のｎ段
接続Ｔ型フリップフロップに並列の第２のｎ段接続Ｔ型
フリップフロップと、前記第１のｎ段接続Ｔ型フリップ
フロップに接続された第１のｎ入力セレクタと、前記第
２のｎ段接続Ｔ型フリップフロップに接続された第２の
ｎ入力セレクタとを有し、更に入力される分周比選択信
号に基づき、ＯＲゲート、ＡＮＤゲートの各出力を転送
レートの１／４レート分遅延させて、位相照合用クロッ
ク発生用の前記第２のｎ段接続Ｔ型フリップフロップに
供給する２系統の遅延回路を有することを特徴とする請
求項１に記載のデータ通信装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7474998A JP3173457B2 (ja) | 1998-03-23 | 1998-03-23 | データ通信装置 |
| KR1019990009637A KR100321888B1 (ko) | 1998-03-23 | 1999-03-22 | 데이터 전송 장치 |
| TW088104486A TW423239B (en) | 1998-03-23 | 1999-03-22 | Data transmission device |
| EP99105776A EP0946017A3 (en) | 1998-03-23 | 1999-03-22 | Data transmission device |
| CN99105857A CN1236239A (zh) | 1998-03-23 | 1999-03-23 | 数据传输设备 |
| US09/275,264 US6275550B1 (en) | 1998-03-23 | 1999-03-23 | Data transmission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7474998A JP3173457B2 (ja) | 1998-03-23 | 1998-03-23 | データ通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11275168A JPH11275168A (ja) | 1999-10-08 |
| JP3173457B2 true JP3173457B2 (ja) | 2001-06-04 |
Family
ID=13556228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7474998A Expired - Fee Related JP3173457B2 (ja) | 1998-03-23 | 1998-03-23 | データ通信装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6275550B1 (ja) |
| EP (1) | EP0946017A3 (ja) |
| JP (1) | JP3173457B2 (ja) |
| KR (1) | KR100321888B1 (ja) |
| CN (1) | CN1236239A (ja) |
| TW (1) | TW423239B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647027B1 (en) * | 1999-11-10 | 2003-11-11 | Lsi Logic Corporation | Method and apparatus for multi-channel data delay equalization |
| JP4750297B2 (ja) * | 2000-02-28 | 2011-08-17 | キヤノン株式会社 | 通信装置、方法、それを用いた画像形成装置、画像形成装置に接続されるユニット及び画像形成システム |
| JP2001308955A (ja) * | 2000-04-20 | 2001-11-02 | Sharp Corp | 伝送方法 |
| KR100436145B1 (ko) * | 2001-11-28 | 2004-06-14 | 삼성전자주식회사 | 직렬통신장치의 제어방법 |
| JP2005159737A (ja) * | 2003-11-26 | 2005-06-16 | Oki Electric Ind Co Ltd | 可変分周回路 |
| EP2408119A1 (en) * | 2004-06-15 | 2012-01-18 | Fujitsu Component Limited | Transceiver module comprising optical and electrical connection |
| CN101354688B (zh) * | 2007-07-27 | 2010-08-25 | 佛山市顺德区顺达电脑厂有限公司 | 数据传输速率调校装置及方法 |
| JP2010092306A (ja) * | 2008-10-08 | 2010-04-22 | Nec Electronics Corp | データ処理装置 |
| JP5448795B2 (ja) | 2009-12-25 | 2014-03-19 | キヤノン株式会社 | 情報処理装置又は情報処理方法 |
| JP5377275B2 (ja) * | 2009-12-25 | 2013-12-25 | キヤノン株式会社 | 情報処理装置又は情報処理方法 |
| US9509444B2 (en) | 2014-03-20 | 2016-11-29 | Infineon Technologies Ag | Efficient checksum communication between devices |
| US9210015B2 (en) | 2014-03-20 | 2015-12-08 | Infineon Technologies Ag | Edge-based communication |
| US9762419B2 (en) * | 2014-08-13 | 2017-09-12 | Infineon Technologies Ag | Edge-based communication with a plurality of slave devices |
| JP2018078357A (ja) * | 2016-11-07 | 2018-05-17 | ソニー株式会社 | 半導体集積回路、および、半導体集積回路の制御方法 |
| KR102471531B1 (ko) * | 2017-12-21 | 2022-11-28 | 에스케이하이닉스 주식회사 | 저속 동작 환경에서 고속 테스트를 수행할 수 있는 반도체 장치 및 시스템 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617756A (ja) * | 1984-06-22 | 1986-01-14 | Mitsubishi Electric Corp | 通信装置 |
| JPH084262B2 (ja) * | 1986-03-31 | 1996-01-17 | 日本電気株式会社 | ビツト同期回路及び方法 |
| JPH0758789B2 (ja) | 1988-06-10 | 1995-06-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3094632B2 (ja) | 1992-03-25 | 2000-10-03 | 松下電器産業株式会社 | データ受信装置 |
| JP3494482B2 (ja) | 1993-09-01 | 2004-02-09 | 日立マクセル株式会社 | データ送受信システム |
| JPH07311735A (ja) * | 1994-05-18 | 1995-11-28 | Hitachi Ltd | データ転送装置 |
| WO1996024208A1 (fr) * | 1995-01-31 | 1996-08-08 | Advantest Corporation | Systeme de transmission de signaux entre plusieurs lsi |
| JP3467888B2 (ja) | 1995-02-08 | 2003-11-17 | 三菱電機株式会社 | 受信装置及び送受信装置 |
| JP2929965B2 (ja) | 1995-03-31 | 1999-08-03 | 日本電気株式会社 | 無線通信端局 |
| JP3596196B2 (ja) * | 1996-11-15 | 2004-12-02 | ソニー株式会社 | データ伝送装置 |
-
1998
- 1998-03-23 JP JP7474998A patent/JP3173457B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-22 TW TW088104486A patent/TW423239B/zh not_active IP Right Cessation
- 1999-03-22 KR KR1019990009637A patent/KR100321888B1/ko not_active IP Right Cessation
- 1999-03-22 EP EP99105776A patent/EP0946017A3/en not_active Withdrawn
- 1999-03-23 CN CN99105857A patent/CN1236239A/zh active Pending
- 1999-03-23 US US09/275,264 patent/US6275550B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0946017A2 (en) | 1999-09-29 |
| KR19990078113A (ko) | 1999-10-25 |
| CN1236239A (zh) | 1999-11-24 |
| US6275550B1 (en) | 2001-08-14 |
| EP0946017A3 (en) | 2003-05-14 |
| TW423239B (en) | 2001-02-21 |
| JPH11275168A (ja) | 1999-10-08 |
| KR100321888B1 (ko) | 2002-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3173457B2 (ja) | データ通信装置 | |
| US5410550A (en) | Asynchronous latch circuit and register | |
| US6260152B1 (en) | Method and apparatus for synchronizing data transfers in a logic circuit having plural clock domains | |
| US6359479B1 (en) | Synchronizing data transfers between two distinct clock domains | |
| EP1166210B1 (en) | Elastic interface apparatus and method therefor | |
| US6247137B1 (en) | Delaying clock and data signals to force synchronous operation in digital systems that determine phase relationships between clocks with related frequencies | |
| CN102497204A (zh) | 用于延迟锁定环的初始化电路 | |
| JP3433426B2 (ja) | マンチェスタ符号化データをデコーディングするための方法および装置 | |
| JP3080341B2 (ja) | データ一致検出回路 | |
| US6550013B1 (en) | Memory clock generator and method therefor | |
| EP0772133A2 (en) | System for data synchronisation | |
| EP3846380A1 (en) | Clock and data recovery circuit | |
| US6856270B1 (en) | Pipeline array | |
| CN116827335B (zh) | 一种分频装置及数据处理电路 | |
| US5327466A (en) | 1X asynchronous data sampling clock | |
| JP3523858B2 (ja) | シリアルデータ通信装置及びシリアルデータの送受信方法 | |
| JP2948245B2 (ja) | 通信ネットワーク局のための送受信同期化装置 | |
| US6359908B1 (en) | Frame synchronous circuit contributing to SDH signal | |
| US6362671B2 (en) | Device for the regeneration of a clock signal | |
| US20070290732A1 (en) | Reset method for digital circuit and related signal generating apparatus | |
| JPH11509658A (ja) | 拡張されたチップ選択リセット装置および方法 | |
| US6901528B2 (en) | Minimum latency propagation of variable pulse width signals across clock domains with variable frequencies | |
| US4327442A (en) | Clock recovery device | |
| EP1188108B1 (en) | Two clock domain pulse to pulse synchronizer | |
| JP3132657B2 (ja) | クロック切替回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080330 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140330 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |