JP3412927B2 - フレーム同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定長フレームのフレ
ーム同期回路に関する。

【０００２】

【従来の技術】従来、送受信装置間（例えばＬＳＩ間）
でフレーム同期を確立させる構成法として、図１０に示
すように送信側装置１１０１とは別系統（例えばクロッ
ク発生装置など）から各送受信装置１１０１，１１０２
にフレーム同期信号ＦＣＬＫ１，ＦＣＬＫ２をそれぞれ
分配するとともに、送受信ＬＳＩ間で３つの信号線１１
０３〜１１０５をほぼ等長に配線し、各信号線１１０３
〜１１０５を用いて、データ、フレーム同期信号、およ
びビットクロックを伝送する構成法、あるいは図１１に
示すように、各送受信装置１１２１，１１２２間のデー
タ線１１２３をほぼ等長に配線して、送信側装置１１０
１とは別系統からのフレーム同期信号ＦＣＬＫ１，ＦＣ
ＬＫ２によってフレーム同期を確立する構成法などがあ
った。

【０００３】一方、フレーム同期信号は使用せずに、各
フレーム内に所定のフレーム同期パターンを埋め込み、
フレーム構造内において同期パターンを常に検索しなが
ら、フレーム同期を取る方法があった。例えば、同期型
ディジタルハイアラーキ（ＳＤＨ）等があげられる。

【０００４】第１の構成法を取ると、基板内で等長化さ
せる必要があるのは、対になるデータ、フレーム同期信
号、およびビットクロックのみで、異なる送受信装置の
対では、等長化配線を行う必要はない。しかしながら、
回路規模の増大によって、送受信装置間での配線数を増
大させ、これが基板設計の困難さを増大させる要因とな
っていた。また、送受信装置がＬＳＩである場合にピン
数を増大させる要因となっていた。

【０００５】また、第２の構成法を取ると、送受信装置
間で配線する配線数は減少させることができるが、全て
の送受信装置間のデータ配線長を等しくする必要が生
じ、伝送速度の高速化に伴い、基板設計の困難さを増大
させる要因となっていた。また、別系統から分配される
フレーム同期信号のみから、フレーム同期を確立するた
めに、各受信装置にデータが伝送されるまでの遅延を予
め予測してそれぞれの受信装置にフレーム同期信号を分
配しなければならないという問題点が生じていた。

【０００６】また、第３の方式では、受信側装置が常に
同期パターンを検索するので、データ内に偶然発生する
同期パターンによる誤同期引き込みを防ぐために、送信
側装置にはスクランブル伝送の機能が受信側装置には後
方保護の機能が必要となり、装置構成が複雑になるとい
った問題点が生じていた。

【０００７】

【発明が解決しようとする課題】以上のように、従来の
フレーム同期方式では、回路規模の増大に伴い、送受信
装置間での配線数、ピン数、設計上の困難さが増大する
問題点があった。また、伝送データ中からフレーム同期
パターンを検出する方式では、誤同期引き込みの問題が
あった。

【０００８】本発明は、上記事情を考慮してなされたも
ので、配線数やピン数を削減でき、誤同期引き込みも回
避でき、等長化配線のマージンも大きくすることができ
るフレーム同期回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、受信側装置内
でフレーム同期を行うためのフレーム同期回路であっ
て、送信側装置から送られてきた所定のフレーム長を有
する伝送データを取り込むデータ入力手段と、前記デー
タ入力手段にて取り込まれた前記伝送データ、及び該伝
送データとともに前記送信側装置から送られてきた又は
該伝送データから抽出した第１のビットクロックに基づ
いて第１のフレーム同期信号の検出を行うフレーム同期
信号検出手段と、前記送信側装置とは別系統の装置から
分配され入力された第２のフレーム同期信号及び第２の
ビットクロック信号に基づいて、前記フレーム長より短
い所定の長さのフレーム同期判定期間を設定するフレー
ム同期判定期間設定手段と、前記フレーム同期判定期間
設定手段により設定されたフレーム同期判定期間内で、
前記フレーム同期信号検出手段により検出された前記第
１のフレーム同期信号が有効かどうかを判定し、有効と
判定された場合に、前記データ入力手段からの所定のビ
ット長のデータの出力を示すイネーブル信号を発生させ
るフレーム同期判定手段とを具備したことを特徴とす
る。また、本発明は、受信側装置内でフレーム同期を行
うためのフレーム同期回路であって、送信側装置から第
１のビットクロックとともに送られてきた固定長フレー
ムからなる伝送データを、該第１のビットクロックに従
って取り込むデータ入力手段と、前記データ入力手段に
て取り込まれた前記伝送データ中に含まれるフレーム同
期用ビットパターンを検出して第１のフレーム同期信号
を出力するフレーム同期信号検出手段と、前記送信側装
置とは別系統の装置から分配され入力された第２のフレ
ーム同期信号及び第２のビットクロック信号に基づい
て、該伝送された固定長フレーム内の所定の一部分をフ
レーム同期判定期間として指示する判定期間信号を出力
するフレーム同期判定期間設定手段と、前記フレーム同
期信号検出手段から出力された前記第１のフレーム同期
信号と前記フレーム同期判定期間設定手段から出力され
た前記判定期間信号に基づいて、該フレーム同期信号検
出手段により検出された前記フレーム同期用ビットパタ
ーンが有効かどうかを判定し、有効と判定された場合
に、前記データ入力手段からの所定のビット長のデータ
の出力を示すイネーブル信号を発生させるフレーム同期
判定手段とを具備したことを特徴とする。また、本発明
は、受信側装置内でフレーム同期を行うためのフレーム
同期回路であって、従属接続された複数の記憶素子によ
り構成され、送信側装置から第１のビットクロックとと
もに送られてきた固定長フレームからなる伝送データ
を、該第１のビットクロックに従って取り込み、所定の
ビット長単位で出力するデータ入力手段と、前記データ
入力手段にて取り込まれた前記伝送データ中の連続する
所定ビット長のデータを入力し、このデータと予め設定
された該所定ビット長のフレーム同期用ビットパターン
とを比較し、これらが一致した場合に第１のフレーム同
期信号を出力するフレーム同期信号検出手段と、前記送
信側装置とは別系統の装置から分配され入力された第２
のフレーム同期信号及び第２のビットクロック信号に基
づいて、前記フレーム同期信号検出手段により前記フレ
ーム同期用ビットパターンが検出される期間を、該伝送
された固定長フレーム内の所定の一部分の期間内で設定
し、この期間中アクティブとなる判定期間信号を出力す
るフレーム同期判定期間設定手段と、前記フレーム同期
判定期間設定手段から出力された前記判定期間信号がア
クティブになっている間に前記フレーム同期信号検出手
段から前記第１のフレーム同期信号が入力された場合に
リセットされ、前記第１のビットクロックに従って前記
固定長フレームのビット長分をカウントするごとに前記
データ入力手段からの前記所定のビット長のデータの出
力を示すイネーブル信号を発生するフレーム同期判定手
段とを具備したことを特徴とする。

【００１０】また、本発明に係るフレーム同期回路は、
外部からビットクロックとともに送られてきた固定長フ
レームからなる伝送データを、該ビットクロックに従っ
て取り込むデータ入力手段と、前記データ入力手段にて
取り込まれた前記伝送データ中に含まれるフレーム同期
用ビットパターンを検出して所定の同期信号を出力する
フレーム同期信号検出手段と、前記伝送データとは別に
入力されたフレーム同期信号に基づいて、該伝送された
固定長フレーム内の所定の部分をフレーム同期判定期間
として指示する判定期間信号を出力するフレーム同期判
定期間設定手段と、前記フレーム同期信号検出手段から
出力された前記同期信号と前記フレーム同期判定期間設
定手段から出力された前記判定期間信号に基づいて、該
フレーム同期信号検出手段により検出された前記フレー
ム同期用ビットパターンが有効かどうかを判定するフレ
ーム同期判定手段とを具備したことを特徴とする。

【００１１】また、本発明に係るフレーム同期回路は、
縦続接続された複数の記憶素子により構成され、外部か
らビットクロックとともに送られてきた固定長フレーム
からなる伝送データを、該ビットクロックに従って取り
込み、所定のビット長単位で出力するデータ入力手段
と、前記データ入力手段にて取り込まれた前記伝送デー
タ中の連続する所定ビット長のデータを入力し、このデ
ータと予め設定された該所定ビット長のフレーム同期用
ビットパターンとを比較し、これらが一致した場合に所
定の同期信号を出力するフレーム同期信号検出手段と、
前記伝送データとは別に入力されたフレーム同期信号に
基づいて、前記フレーム同期信号検出手段により前記フ
レーム同期用ビットパターンが検出される期間を、該伝
送された固定長フレーム内の所定の期間内で設定し、こ
の期間中アクティブとなる判定期間信号を出力するフレ
ーム同期判定期間設定手段と、前記フレーム同期判定期
間設定手段から出力された前記判定期間信号がアクティ
ブになっている間に前記フレーム同期信号検出手段から
前記同期信号が入力された場合にリセットされ、前記ビ
ットクロックに従って前記固定長フレームのビット長分
をカウントするごとに前記データ入力手段からの前記所
定のビット長のデータの出力を示すイネーブル信号を発
生するフレーム同期判定手段とを具備したことを特徴と
する。

【００１２】また、好ましくは、前記データ入力手段
は、外部からビットクロックを入力する代わりに、外部
から送られてきた前記伝送データからビットクロックを
抽出することを特徴とする。

【００１３】また、好ましくは、前記データ入力手段
は、前記伝送データを受けとるために縦続接続された複
数の記憶素子により構成されており、前記伝送データに
等長に配線したビットクロックまたは前記伝送データか
ら抽出されたビットクロックによって動作することを特
徴とする。

【００１４】また、好ましくは、前記フレーム同期信号
検出手段は、前記固定長フレーム内のある特定の位置に
付与されたフレーム同期用ビットパターンを検出した時
に、フレーム同期信号を検出したと判断することを特徴
とする。

【００１５】また、好ましくは、前記フレーム同期信号
検出手段は、前記固定長フレーム内のある特定の位置に
付与されたフレーム同期用ビットパターンを、回路設計
あるいは基板設計後に変更可能とするために外部制御用
プロセッサから前記ビットパターンを設定可能となるよ
う記憶素子を用いたことを特徴とする。

【００１６】また、好ましくは、前記フレーム同期信号
検出手段は、前記送信側装置からの伝送データにフレー
ムクロックが並走されている場合は、前記フレームクロ
ックの立ち上がりを検出しフレーム同期を検出したと判
断することを特徴とする。

【００１７】また、好ましくは、前記フレーム同期判定
期間設定手段は、前記別系列から分配されたフレームク
ロック及びビットクロックをもとに１フレーム内におい
てフレーム同期判定を行う時間を制限するためのフレー
ム同期判定期間設定信号を発生させる機能を持つことを
特徴とする。

【００１８】また、好ましくは、前記フレーム同期判定
期間設定手段は、回路及び基板設計後にフレーム同期判
定期間設定信号の位相を変化させることを可能とするこ
とを特徴とする。

【００１９】また、好ましくは、前記フレーム同期判定
期間設定手段は、前記送信側装置が複数個存在する場
合、各送信側装置数分だけ受信側装置に持つことを特徴
とする。

【００２０】また、好ましくは、前記フレーム同期判定
手段は、前記フレーム同期信号検出手段からの出力と前
記フレーム同期判定期間設定手段からの出力によりフレ
ーム同期判定を行い、前記判定結果から受信側装置のビ
ットクロックによって前記固定長データを取り込むため
のイネーブル信号を発生させることを特徴とする。

【００２１】また、好ましくは、前記フレーム同期判定
手段は、前記受信側装置のビットクロックで動作するカ
ウンタと前記イネーブル信号を発生させるデコーダで構
成されており、前記フレーム同期信号検出手段の出力と
前記フレーム同期判定期間設定手段の出力の両方がアク
ティブになった時に前記カウンタのリセット信号とする
ことを特徴とする。

【００２２】

【作用】本発明では、まず、フレーム同期信号検出手段
が、データ入力手段にて取り込まれた伝送データに基づ
いてフレーム同期信号検出を行う。一方、フレーム同期
判定期間設定手段は、この伝送データとは別の系統から
分配されたフレーム同期信号に基づいて、伝送データの
フレーム長より短い期間でフレーム同期判定を行うよう
に設定する。

【００２３】前記フレーム同期判定手段は、フレーム同
期判定期間設定手段により設定されたフレーム同期判定
期間の間にフレーム同期信号検出手段がフレーム同期信
号検出に成功したときに、該検出結果が有効であると判
定する。

【００２４】このように本発明では、フレーム同期判定
期間設定手段を設け、同期検出期間を適宜設定すること
により、データ内に偶然現れたフレーム同期ビットパタ
ーンと同一のビットパターンによる誤同期引き込みを防
ぐことができ、簡便な方法で正確なフレーム同期検出を
行うことができる。例えば、送受信装置間の伝送データ
線の配線長のずれ、従って別系統から基板内各ＬＳＩに
分配されたフレーム同期信号からフレームの先頭の到着
する位相との違い（スキュー）の範囲内でフレーム同期
パターンとの比較を行えば、正確な同期検出ができるの
である。

【００２５】また、本発明によれば、送受信装置間に必
要な配線の種類が少ないので、回路規模が増大しても、
送受信装置間での配線数やＬＳＩのピン数の増大を回避
することができる。

【００２６】また、フレーム同期判定期間設定手段によ
り設定される同期検出期間内に、同期を確立できれば良
いので、送受信装置間、例えば同一基板内の各ＬＳＩ
間、の伝送データ線の配線長は、ある程度以内に抑えて
おけばよいことになり、等長化配線のマージンを大きく
することができる。

【００２７】

【実施例】以下、図面を参照しながら実施例を説明す
る。 （第１の実施例）図１は、本発明の第１の実施例に係る
フレーム同期回路を示す概略ブロック図である。本実施
例における主な信号のタイミングチャートを図８に示
す。また、フレーム同期信号は、その立上がりでフレー
ムの先頭を示すものであるとする。

【００２８】本実施例のフレーム同期回路は、受信側装
置（例えばＬＳＩ）に内臓されるものであり、図示しな
い送信側装置（例えばＬＳＩ）から伝送されたビットク
ロックＢＣＬｋ in によって動作するデータ入力部１０
０、フレーム同期信号検出部２００、フレーム同期判定
部３００、送信側装置とは別系統（例えばクロック発生
装置など）から分配されたビットクロックＢＣＬｋ Mai
n で動作するフレーム同期判定期間設定部４００から構
成される。

【００２９】データ入力部１００は、図８に示すごと
く、ビットクロックＢＣＬｋ in に従い、送信側装置か
ら伝送されたデータＤａｔａ in を取り込み、および取
り込んだデータＤａｔａ in 中からフレーム同期パター
ン長であるｎビット分の並列データＳｙｎｃ Patを１ビ
ットづつシフトしつつ出力するとともに、出力データＤ
ａｔａ in をＮ（例えば１あるいは８，１６，３２，６
４など）ビット分のデータＤａｔａ Main として順次出
力する。

【００３０】データ入力部１００は、例えば図２（ａ）
のように縦続接続された記憶素子（例えばフリップフロ
ップ回路）１０１によって構成される。フレーム同期信
号検出部２００に送られるｎビットは、予め決められた
フレーム同期パターン長に一致している。ＬＳＩなどの
当該受信側装置本体に送られるＤａｔａ Main のビット
幅Ｎは、その内部処理によってのみ決定される。ただ
し、データＤａｔａ inのビット長の約数とする。記憶
素子１０１にて構成されるシフトレジスタの中でフレー
ム同期検出部２００に送るデータを取り出す位置と、Ｄ
ａｔａ Main として出力する位置との関係は、フレーム
同期パターンと実際に取り込む必要のあるデータの間の
（予め決定されている）ビット数（図２（ｂ）参照）や
後述するフレーム同期判定部３００にあるデコーダ３０
３がいくつのカウント値でイネーブル信号を発生させる
かによって決まる。例えば、Ｓｔｕｆｆ ｂｉｔが０ビ
ットで、フレーム同期信号判定部３００にあるデコーダ
がカウント値１でイネーブル信号を発生させる場合は図
２（ｃ）のようになる。

【００３１】なお、ビットクロックＢＣＬｋ in は、送
信側装置からのデータ線に並走される場合の他に、デー
タＤａｔａ in から抽出しても良い。フレーム同期信号
検出部２００は、データ入力部１００からの並列データ
Ｓｙｎｃ Patを送信側装置のビットクロックＢＣＬｋ i
n によって取り込み、そのｎビットのデータがフレーム
同期パターンと一致したときのみ、一致パルスＳＹＮＣ
を発生し、フレーム同期判定部３００に送る。

【００３２】図３は、フレーム同期信号検出部２００の
内部構成の一例である。回路設計時などにてフレーム同
期パターンが「０００００００１」と予め決定されてい
る場合であり、データ入力部１００からの８ビットのパ
ターンがフレーム同期パターンに一致したときに、図８
のようにＳＹＮＣ信号をアクティブにしてフレーム同期
判定部３００に送る。

【００３３】図４は、フレーム同期パターンを回路設計
あるいは基板設計後に変更することが可能な構成例であ
り、フレーム同期パターン長分の記憶素子２０１および
データ入力部１００からのデータと比較するためのゲー
ト素子２０２，２０３から構成されている。フレーム同
期パターン長分の記憶素子２０１は、外部制御用プロセ
ッサによって任意の値に設定可能であり、記憶素子２０
１からの値とデータ入力部１００からの値が一致したと
きのみ、一致信号ＳＹＮＣをアクティブにしてフレーム
同期判定部３００に送る。

【００３４】図５に、フレーム同期判定期間設定部４０
０の内部構成の一例を示す。また、図６に、図８に示し
た出力信号ＧＷＮＤと１フレーム周期との関係を示す。
このフレーム周期判定期間設定部４００は、１フレーム
周期カウンタ部４０２、この１フレーム周期カウンタ部
４０２の出力信号を入力としたデコーダ部４０３、１フ
レーム周期カウンタ部４０２に対するリセット信号を発
生させるリセットパルス発生回路４０１で構成され、送
信側装置とは別系統から分配されたフレーム周期信号Ｆ
ＣＬＫ Main およびビットクロックＢＣＬＫ Main によ
って動作する。

【００３５】１フレーム周期カウンタ部４０２は、ビッ
トクロックＢＣＬＫ Main を、０から（１フレーム内の
ビット長−１）まで計数可能であり、カウント値をその
出力とする。リセットパルス発生回路４０１の出力がア
クティブになったときに、フレーム先頭であると判定
し、カウンタ値をリセットして計数を繰り返す。なお、
１フレームを送受信装置間で並列伝送する場合、１フレ
ーム周期カウンタ部４０２は、（１フレームのビット長
／並列幅）までカウント計算可能としても良い。

【００３６】デコーダ部４０３は、送信側装置からのデ
ータＤａｔａ in の１フレーム内のある一定の期間で図
８のようなＧＷＮＤ信号を発生させる。すなわち、１フ
レーム周期カウンタ部４０２の出力がデコーダ部４０３
内に予め設定された第１の計数値（図６のＣ１）に一致
したときにＧＷＮＤ信号をアサートし、その後、該出力
が予め設定された第２の計数値（図６のＣ２）に一致し
たときにＧＷＮＤ信号をデアサートする。

【００３７】送信側装置が複数存在する場合は、各送信
側装置からのデータＤａｔａ in のスキューがＧＷＮＤ
信号幅以内に収まればよく、例えば送受信装置がＬＳＩ
であり、それらを一基板あるいは一筐体に実装する場
合、基板設計等が容易になる。また、送信側装置が複数
あり、各伝送データのスキューが比較的大きくなる場合
の一構成例として、各送信側装置に対応してフレーム同
期判定期間設定部４００を複数設けても良い。また、基
板設計あるいは筐体を組んだ後、システム立ち上げ時
に、フレーム同期用セルを流し、ＧＷＮＤ信号をアクテ
ィブにする期間を設定しても良い。

【００３８】リセットパルス発生回路４０１は、別系統
から分配されたフレーム周期信号ＦＣＬＫ Main の立ち
上がりを検出し、その立ち上がりで１フレーム周期カウ
ンタ部４０２にリセット信号を送る。フレーム周期信号
ＦＣＬＫ Main およびビットクロックＢＣＬＫ Main の
位相を基板設計あるいは筐体設計後に変化可能とするこ
とにより、各送受信装置間のデータの遅延が同方向にず
れた場合に対応可能となる。

【００３９】図７は、フレーム同期判定部３００の内部
構成の一例である。このフレーム同期判定部３００は、
１フレーム周期カウンタ部３０２、この１フレーム周期
カウンタ部３０２の出力信号を入力としたデコーダ部３
０３、１フレーム周期カウンタ部３０２に対するリセッ
ト信号を発生させるリセットパルス発生回路３０１で構
成される。

【００４０】１フレーム周期カウンタ部３０２は、送信
側装置から伝送されるビットクロックＢＣＬｋ in を、
０から（１フレーム内のビット長−１）まで計数可能で
あり、カウント値をその出力とする。リセットパルス発
生回路３０１の出力がアクティブになったときに、フレ
ーム先頭であると判定し、カウンタ値をリセットして計
数を繰り返す。

【００４１】デコーダ部３０３は、１フレーム周期カウ
ンタ部３０２の出力値をもとに、図８のようなデータ入
力部１００からのデータＤａｔａ Main を指示するイネ
ーブル信号Ｅｎａｂｌｅを１フレーム周期で発生させ
る。すなわち、１フレーム周期カウンタ部３０２の出力
がデコーダ部３０３内に予め設定された第１の計数値に
一致したときにイネーブル信号Ｅｎａｂｌｅをアサート
し、その後、該出力が予め設定された第２の計数値に一
致したときにイネーブル信号Ｅｎａｂｌｅをデアサート
する、という動作が繰り返される。なお、１フレーム周
期カウンタ部３０２は、上記構成の代わりに、内部とり
こみ幅分のカウンタで構成しても良い。例えば、１６ビ
ット幅でとりこむ場合、４ビットカウンタを設け、デコ
ーダ部３０３は０〜１５のうちの所定の値のときにイネ
ーブル信号Ｅｎａｂｌｅを発生させるようにしても良
い。

【００４２】このイネーブル信号Ｅｎａｂｌｅは、デー
タ入力部１００からのデータＤａｔａ Main の出力形式
に依存しており、例えば、データ入力部１００からビッ
トシリアルに出力したい場合は、１ビットごとにイネー
ブル信号Ｅｎａｂｌｅを発生させ、８ビットの並列デー
タとして出力したい場合は、８ビットごとにイネーブル
信号Ｅｎａｂｌｅを発生させる。なお、１フレーム内の
データフォーマットが決定されていれば、１フレーム内
のある一部分のデータを取り込まないという動作も可能
である。

【００４３】リセットパルス発生回路３０１は、フレー
ム周期信号検出部２００からのＳＹＮＣ信号とフレーム
同期判定期間設定部４００からのＧＷＮＤ信号の両方が
アクティブのときのみ、１フレーム周期カウンタ部３０
２にリセット信号を送る。上記の２つの信号の論理和を
取ることで、データＤａｔａ in 内に偶然発生したフレ
ーム同期ビットパターンと同一のパターンによる誤同期
を防止することが可能となる。

【００４４】このように本実施例によれば、同期判定期
間を適宜設定することにより、データ内に偶然現れたフ
レーム同期ビットパターンと同一のビットパターンによ
る誤同期引き込みを防ぐことができるとともに、送受信
装置間に必要な配線の種類が少ないので、回路規模が増
大しても、送受信装置間での配線数やＬＳＩのピン数の
増大を回避することができ、さらに、フレーム同期判定
期間設定手段により設定される同期検出期間内に、同期
を確立できれば良いので、送受信装置間の伝送データ線
の配線長は、ある程度以内に抑えておけばよいことにな
り、等長化配線のマージンを大きくすることができる。

【００４５】（実施例２）図９は、本発明の第２の実施
例に係るフレーム同期回路の概略ブロック図である。

【００４６】本実施例のフレーム同期回路は、図示しな
い送信側装置（例えばＬＳＩ）から伝送されたビットク
ロックＢＣＬｋ in によって動作するデータ入力部１０
０´、フレーム先頭位置検出部５００、フレーム同期判
定部３００、送信側装置とは別系統から分配されたビッ
トクロックＢＣＬｋ Main で動作するフレーム同期判定
期間設定部４００から構成される。

【００４７】データ入力部１００´は、第１の実施例の
データ入力部１００から、ｎビット分の並列データＳｙ
ｎｃ Patを出力する機能に対応する構成を省いたもので
ある。フレーム同期判定部３００およびフレーム同期判
定期間設定部４００は、第１の実施例と同様である。

【００４８】第１の実施例では、ＳＹＮＣ信号は、フレ
ーム同期信号検出部２００にてデータ入力部１００から
取り込んだ並列データＳｙｎｃ Patと所定のフレーム同
期パターンとの一致検出をして発生した。これに対して
本実施例では、送信側装置から受信側装置にデータ線に
ほぼ等長に配線された信号線を用いてフレーム同期信号
ＦＣＬＫｉｎを与え、図９に示したフレーム先頭位置検
出部５００にて、フレーム同期信号ＦＣＬＫ in の立ち
上がりを送信側装置からのビットクロックＢＣＬＫ in
に従って判別し、それを一致信号ＳＹＮＣとしてフレー
ム同期判定部３００に送るものである。

【００４９】このように構成しても、フレーム同期を確
立することが可能である。また、本発明は上述した各実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で、種々変形して実施することができる。

【００５０】

【発明の効果】このように本発明では、フレーム同期判
定期間設定手段を設け、同期検出期間を適宜設定するこ
とにより、データ内に偶然現れたフレーム同期ビットパ
ターンと同一のビットパターンによる誤同期引き込みを
防ぐことができ、簡便な方法で正確なフレーム同期検出
を行うことができる。

【００５１】また、本発明によれば、送受信装置間に必
要な配線の種類が少ないので、回路規模が増大しても、
送受信装置間での配線数やＬＳＩのピン数の増大を回避
することができる。

【００５２】また、フレーム同期判定期間設定手段によ
り設定される同期検出期間内に、同期を確立できれば良
いので、送受信装置間、例えば同一基板内の各ＬＳＩ
間、の伝送データ線の配線長は、ある程度以内に抑えて
おけばよいことになり、等長化配線のマージンを大きく
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るフレーム同期回路
の概略構成を示す図

【図２】データ入力部の内部構成の一例を示す図

【図３】フレーム同期信号検出部の内部構成の一例を示
す図

【図４】フレーム同期信号検出部の内部構成の他の例を
示す図

【図５】フレーム同期判定期間設定部の内部構成の一例
を示す図

【図６】ウィンドウ信号ＧＷＮＤの一例を示す図

【図７】フレーム同期判定部の内部構成の一例を示す図

【図８】第１の実施例の主な信号のタイミングチャート

【図９】本発明の第２の実施例に係るフレーム同期回路
の概略構成を示す図

【図１０】従来例の第１の構成を示す図

【図１１】従来例の第２の構成を示す図

【符号の説明】

１００…データ入力部、１０１…記憶素子、２００…フ
レーム同期信号検出部、２０１…記憶素子、２０２，２
０３…ゲート素子、３００…フレーム同期判定部、３０
１…リセットパルス発生回路、３０２…１フレーム周期
カウンタ部、３０３…デコーダ部、４００…フレーム同
期判定期間設定部、４０１…リセットパルス発生回路、
４０２…１フレーム周期カウンタ部、４０３…デコーダ
部、５００…フレーム先頭位置検出部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−38026（ＪＰ，Ａ) 特開 平４−185129（ＪＰ，Ａ) 特開 昭64−4135（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/08 H04J 3/06

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】受信側装置内でフレーム同期を行うための
   フレーム同期回路であって、 送信側装置 から送られてきた所定のフレーム長を有する
   伝送データを取り込むデータ入力手段と、 前記データ入力手段にて取り込まれた前記伝送データ、
   及び該伝送データとともに前記送信側装置から送られて
   きた又は該伝送データから抽出した第１のビットクロッ
   クに基づいて第１のフレーム同期信号の検出を行うフレ
   ーム同期信号検出手段と、 前記送信側装置とは別系統の装置から分配され入力され
   た第２のフレーム同期信号及び第２のビットクロック信
   号に基づいて、前記フレーム長より短い所定の長さのフ
   レーム同期判定期間を設定するフレーム同期判定期間設
   定手段と、 前記フレーム同期判定期間設定手段により設定されたフ
   レーム同期判定期間内で、前記フレーム同期信号検出手
   段により検出された前記第１のフレーム同期信号が有効
   かどうかを判定し、有効と判定された場合に、前記デー
   タ入力手段からの所定のビット長のデータの出力を示す
   イネーブル信号を発生させるフレーム同期判定手段とを
   具備したことを特徴とするフレーム同期回路。
2. 【請求項２】受信側装置内でフレーム同期を行うための
   フレーム同期回路であって、 送信側装置 から第１のビットクロックとともに送られて
   きた固定長フレームからなる伝送データを、該第１のビ
   ットクロックに従って取り込むデータ入力手段と、 前記データ入力手段にて取り込まれた前記伝送データ中
   に含まれるフレーム同期用ビットパターンを検出して第
   １のフレーム同期信号を出力するフレーム同期信号検出
   手段と、 前記送信側装置とは別系統の装置から分配され入力され
   た第２のフレーム同期信号及び第２のビットクロック信
   号に基づいて、該伝送された固定長フレーム内の所定の
   一部分をフレーム同期判定期間として指示する判定期間
   信号を出力するフレーム同期判定期間設定手段と、 前記フレーム同期信号検出手段から出力された前記第１
   のフレーム同期信号と前記フレーム同期判定期間設定手
   段から出力された前記判定期間信号に基づいて、該フレ
   ーム同期信号検出手段により検出された前記フレーム同
   期用ビットパターンが有効かどうかを判定し、有効と判
   定された場合に、前記データ入力手段からの所定のビッ
   ト長のデータの出力を示すイネーブル信号を発生させる
   フレーム同期判定手段とを具備したことを特徴とするフ
   レーム同期回路。
3. 【請求項３】受信側装置内でフレーム同期を行うための
   フレーム同期回路であって、 従属接続された複数の記憶素子により構成され、送信側
   装置から第１のビットクロックとともに送られてきた固
   定長フレームからなる伝送データを、該第１のビットク
   ロックに従って取り込み、所定のビット長単位で出力す
   るデータ入力手段と、 前記データ入力手段にて取り込まれた前記伝送データ中
   の連続する所定ビット長のデータを入力し、このデータ
   と予め設定された該所定ビット長のフレーム同期用ビッ
   トパターンとを比較し、これらが一致した場合に第１の
   フレーム同期信号を出力するフレーム同期信号検出手段
   と、 前記送信側装置とは別系統の装置から分配され入力され
   た第２のフレーム同期信号及び第２のビットクロック信
   号に基づいて、前記フレーム同期信号検出手段により前
   記フレーム同期用ビットパターンが検出される期間を、
   該伝送された固定長フレーム内の所定の一部分の期間内
   で設定し、この期間中アクティブとなる判定期間信号を
   出力するフレーム同期判定期間設定手段と、 前記フレーム同期判定期間設定手段から出力された前記
   判定期間信号がアクティブになっている間に前記フレー
   ム同期信号検出手段から前記第１のフレーム同期信号が
   入力された場合にリセットされ、前記第１のビットクロ
   ックに従って前記固定長フレームのビット長分をカウン
   トするごとに前記データ入力手段からの前記所定のビッ
   ト長のデータの出力を示すイネーブル信号を発生するフ
   レーム同期判定手段とを具備したことを特徴とするフレ
   ーム同期回路。