JPH088546B2 - デジタル伝送回路のフレーム同期検出方式 - Google Patents
デジタル伝送回路のフレーム同期検出方式Info
- Publication number
- JPH088546B2 JPH088546B2 JP1246728A JP24672889A JPH088546B2 JP H088546 B2 JPH088546 B2 JP H088546B2 JP 1246728 A JP1246728 A JP 1246728A JP 24672889 A JP24672889 A JP 24672889A JP H088546 B2 JPH088546 B2 JP H088546B2
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- JP
- Japan
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- frame
- frame synchronization
- counter
- synchronization signal
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル伝送回路のフレーム同期検出方式に
関し、特に連続したシリアルデータ中に周期的に存在す
るある固定パターンのフレーム同期信号を検出して同期
／非同期状態の判定を行うデジタル伝送回路のフレーム
同期検出方式に関する。
関し、特に連続したシリアルデータ中に周期的に存在す
るある固定パターンのフレーム同期信号を検出して同期
／非同期状態の判定を行うデジタル伝送回路のフレーム
同期検出方式に関する。
従来、この種のデジタル伝送回路のフレーム同期検出
方式は、第３図にブロック図，第４図にタイミングチャ
ートを示すように、フレーム同期信号検出回路23及びシ
フトレジスタ21でフレーム同期信号が検出されなかった
場合、カウンタ23のカウント値を−１して検出タイミン
グをずらし、フレーム同期信号が検出されるまで繰り返
す方式であった。
方式は、第３図にブロック図，第４図にタイミングチャ
ートを示すように、フレーム同期信号検出回路23及びシ
フトレジスタ21でフレーム同期信号が検出されなかった
場合、カウンタ23のカウント値を−１して検出タイミン
グをずらし、フレーム同期信号が検出されるまで繰り返
す方式であった。
上述した従来のデジタル伝送回路のフレーム同期検出
方式では、フレーム同期信号を検出すべきタイミングを
１フレームごとにデジタルデータの１ビット分ずつずら
して検出する方式となっているので、フレーム内にフレ
ーム同期信号と同一のパタンが存在しない場合でも、同
期確立のために最大（１フレームのデータ数−１）×１
フレーム分の時間が必要であるという欠点がある。
方式では、フレーム同期信号を検出すべきタイミングを
１フレームごとにデジタルデータの１ビット分ずつずら
して検出する方式となっているので、フレーム内にフレ
ーム同期信号と同一のパタンが存在しない場合でも、同
期確立のために最大（１フレームのデータ数−１）×１
フレーム分の時間が必要であるという欠点がある。
本発明のデジタル伝送回路のフレーム同期検出方式
は、１フレームごとの区切りを示すフレーム同期信号を
検出するフレーム同期信号検出回路及びシフトレジスタ
と、前記１フレームのデータ数分だけカウントするカウ
ンタと、前記カウンタの値をデコードして前記フレーム
同期信号の検出すべきタイミングを示す信号を出力し前
記カウンタのリセット解除を行うデコード回路と、前記
デコード回路の示すタイミングに前記フレーム同期信号
が検出されなかった場合に信号を出力し前記カウンタの
リセットを行う比較回路及びリセット回路とを有してい
る。
は、１フレームごとの区切りを示すフレーム同期信号を
検出するフレーム同期信号検出回路及びシフトレジスタ
と、前記１フレームのデータ数分だけカウントするカウ
ンタと、前記カウンタの値をデコードして前記フレーム
同期信号の検出すべきタイミングを示す信号を出力し前
記カウンタのリセット解除を行うデコード回路と、前記
デコード回路の示すタイミングに前記フレーム同期信号
が検出されなかった場合に信号を出力し前記カウンタの
リセットを行う比較回路及びリセット回路とを有してい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、本実施例は受信デジタルデータ７の
１フレームごとの区切りを示すフレーム同期信号を検出
するフレーム同期信号検出回路２及びシフトレジスタ１
と、１フレームのデータ数分だけカウントするカウンタ
３と、カウンタ３の値をデコードしてフレーム同期信号
の検出すべきタイミングを示す信号を出力し、カウンタ
３のリセット解除を行うデコード回路４と、デコード回
路４の示すタイミングにフレーム同期信号が検出されな
かった場合に信号を出力しカウンタ３のリセットを行う
比較回路５及びリセット回路６とを有して構成してい
る。
１フレームごとの区切りを示すフレーム同期信号を検出
するフレーム同期信号検出回路２及びシフトレジスタ１
と、１フレームのデータ数分だけカウントするカウンタ
３と、カウンタ３の値をデコードしてフレーム同期信号
の検出すべきタイミングを示す信号を出力し、カウンタ
３のリセット解除を行うデコード回路４と、デコード回
路４の示すタイミングにフレーム同期信号が検出されな
かった場合に信号を出力しカウンタ３のリセットを行う
比較回路５及びリセット回路６とを有して構成してい
る。
次に、本実施例の動作について説明する。
第１図において、本実施例はフレーム同期信号が４ビ
ットでフレーム内のデータ数が32ビットａである。
ットでフレーム内のデータ数が32ビットａである。
受信したデジタルデータ７はシフトレジスタ１にシリ
アルで入力され、シフトレジスタ１のパラレルデータ出
力がフレーム同期信号検出回路２に入力される。
アルで入力され、シフトレジスタ１のパラレルデータ出
力がフレーム同期信号検出回路２に入力される。
フレーム同期信号検出回路２ではシフトレジスタ１の
データが１クロック分変化するごとにあらかじめ決めら
れたある固定のフレーム同期信号（例では1001B）を検
出し、フレーム同期信号が検出された場合だけ論理レベ
ル“ロー”のパルスを出力する。リセット回路を有する
カウンタ３はシフトレジスタ１のデータシフトに同期し
て１フレーム分のデータをカウントする。
データが１クロック分変化するごとにあらかじめ決めら
れたある固定のフレーム同期信号（例では1001B）を検
出し、フレーム同期信号が検出された場合だけ論理レベ
ル“ロー”のパルスを出力する。リセット回路を有する
カウンタ３はシフトレジスタ１のデータシフトに同期し
て１フレーム分のデータをカウントする。
デコード回路４はカウンタ３の出力をデコードしカウ
ンタ３がリセットされてから１フレームのデータ数分だ
けカウントするごとに論理レベル“ハイ”のパルスを検
出する。
ンタ３がリセットされてから１フレームのデータ数分だ
けカウントするごとに論理レベル“ハイ”のパルスを検
出する。
比較回路５はフレーム同期信号検出回路２の出力とデ
コード回路４の出力を比較し、両回路の出力が共に論理
レベル“ハイ”のとき、つまりデコード回路４の示すフ
レーム同期信号を検出すべきタイミングにフレーム同期
信号が検出されなかった場合に論理レベル“ロー”の信
号を出力する。
コード回路４の出力を比較し、両回路の出力が共に論理
レベル“ハイ”のとき、つまりデコード回路４の示すフ
レーム同期信号を検出すべきタイミングにフレーム同期
信号が検出されなかった場合に論理レベル“ロー”の信
号を出力する。
リセット回路６の・フリップフロップは比較回路
５の出力が論理レベル“ロー”になったとき論理レベル
“ロー”を出力し、次にフレーム同期が検出されてフレ
ーム同期信号検出回路２の出力が論理レベル“ロー”に
なると論理レベル“ハイ”を出力するように動作し、そ
の出力はＤフリップフロップでタイミングをあわせてカ
ウンタ３のリセット部へ入力される。
５の出力が論理レベル“ロー”になったとき論理レベル
“ロー”を出力し、次にフレーム同期が検出されてフレ
ーム同期信号検出回路２の出力が論理レベル“ロー”に
なると論理レベル“ハイ”を出力するように動作し、そ
の出力はＤフリップフロップでタイミングをあわせてカ
ウンタ３のリセット部へ入力される。
第２図は第１図の各回路における入出力信号のタイミ
ングチャートである。
ングチャートである。
次に、第２図の用いて本実施例の同期検出のタイミン
グについて説明する。
グについて説明する。
t1の時点ではフレーム同期信号検出回路２とデコード
回路４が共にパルスを出力しているので同期がとれてい
る状態である。
回路４が共にパルスを出力しているので同期がとれてい
る状態である。
t2の時点でフレーム同期信号を検出すべきタイミング
でないとき、データの途中でフレーム同期信号と同様な
パターンのデータが存在しそれが検出されても他の回路
には影響を与えない。
でないとき、データの途中でフレーム同期信号と同様な
パターンのデータが存在しそれが検出されても他の回路
には影響を与えない。
t3の時点ではデコード回路４の出力がフレーム同期信
号を検出すべきタイミングであることを示しているが、
フレーム同期信号が検出されなかったので非同期状態に
なったと判断してカウンタ３のリセットを行う。
号を検出すべきタイミングであることを示しているが、
フレーム同期信号が検出されなかったので非同期状態に
なったと判断してカウンタ３のリセットを行う。
t4の時点では入力データ中にフレーム同期信号が検出
されたのでカウンタ３のリセットを解除しカウントを開
始させる。
されたのでカウンタ３のリセットを解除しカウントを開
始させる。
t5の時点ではフレーム同期信号の検出すべきタイミン
グにフレーム同期信号が検出されているので同期がとれ
たと判断する。t5の時点でフレーム同期信号が検出され
なかった場合、t4で検出したフレーム同期信号は本来の
フレーム同期信号ではないということなのでt3の状態に
戻り、同期が確立するまで繰り返す。
グにフレーム同期信号が検出されているので同期がとれ
たと判断する。t5の時点でフレーム同期信号が検出され
なかった場合、t4で検出したフレーム同期信号は本来の
フレーム同期信号ではないということなのでt3の状態に
戻り、同期が確立するまで繰り返す。
本実施例ではデータ中にフレーム同期信号と同じパタ
ーンが存在しない場合には１フレーム間で同期を確立す
ることができる。
ーンが存在しない場合には１フレーム間で同期を確立す
ることができる。
以上説明したように本発明は、フレーム同期が非同期
状態になってフレーム同期信号が検出すべきタイミング
で検出されなかった場合、次にフレーム同期信号が検出
されるまでカウンタをリセットすることにより、フレー
ム内のデータにフレーム同期信号と同一のデータパター
ンが存在しない場合には１フレーム間で同期がとれるの
で、非同期状態から同期を確立する時間を従来の方式よ
り早くすることができる効果がある。
状態になってフレーム同期信号が検出すべきタイミング
で検出されなかった場合、次にフレーム同期信号が検出
されるまでカウンタをリセットすることにより、フレー
ム内のデータにフレーム同期信号と同一のデータパター
ンが存在しない場合には１フレーム間で同期がとれるの
で、非同期状態から同期を確立する時間を従来の方式よ
り早くすることができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の各回路における入出力信号のタイミングチャー
ト、第３図は従来の方式の一例を示すブロック図、第４
図は第３図の各回路における入出力信号のタイミングチ
ャートである。 １……シフトレジスタ、２……フレーム同期信号検出回
路、３……カウンタ、４……デコード回路、５……比較
回路、６……リセット回路、７……受信デジタルデー
タ、８……クロック、９……フレーム同期信号検出回路
出力、10……デコード回路出力、11……比較回路出力、
12……リセット回路出力、21……シフトレジスタ、22…
…フレーム同期信号検出回路、23……カウンタ、24……
デコード回路、25……比較回路、26……ロードパルス回
路、27……受信デジタルデータ、28……クロック、29…
…フレーム同期信号検出回路出力、30……デコード回路
出力、31……ロードパルス回路出力。
第１図の各回路における入出力信号のタイミングチャー
ト、第３図は従来の方式の一例を示すブロック図、第４
図は第３図の各回路における入出力信号のタイミングチ
ャートである。 １……シフトレジスタ、２……フレーム同期信号検出回
路、３……カウンタ、４……デコード回路、５……比較
回路、６……リセット回路、７……受信デジタルデー
タ、８……クロック、９……フレーム同期信号検出回路
出力、10……デコード回路出力、11……比較回路出力、
12……リセット回路出力、21……シフトレジスタ、22…
…フレーム同期信号検出回路、23……カウンタ、24……
デコード回路、25……比較回路、26……ロードパルス回
路、27……受信デジタルデータ、28……クロック、29…
…フレーム同期信号検出回路出力、30……デコード回路
出力、31……ロードパルス回路出力。
Claims (1)
- 【請求項１】デジタル信号のシリアルのデジタル伝送回
路において、１フレームごとの区切りを示すフレーム同
期信号を検出するフレーム同期信号検出回路及びシフト
レジスタと、前記１フレームのデータ数分だけカウント
するカウンタと、前記カウンタの値をデコードして前記
フレーム同期信号の検出すべきタイミングを示す信号を
出力し前記カウンタのリセット解除を行うデコード回路
と、前記デコード回路の示すタイミングに前記フレーム
同期信号が検出されなかった場合に信号を出力し前記カ
ウンタのリセットを行う比較回路及びリセット回路とを
有し、検出すべきタイミングに前記フレーム同期信号が
検出されず非同期状態になったとき前記カウンタのリセ
ットを行い、その後前記フレーム同期信号が検出された
とき前記カウンタのリセット解除を行い、それ以降は前
記カウンタの示すタイミングで前記フレーム同期信号の
検出を行うことを特徴とするデジタル伝送回路のフレー
ム同期検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246728A JPH088546B2 (ja) | 1989-09-22 | 1989-09-22 | デジタル伝送回路のフレーム同期検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246728A JPH088546B2 (ja) | 1989-09-22 | 1989-09-22 | デジタル伝送回路のフレーム同期検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108918A JPH03108918A (ja) | 1991-05-09 |
| JPH088546B2 true JPH088546B2 (ja) | 1996-01-29 |
Family
ID=17152765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246728A Expired - Fee Related JPH088546B2 (ja) | 1989-09-22 | 1989-09-22 | デジタル伝送回路のフレーム同期検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088546B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8609499D0 (en) * | 1986-04-18 | 1986-05-21 | Gen Electric Co Plc | Digital transmission system |
| JPH0783354B2 (ja) * | 1986-08-29 | 1995-09-06 | 日本電気株式会社 | フレ−ム同期方式 |
-
1989
- 1989-09-22 JP JP1246728A patent/JPH088546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03108918A (ja) | 1991-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |