[go: up one dir, main page]

KR100239437B1 - 직렬 통신 인터페이스 - Google Patents

직렬 통신 인터페이스 Download PDF

Info

Publication number
KR100239437B1
KR100239437B1 KR1019970040191A KR19970040191A KR100239437B1 KR 100239437 B1 KR100239437 B1 KR 100239437B1 KR 1019970040191 A KR1019970040191 A KR 1019970040191A KR 19970040191 A KR19970040191 A KR 19970040191A KR 100239437 B1 KR100239437 B1 KR 100239437B1
Authority
KR
South Korea
Prior art keywords
shift register
counter
bit
output value
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019970040191A
Other languages
English (en)
Other versions
KR19990017294A (ko
Inventor
양일석
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970040191A priority Critical patent/KR100239437B1/ko
Publication of KR19990017294A publication Critical patent/KR19990017294A/ko
Application granted granted Critical
Publication of KR100239437B1 publication Critical patent/KR100239437B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30134—Register stacks; shift registers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명은 8비트 SIO(Serial Interface Output)와 16비트 SIO를 하나의 회로에 구현하여 프로그램에 따라 8/16 비트 데이터를 전송하는데 적당하도록 한 직렬 통신 인터페이스(Serial Interface Communication)에 관한 것으로 n, n+1진 카운터로 이루어져 클럭신호에 동기되어 카운터를 시작하거나 정지하는 카운터부와, 2n,2n+1비트로 이루어져 상기 클럭신호, 리드신호 및 라이트 신호에 동기되어 데이터를 순차적으로 저장하여 직렬 전송하는 쉬프트 레지스터부와, 상기 카운터부와 쉬프트 레지스터부의 클럭신호와 셋신호를 조절하는 컨트롤부로 구성됨을 특징으로 한다.

Description

직렬 통신 인터페이스
본 발명은 직렬 통신 인터페이스(Serial Interface Communication:SIO)에 관한 것으로, 특히 8비트 SIO(Serial Interface Output)와 16비트 SIO를 하나의 회로에 구현하여 프로그램에 따라 8/16 비트 데이터를 전송하는데 적당하도록 한 직렬 통신 인터페이스에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 직렬 통신 인터페이스의 SIO에 대하여 설명하면 다음과 같다.
SIO는 직렬 데이터(Serial Data)에서 병렬 데이터(Parallel Data)로 전송 하거나 병렬 데이터에서 직렬 데이터로 전송하며, 트랜스퍼 클럭신호에 동기되어 동작한다.
도 1은 종래의 직렬 통신 인터페이스의 SIO를 나타낸 구성 블록도이다.
도 1에 도시한 바와같이 트랜스퍼 클럭신호(CLK)에 동기되어 카운트를 시작하거나 정지하는 3진 카운터부(2)와, 리드신호(RD), 라이트 신호(WR) 그리고 클럭신호(CLK)에 동기되어 데이터 신호를 순차적으로 저장하여 직렬 전송하는 8비트 쉬프트 레지스터부(3)와, 상기 3진 카운터부(2) 및 8비트 쉬프트 레지스터부(3)의 클럭신호(CLK)와 셋(Set)신호를 조절하는 컨트롤부(1)로 구성된다.
여기서, 상기 3진 카운터부(2)는 카운터가 다 되었으면 클럭신호(CLK)를 죽이도록하고, 상기 8비트 쉬프트 레지스터부(3)는 직렬 데이터(Serial Data)를 쉬프트 시켜 직렬전송한 후, 직렬 데이터를 다 전송하면 인터럽트(Interrupt)를 발생시켜 CPU 한테 인터럽트 신호를 보낸다.
한편, 16비트 데이터일 경우에 있어서는 3진 카운터를 4진 카운터로 사용하고, 8비트 쉬프트 레지스터를 16비트 쉬프트 레지스터 또는 8비트 쉬프트 레지스터 두 개를 사용한다.
그러나 상기와 같은 종래의 직렬 통신 인터페이스에 있어서는 다음과 같은 문제점이 있었다.
8비트 또는 16비트 직렬 데이터 통신시 16비트를 전송 하려면 16비트 SIO를 사용하거나 8비트 SIO로 두 번 액세스(access) 해야한다.
따라서, 다른 시스템(System)과의 인터페이스(Interface)가 쉽지 않았다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 8/16비트 SIO를 하나의 회로로 구현하여 프로그램에 따라 8/16비트 데이터를 전송할 수 있어 다른 시스템과 인터페이스가 용이한 직렬 통신 인터페이스를 제공하는데 그 목적이 있다.
도 1은 종래의 직렬 통신 인터페이스의 SIO를 나타낸 구성 블록도
도 2는 본 발명의 직렬 통신 인터페이스의 SIO를 나타낸 구성 블록도
도 3은 도 2의 카운터부를 상세히 나타낸 회로도
도 4는 도 2의 쉬프트 레지스트부를 상세히 나타낸 회로도
도 5는 본 발명의 직렬 통신 인터페이스의 SIO의 타이밍도
도면의 주요부분에 대한 부호의 설명
20 : 컨트롤 부 30 : 카운터부
31 : 제 1 T-F/F 32 : 제 2 T-F/F
33 : 제 3 T-F/F 34 : 제 4 T-F/F
40 : 쉬프트 레지스터부 41 : 제 1 쉬프트 레지스터
42 : 제 2 쉬프트 레지스트
상기와 같은 목적을 달성하기 위한 본 발명의 직렬 통신 인터페이스는 트랜스퍼 클럭신호에 동기되어 동작하는 SIO에 있어서, n, n+1진 카운터로 이루어져 상기 트랜스퍼 클럭신호에 동기되어 카운터를 시작하거나 정지하는 카운터부와, 2n, 2n+1비트로 이루어져 리드신호, 라이트 신호 및 클럭신호에 동기되어 데이터를 순차적으로 저장하여 직렬 전송하는 쉬프트 레지스터부와, 상기 카운터부와 쉬프트 레지스터부의 클럭신호와 셋신호를 조절하는 컨트롤부로 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 직렬 통신 인터페이스의 SIO에 대하여 설명하면 다음과 같다.
도 2는 본 발명의 직렬 통신 인터페이스의 SIO를 나타낸 구성 블록도이다.
도 2에 도시한 바와같이 n, n+1진 카운터로 이루어져 트랜스퍼 클럭신호(CLK)에 동기되어 카운터가 시작하거나 정지하는 카운터부(30)와, 2n, 2n+1비트 쉬프트 레지스터 이루어져 리드신호(RD), 라이트 신호(WR) 그리고 상기 클럭신호(CLK)에 동기되어 데이터 신호를 순차적으로 저장하여 직렬 전송하는 쉬프트 레지스트부(40)와, 상기 카운터부(30) 및 쉬프트 레지스터부(40)의 클럭신호(CLK)와 셋(Set)신호를 조절하는 컨트롤부(20)로 구성된다.
이때, 상기 카운터부(30)는 3진, 4진 카운터이며, 상기 쉬프트 레지스터부(40)는 8비트, 16비트 쉬프트 레지스터이다.
도 3은 도 2의 카운터부를 상세히 나타낸 회로도이고, 도 4는 도 2의 쉬프트 레지스트부를 상세히 나타낸 회로도이다.
도 3에 도시한 바와같이 카운터부(30)는 제 1, 제 2, 제 3, 제 4 T-F/F(toggle Flip Flop:31,32,33,34)등으로 구성되어 상기 제 1, 제 2, 제 3, 제 4 T-F/F(31)(32)(33)(34)의 셋신호(S)는 공통으로 연결되고, 상기 각 제 1, 제 2, 제 3 T-F/F(31)(32)(33)의 반전 출력값(
Figure 1019970040191_B1_M0001
)은 상기 각 제 2, 제 3, 제 4 T-F/F(32)(33)(34)의 클럭신호(CLK)로 인가되며, 상기 제 1, 제 2, 제 3 T-F/F(31)(32)(33)의 출력값(Q)은 상기 제 2, 제 3, 제 4 T-F/F(32)(33)(34)의 반전 클럭신호(CKB)로 인가되도록 구성된다.
그리고 16비트 모드(16M)를 반전 출력하는 제 1 인버터(I1)와, 상기 제 4 T-F/F(34)의 반전 출력값(
Figure 1019970040191_B1_M0001
)을 반전 출력하는 제 2 인버터(I2)와, 상기 제 1, 제 2 인버터(I1)(I2)이 출력값을 논리합 연산하여 반전 출력하는 NOR 게이트(NR)로 구성된다.
이때, 상기 제 1, 제 2, 제 3 T-F/F(31)(32)(33)의 반전 출력값(
Figure 1019970040191_B1_M0001
)와 NOR 게이트(NR)의 출력값은 카운터값(Q0,Q1,Q2,Q3)이다.
그리고 상기 제 1 T-F/F(31)의 카운터값(Q0)은 최하위 비트(LSB:Least Significant Bit)이고, 상기 NOR 게이트(NR)의 출력값(Q3)은 최상위 비트(MSB:Most Signifcant Bit)이다.
한편, 상기 16비트 모드(16M)값(0 또는 1) 사용자가 정의한다.
도 4에 도시한 바와같이 쉬프트 레지스터부(40)는 제 1, 제 2 쉬프트 레지스터(41)(42)로 구성되어 상기 제 1 쉬프트 레지스터(41)의 클럭신호(CLK), 리드신호(RD), 라이트 신호(WR)와 상기 제 2 쉬프트 레지스터(42)의 클럭신호(CLK), 리드신호(RD), 라이트 신호(WR)는 각각 공통 연결되고, 상기 제 1 쉬프트 레지스터(41)의 입력단(SHIN1)에 직렬 데이터(SD)가 입력되도록 구성된다.
이때, 상기 제 1, 제 2 쉬프트 레지스터(41)(42)는 8비트 쉬프트 레지스터이다.
그리고 상기 제 1 쉬프트 레지스터(41)의 출력값(Sout)과 16비트 모드(16M)값을 논리곱 연산하여 출력하는 제 1 AND 게이트(AND)와, 상기 16비트 모드(16M)값을 반전 출력하는 제 1 인버터(I1)와, 상기 제 1 인버터(I1)의 출력값과 상기 제 1 쉬프트 레지스터(41)의 입력신호 직렬 데이터(SD)를 논리합 연산하여 출력하는 제 1 OR 게이트(OR)와, 상기 제 1 AND 게이트(AND)의 출력값과 상기 제 1 OR 게이트(OR)의 출력값을 논리합 연산하여 반전 출력하는 제 1 NOR 게이트(NOR)와, 상기 제 1 NOR 게이트(NOR)를 반전 출력하는 제 2 인버터(I2)로 이루어져 상기 제 2 인버터(I2)의 출력값이 제 2 쉬프트 레지스터(42)의 입력단(SHIN)에 연결되도록 구성되어 상기 제 2 쉬프트 레지스터(42)의 출력값(Sout)이 직렬 `타이밍도이다.
먼저, 카운터부(30)의 제 1, 제 2, 제 3, 제 4 T-F/F(31)(32)(33)(34)를 초기화 시켜 셋신호(S)가 "1"이면 출력값(Q)은 "0"이므로 반전 출력값(
Figure 1019970040191_B1_M0001
)는 "1"이다.
따라서, 카운터부(30)의 3/4진 카운터는 업-카운터(Up-counter)로 카운팅(counting)한다.
한편, 16비트 모드값(16M)은 모드 레지스터(Mode Register)에 프로그램하는 값에 따라 달라진다. 즉, 16비트 모드가 "0"이면 최상위 비트(Q3)가 "0"이므로 8비트 데이터 전송 모드가 되어 카운터는 3진 카운터 역할을 한다.
따라서, 최상위 비트(MSB:Q3)값은 16비트 모드값(16M)이 "0"이면 무조건 "0"이 된다.
그러나 16비트 모드값(16M)이 "1"이면 최상위 비트(Q3)가 클럭(CLK)에 따라 변하므로 4진 카운터 역할을 한다.
따라서 카운터부(30)의 카운터값(Q0,Q1,Q2)이 "0" 또는 "0"이면 카운터의 클럭(CLK)이 중단되어 카운터 역할을 하지 못한다.
이상과 같이 상기 카운터부(30)에서 3진 카운터인가 4진 카운터인가를 결정한 후, 쉬프트 레지스부(40)에서는 병렬 데이터를 데이터 버스로 받아들여 직렬로 전송하거나 직렬 데이터를 직렬 데이터 입력으로 받아들여 병렬로 데이터 버스에 전송한다.
상기 병렬 데이터를 데이터 버스로 받아들여 직렬로 전송하는 경우는 라이트 신호(WR)와 클럭(CLK)에 의해 이루어지고, 직렬 데이터를 직렬 데이터 입력으로 받아들여 병렬로 데이터 버스에 전송하는 경우는 리드신호(RD)와 클럭(CLK)에 따라 이루어진다.
한편, 8비트 데이터 전송시 16비트 모드(16M)는 "0"이고, 제 2 쉬프트 레지스터(42)의 입력(SHIN)은 상기 제 1 쉬프트 레지스터(41)의 입력인 직렬 데이터(SD)이다.
그리고 16비트 데이터 전송시 제 1 쉬프트 레지스터(41)의 입력은 직렬 데이터(SD)이고 제 2 쉬프트 레지스터(42)의 입력은 제 1 쉬프트 레지스터(41)의 출력값(Sout)이다.
즉, 8/16비트 레지스터는 LSB가 먼저 전송 되므로 16비트 전송시 제 1 쉬프트 레지스터(41)의 출력(Sout)을 제 2 쉬프트 레지스터(42)의 입력(SHIN)으로 이용하면 된다.
이어, 상기 컨트롤부(20)는 상기 카운터가 끝나면 카운터의 입력신호(즉 셋신호:S)를 "1"로 하여 카운터값을 초기화 시키고 카운터부(30)와 쉬프트 레지스터부(40)의 클럭신호(CLK)을 중단 시킨다.
이상에서 설명한 바와같이 본 발명의 직렬 통신 인터페이스에 있어서는 다음과 같은 효과가 있다.
8비트 SIO와 16비트 SIO를 하나의 회로로 간단하게 구현 하므로 프로그램에 따라 8/16비트 데이터를 전송할 수 있어 전송 효율성을 향상 시킬 수 있고, 전송속도가 빨라진다.
따라서, 전송 비트를 줄일 수 있다.
또한, 다른 시스템과의 인터페이스과 용이하다.

Claims (4)

  1. 트랜스퍼 클럭신호에 동작하는 SIO에 있어서,
    n, n+1진 카운터로 이루어져 상기 트랜스퍼 클럭신호에 동기되어 카운터가 시작하거나 정지하는 카운터부와;
    2n, 2n+1비트 쉬프트 레지스터로 이루어져 상기 클럭신호, 리드신호 및 라이트 신호에 동기되어 데이터를 순차적으로 저장하여 직렬 전송하는 쉬프트 레지스터부와;
    상기 카운터부 및 쉬프트 레지스터부의 클럭신호와 셋신호를 조절하는 컨트롤부로 구성됨을 특징으로 하는 직렬 통신 인터페이스.
  2. 제 1 항에 있어서,
    상기 카운터부는 n+1개의 T-F/F와 2n+1비트 모드로 이루어져 상기 n+1개의 T-F/F의 셋신호를 공통으로 연결하고, 상기 T-F/F의 반전 출력값을 다음 T-F/F의 클럭신호의 입력으로 하는 것을 특징으로 하는 직렬 통신 인터페이스.
  3. 제 2 항에 있어서,
    상기 카운터의 최상위 비트값은 상기 2n+1비트 모드를 반전 출력하는 제 1 인버터와, 상기 T-F/F의 반전 출력값을 반전 출력하는 제 2 인버터와, 상기 제 1, 제 2 인버터의 출력값을 논리합 연산하여 반전 출력하는 NOR 게이트로 이루어져 출력하며, 상기 카운터의 최하위 비트값은 상기 T-F/F의 반전 출력값으로 출력하는 것을 특징으로 하는 직렬 통신 인터페이스.
  4. 제 1 항에 있어서,
    상기 쉬프트 레지스터부는 2n+1비트의 상위비트를 저장하는 제 1 쉬프트 레지스터와, 2n+1비트의 하위비트를 저장하는 제 2 쉬프트 레지스터와, 2n+1비트 모드로 이루어져, 상기 제 1, 제 2 쉬프트 레지스터의 클럭신호, 리드신호, 그리고 라이트 신호 및 데이터 버스를 공통으로 연결하고, 상기 제 1 쉬프트 레지스터의 입력단에 직렬 데이터를 입력하며, 상기 제 1 쉬프트 레지스터의 출력값과 2n+1비트 모드을 논리곱 연산하여 출력하는 제 1 AND 게이트와, 상기 2m비트 모드를 반전 출력하는 인버터와, 상기 제 1 인버터의 출력값과 제 1 쉬프트 레지스터를 입력값을 논리곱 연산하여 출력하는 제 2 AND 게이트와, 상기 제 1, 제 2 AND 게이트의 출력값을 논리합 연산하여 반전 출력하는 NOR 게이트와, 상기 NOR 게이트의 출력값을 반전 출력하는 제 2 인버터와, 상기 제 2 인버터의 출력값이 상기 제 2 쉬프트 레지스트의 입력으로 연결되도록 구성됨을 특징으로 하는 직렬 통신 인터페이스.
KR1019970040191A 1997-08-22 1997-08-22 직렬 통신 인터페이스 Expired - Fee Related KR100239437B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970040191A KR100239437B1 (ko) 1997-08-22 1997-08-22 직렬 통신 인터페이스

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970040191A KR100239437B1 (ko) 1997-08-22 1997-08-22 직렬 통신 인터페이스

Publications (2)

Publication Number Publication Date
KR19990017294A KR19990017294A (ko) 1999-03-15
KR100239437B1 true KR100239437B1 (ko) 2000-01-15

Family

ID=19518186

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970040191A Expired - Fee Related KR100239437B1 (ko) 1997-08-22 1997-08-22 직렬 통신 인터페이스

Country Status (1)

Country Link
KR (1) KR100239437B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101256886B1 (ko) 2011-08-17 2013-04-22 국방과학연구소 사용자 정의 직렬통신 프로토콜을 지원하는 고속 비동기 직렬통신 제어기

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100466972B1 (ko) * 1997-11-11 2005-06-07 삼성전자주식회사 데이터 신호의 매칭 타이밍 조정을 위한 트랜스시버를 갖는 로우 스피드용 유에스비 디바이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101256886B1 (ko) 2011-08-17 2013-04-22 국방과학연구소 사용자 정의 직렬통신 프로토콜을 지원하는 고속 비동기 직렬통신 제어기

Also Published As

Publication number Publication date
KR19990017294A (ko) 1999-03-15

Similar Documents

Publication Publication Date Title
US4390969A (en) Asynchronous data transmission system with state variable memory and handshaking protocol circuits
US5175819A (en) Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer
US5233617A (en) Asynchronous latch circuit and register
EP0251151A2 (en) Programmable fifo buffer
KR19980024989A (ko) 레지스터 사이에 배치된 조합 블록을 가진 회로 장치
US4160154A (en) High speed multiple event timer
US3804982A (en) Data communication system for serially transferring data between a first and a second location
KR100239437B1 (ko) 직렬 통신 인터페이스
JPH01163840A (ja) 遅延時間チエック方式
US11005642B1 (en) Output circuit for a source device with arbitrary access time
US5617433A (en) Serial data transfer apparatus
EP0839424B1 (en) Extended chip select reset apparatus and method
EP0282924B1 (en) Bipolar with eight-zeros substitution and bipolar with six-zeros substitution coding circuit
RU2022345C1 (ru) Устройство сопряжения интерфейсов
KR20010006850A (ko) 스큐 포인터 발생 회로 및 방법
KR910009093B1 (ko) 부호화 마크 반전 코딩회로
KR950008460B1 (ko) 무입력상태 검출회로
JP2508322B2 (ja) シリアルｉ／ｏ回路内臓マイクロコンピュ―タ
KR900005907Y1 (ko) 컴퓨터 터미널의 데이터 전송을 확장회로
KR19990018240A (ko) 업/다운 카운터
RU2109328C1 (ru) Электронная реверсивная нагрузка
KR100248722B1 (ko) 이종송수신클록의 피씨엠데이터처리장치
JP2565768B2 (ja) シリアルデータ送受信装置
JPH0332137A (ja) 信号伝送装置
JPH0691432B2 (ja) フリツプフロツプ回路

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970822

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970822

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990929

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19991021

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19991022

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020918

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030919

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040920

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20050923

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20050923

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee