[go: up one dir, main page]

JPH0513776A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0513776A
JPH0513776A JP3166845A JP16684591A JPH0513776A JP H0513776 A JPH0513776 A JP H0513776A JP 3166845 A JP3166845 A JP 3166845A JP 16684591 A JP16684591 A JP 16684591A JP H0513776 A JPH0513776 A JP H0513776A
Authority
JP
Japan
Prior art keywords
memory cell
film
information
channel region
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3166845A
Other languages
English (en)
Other versions
JP2815495B2 (ja
Inventor
Noriyuki Shimoji
規之 下地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP3166845A priority Critical patent/JP2815495B2/ja
Priority to US07/846,490 priority patent/US5278440A/en
Priority to US07/884,573 priority patent/US5429965A/en
Publication of JPH0513776A publication Critical patent/JPH0513776A/ja
Application granted granted Critical
Publication of JP2815495B2 publication Critical patent/JP2815495B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】ＭＮＯＳ等のトラップ型半導体メモリへの情報
の書込および消去の際のプログラミング電圧を低下させ
る。 【構成】ｐ形シリコン基板27内にｎ+ドレイン層21およ
びｎ+ソース層23を埋め込むことによってチャンネル領
域25が形成される。その表面に薄いシリコン酸化膜19が
形成され、さらにその上面にSiN膜17が形成される。さ
らに、その上面にポリシリコ膜14が形成される。この様
な半導体メモリセルにおいて、ポリシリコン膜14とチャ
ンネル領域25間にプログラミング電圧が印加された場合
に凸部29において電界が強まるよう、チャンネル領域の
表面を凸状に形成し、凸部29を設ける。 【効果】情報の書込および消去を低いプログラミング電
圧で行うから、シリコン酸化膜19に過度のストレスがか
からない。また、メモリセルを高耐圧構造にする必要が
ない。従って、製造工程が簡単でかつメモリセルを小型
化することが出来る為、集積度を上げることが出来る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
するものであり、特に不揮発性半導体記憶装置のトンネ
リング効率の向上に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のメモリセル１の
断面構成略図を図７に示す。
【０００３】図７に示すような構造をもつメモリセル１
の製造工程を、図８、図９に基づいて以下に説明する。
【０００４】Ｎ形シリコン基板４にイオン打込みにより
Ｐウエル層15を形成する（図８Ａ）。次に、その表面に
熱酸化によりシリコン酸化膜７ａを形成し、さらにその
上面に減圧ＣＶＤ法により減圧SiN膜５ａを堆積させる
（図８Ｂ）。次に、レジストを用いて、エッチングする
ことによってチャンネルとなる領域の上方以外の減圧Si
N膜５ａをカットする（図８Ｃ）。次に、再度熱酸化を
行い、さらにイオン注入および熱拡散によりｎ-層９
ａ、11ａを形成する（図８Ｄ）。次に、ウエットエッチ
ング溶液に浸し、エッチングすることによって減圧SiN
膜５ａおよびその底面部のシリコン酸化膜７ａを除去す
る（図８Ｅ）。次に、ウルトラ・シン・オキサイド（Ｕ
ＴＯ）７を熱酸化により形成し、その上面には減圧ＣＶ
Ｄ法により減圧SiN膜５を堆積させ、さらにＣＶＤ法に
よりポリシリコン膜３を成長形成させる（図９Ｆ）。次
に、レジストをマスクにしてエッチングすることよって
ポリシリコン膜３および減圧SiN膜５をカットする（図
９Ｇ）。次に、イオン注入および熱拡散によって、ｎ+
層９ｂ、11ｂを形成する（図７）。この時、ドレイン層
９ａ、９ｂとソース層11ａ、11ｂの間にチャンネル領域
13が形成される。
【０００５】上記の様なメモリセル１は、情報”１”の
状態すなわちSiN膜５に電子がトラップされた状態と、
情報”０”の状態すなわちSiN膜５に電子がトラップさ
れていない状態との二通りを取り得る。
【０００６】最初の状態では、このメモリセル１のSiN
膜５には電子がトラップされていない。この時、このメ
モリセル１のゲート電極３に、20Ｖ程度の高電圧を印加
する（図示せず）と、ゲート電極３とチャンネル領域13
間に電界が発生する。この時、チャンネル領域13内の電
子は大きな電界に引っぱられて高いエネルギーを持つよ
うになり、いくつかの電子はシリコン酸化膜７をトンネ
リングしてSiN膜５の中にはいり、トラップされる。こ
れは、メモリセル１に情報”１”が書込まれたことを意
味する。なお、情報”１”が記憶されたメモリセル１は
エンハンスメント形トランジスタである。
【０００７】この情報”１”を消去するには、トラップ
された電子をチャンネル領域13に戻してやる必要があ
る。従って、チャンネル領域13に25Ｖ程度の高電圧を印
加し、情報の書込時とは反対方向の電界を発生させるこ
とによって行われる。情報”１”が消去された状態と
は、情報”０”を記憶した状態を意味する。なお、情
報”０”を記憶したメモリセル１はディプレッション形
トランジスタである。
【０００８】情報の読み出しにおいては、メモリセル１
のソース11a，11bとドレイン9a，9b間に５Ｖ程度の電圧
を印加した時にチャンネル領域13を電流が流れるかどう
かで、情報”０”が記憶されているか、情報”１”が記
憶されているかが判断される。 つまり、情報”０”が
記憶されている場合（SiN膜５に電子がトラップされて
いない場合）、メモリセル１はディプレッション形トラ
ンジスタであるから、メチャンネル領域13は通電状態に
ある。従って、チャンネル領域13には電流が流れる。一
方、情報”１”が記憶されている場合（SiN膜５に電子
がトラップされている場合）、メモリセル１はエンハン
スメント形トランジスタであるから、チャンネル領域13
は通電状態にない。従って、チャンネル領域13には電流
が流れない。
【０００９】なお、上記の様にメモリセル１に対して情
報の書込および消去を行う場合、20Ｖ〜25Ｖ程度の高電
圧を印加する必要がある。従って、メモリセル１は図７
に示すような高耐圧構造としている。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
メモリセル１を用いた半導体記憶装置には次のような問
題点があった。
【００１１】メモリセル１に情報”１”を書込む場合
（SiN膜５のトラップに電子を注入する場合）や情報の
消去を行う場合、ゲート電極３に高電圧を印加する必要
があった。
【００１２】高電圧をゲート電極３に印加する為、シリ
コン酸化膜７に過大なストレスが加わり、シリコン酸化
膜７の信頼性が低下していた。また、メモリセルを高耐
圧構造にする必要があった。この高耐圧構造は、図７に
示すようにメモリセル１の容積が大きい為、高集積化の
妨げとなっていた。また、高耐圧構造のメモリセル１の
製造工程は複雑であり（図８参照）、製造効率に問題が
あった。
【００１３】この発明は、上記の様な問題点を解決し、
従来より低いプログラミング電圧で電子をトンネリング
させることの出来る半導体記憶装置を提供することを目
的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、半導体基板に形成された第一導電型半導体領
域と、前記第一導電型半導体領域内に形成された第二導
電型の第一領域および第二領域と、第一領域と第二領域
との間に形成された第三領域と、第三領域上に形成され
た第一絶縁膜と、第一絶縁膜上に形成された第二絶縁膜
と、第二絶縁膜上に形成されたゲート電極とを備えた半
導体記憶装置において、第三領域の表面を凸状に形成し
たことを特徴とする半導体記憶装置。
【００１５】
【作用】この発明に係る半導体記憶装置は、第三領域の
表面を凸状に形成したことを特徴としている。従って、
情報を書込む場合（ゲート電極に電圧を印加した場
合）、上記凸部で局所的に強められた電界によって第三
領域から電子が第一絶縁膜をトンネリングしやすい。ま
た、情報を消去する場合（第三領域に電圧を印加した場
合）、前記凸部で局所的に強められた電界によって、第
二絶縁膜にトラップされている電子が第一絶縁膜をトン
ネリングしやすい。
【００１６】
【実施例】この発明の一実施例による半導体記憶装置の
メモリセル２の断面構成略図を図１に示す。
【００１７】上記のような構造をもつメモリセル２の製
造工程を、図２に基づいて以下に説明する。
【００１８】まず、第一導電型半導体領域であるｐ形シ
リコン基板27の表面にレジストＲを形成し（図２Ａ）、
そのレジストＲをマスクにして等方性エッチングを行う
と、Ｐ形シリコンがカットされる（図２Ｂ）。次に、レ
ジストを除去し、凸部29が形成される（図２Ｃ）。次
に、熱酸化によって第一絶縁膜であるシリコン酸化膜19
（厚さ２nm程度）を形成し、さらに減圧ＣＶＤ法により
厚さ50nm程度の第二絶縁膜である減圧SiN膜17をシリコ
ン酸化膜19上に堆積させる。さらに、ＣＶＤ法によりゲ
ート電極であるポリシリコン膜14を成長形成させる（図
２Ｄ）。次に、ポリシリコン膜上にレジストを施して、
シリコン酸化膜19と減圧SiN膜17とポリシリコン膜14を
カットする（図２Ｅ）。次に、ヒ素またはリンをイオン
注入および熱拡散させて、ｎ+層21、23を形成する（図
１）。この時、第二導電型の第一領域であるｎ+ドレイ
ン層21と第二導電型の第二領域であるｎ+ソース層23に
よって第三領域であるチャンネル領域25が形成される。
【００１９】上記の様なメモリセル２は、情報”１”の
状態すなわちSiN膜17に電子がトラップされた状態と、
情報”０”の状態すなわちSiN膜17に電子がトラップさ
れていない状態との二通りを取り得る。
【００２０】最初の状態では、このメモリセル２のSiN
膜17には電子がトラップされていない。この時、メモリ
セル２のポリシリコン膜14に10Ｖ程度の電圧を印加する
（図示せず）と、電界が発生する。この電界は、図３に
示した電気力線からも解るように、凸部29で局所的に強
められる。すなわちチャンネル領域25の表面において、
凸部29は他の部分より非常に強い電界を有することにな
る。つまり、10Ｖ程度の電圧でもチャンネル領域25の電
子をこの電界効果によって強くひっぱることが出来る。
従って、チャンネル領域25の電子が、多数、シリコン酸
化膜19をトンネリングし、SiN膜17の中に入り、トラッ
プされる。これは、メモリセル２に情報”１”が書込ま
れたことを意味する。なお、情報”１”が記憶されたメ
モリセル２はエンハンスメント形トランジスタである。
【００２１】この情報”１”を消去するには、トラップ
されている電子をチャンネル領域25に戻してやる必要が
ある。チャンネル領域25に15Ｖ程度の電圧を印加する
と、情報の書込時とは反対方向の電界が発生する。この
電界は、書込時と同様に、凸部29で局所的に強められ
る。すなわちチャンネル領域25の表面において、凸部29
は他の部分より強い電界を有することになる。つまり、
15Ｖ程度の電圧でもトラップされている電子をこの電界
効果によって強くひっぱることが出来る。従って、トラ
ップされている電子は、多数、チャンネル領域25に戻
る。なお、情報”０”を記憶したメモリセル２はディプ
レッション形トランジスタである。
【００２２】情報の読み出しにおいては、メモリセル２
のソース23とドレイン21間に５Ｖ程度の電圧を印加した
時にチャンネル領域25を電流が流れるかどうかで、情
報”０”が記憶されているか、情報”１”が記憶されて
いるかが判断される。
【００２３】つまり、情報”０”が記憶されている場合
（SiN膜17に電子がトラップされていない場合）、メモ
リセル２はディプレッション形トランジスタであるか
ら、メモリセル２のチャンネル領域25は通電状態にあ
る。従って、チャンネル領域25には電流が流れる。一
方、情報”１”が記憶されている場合（SiN膜17に電子
がトラップされている場合）、メモリセル２はエンハン
スメント形トランジスタであるから、チャンネル領域25
は通電状態にない。従って、チャンネル領域25には電流
が流れない。
【００２４】次に、上記のメモリセル２を用いて、メモ
リ回路を構成した一例を示す。
【００２５】まず、情報を書込む場合の動作原理を説明
する。図４に１０２４ビットのメモリＬＳＩの構成を概
念図で示す。
【００２６】メモリセルアレイＡには、メモリセル２
が、３２（行）×３２（列）で計１０２４個（１Ｋビッ
ト）、マトリクス状に並んでいる。各メモリセル２のソ
ースに、選択トランジスタ４のドレインがそれぞれ接続
されている。また、デコーダ８からは、各選択トランジ
スタ４のゲート電極に接続するワードラインＷＬが配線
されている。また、コントロールゲートラインＣＧＬ
は、各メモリセル２のゲート電極14に接続されている。
さらに、コラムデコーダ６からは、各メモリセル２のド
レイン21に接続するデータラインＤＬが配線されてい
る。また、シリコン基板27には、ウエルラインWellが接
続されている。
【００２７】例えば、メモリセル２m,nに情報を書込む
場合について考える。コントロールゲートラインＣＧＬ
ｎだけにプログラミング電圧Vppが印加される。この
時、データラインＤＬｍ以外のラインには、デコーダ６
によってプログラミング禁止電圧Viが印加されている。
また、ワードラインＷＬｎには、基板と同電位の接地電
圧が印加される。従って、プログラミング電圧Vppが印
加されたコントロールゲートラインＣＧＬｎとゲートで
接続するメモリセル２のうち、ドレインとソースと基板
の電位がすべて０となっているのは、プログラミング禁
止電圧Viが印加されないデータラインＤＬｍとドレイン
で接続するメモリセル２m,nだけである。つまり、メモ
リセル２m,nだけにプログラミング電圧Vppによる電界効
果が作用し、チャンネル領域内の電子がSiN膜17のトラ
ップにトラップされる。以上の様に、メモリセル２m,n
だけに情報”１”が書込まれる。
【００２８】次に、メモリセル２m,nの情報を読み出す
場合の動作原理を、図５に基づいて説明する。
【００２９】図５の構成は、図４と同じである。ロウデ
コーダ８によってワードラインＷＬｎだけに電圧Vddを
印加する。また、全てデータラインＤＬには電圧Vddが
印加されている。この時、電子がトラップされている
（情報”１”が記憶されている）メモリセル２のチャン
ネル領域25は、上述したように通電状態にないので、各
データラインＤＬを流れる電流は、そのままコラムデコ
ーダ６に入力される。一方、電子がトラッブされていな
い（情報”０”が記憶されている）メモリセル２のチャ
ンネル領域25は通電状態にある。従って、ゲート電極に
電圧Vddを印加され、選択トランジスタ４がＯＮ状態に
なった場合には、各データラインＤＬを流れる電流はメ
モリセル２、選択トランジスタ４を介して接地電位に落
ちる。従って、コラムデコーダ６には電流が入力されな
い。この時、コラムデコーダ６は、データラインＤＬｍ
からの電流だけを出力するようになっている。この出力
は、センスアンプ10によって、増幅され、読み出され
る。以上より、メモリセル２m,nからの情報だけが読み
出されることになる。
【００３０】次に、上記の１０２４ビットのメモリＬＳ
Ｉに記憶された情報を一括消去する場合の動作原理を、
図６に基づいて説明する。図６の構成は、図４と同じで
ある。各コントロールゲートＣＧラインを接地した上
で、ウエルラインWellを介して各メモリセル２のシリコ
ン基板27にプログラミング電圧Vppを印加する。この
時、トラップされている電子は、電界効果によりチャン
ネル領域25に戻る。つまり、書込まれている情報”１”
は全て消去され、全てのメモリセル２が情報”０”を記
憶した状態となる。
【００３１】上記の様な構成で、メモリセル２を用いた
半導体記憶装置が形成される。
【００３２】上記の実施例においては、第一絶縁膜であ
るシリコン酸化膜19を薄膜（厚さ2nm程度）に形成した
が、電界を印加した時にトンネリング効果が現われる範
囲ならば、シリコン酸化膜の厚さを変えてもよい。シリ
コン酸化膜の膜厚は、厚いほうがSiN膜にトラップされ
た電子がチャンネル領域に戻ること（バックトンネリン
グ）が発生しにくい。
【００３３】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
【００３４】
【発明の効果】この発明に係る半導体記憶装置は、第三
領域の表面を凸状に形成したことを特徴としている。
【００３５】従って、情報を書込む場合（ゲート電極に
電圧を印加した場合）、上記凸部で局所的に強められた
電界によって第三領域から電子が前記第一絶縁膜をトン
ネリングしやすい。また、情報を消去する場合（第三領
域に電圧を印加した場合）、前記凸部で、局所的に強め
られた電界によって前記第二絶縁膜にトラップされてい
る電子が前記第一絶縁膜をトンネリングしやすい。つま
り、前記第一絶縁膜厚さを一定とした場合、従来より低
いプログラミング電圧で、情報の書込および消去を行う
ことが出来る。
【００３６】低電圧で情報の書込みおよび消去を行う
と、電圧による前記第一絶縁膜へのストレスが軽減でき
る。また、メモリセルを高耐圧構造にする必要がないか
ら、メモリセルの容積を小さくすることが出来き、高集
積化に役立つ。さらに、製造工程が簡単になる為、製造
効率を向上させることが出来る。
【図面の簡単な説明】
【図１】本発明の一実施例によるメモリセル２の断面構
成略図である。
【図２】メモリセル２の製造工程を示す図である。
【図３】本発明の一実施例において、チャンネル領域の
凸部で電界が局所的に強められることを示す図である。
【図４】本発明の一実施例によるメモリセルへの情報の
書込原理を説明する為のメモリＬＳＩの構成を概念図で
ある。
【図５】本発明の一実施例によるメモリセルからの情報
の読み出し原理を説明する為のメモリＬＳＩの構成を概
念図である。
【図６】本発明の一実施例によるメモリセルに記憶され
た情報の消去原理を説明する為のメモリＬＳＩの構成を
概念図である。
【図７】従来のメモリセル１の断面構成略図である。
【図８】メモリセル１の製造工程を示す図である。
【図９】メモリセル１の製造工程を示す図である。
【符号の説明】
27・・・ｐ形シリコン基板 21・・・ｎ+形ドレイン層 23・・・ｎ+形ソース層 25・・・チャンネル領域 19・・・シリコン酸化膜 17・・・SiN膜 14・・・ポリシリコン膜 29・・・凸部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年８月６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１１月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】Ｎ形シリコン基板24にイオン打込みにより
Ｐウエル層15を形成する（図８Ａ）。次に、その表面に
熱酸化によりシリコン酸化膜７ａを形成し、さらにその
上面に減圧ＣＶＤ法により減圧SiN膜５ａを堆積させる
（図８Ｂ）。次に、レジストを用いて、エッチングする
ことによってチャンネルとなる領域の上方以外の減圧Si
N膜５ａをカットする（図８Ｃ）。次に、再度熱酸化を
行い、さらにイオン注入および熱拡散によりｎ-層９
ａ、11ａを形成する（図８Ｄ）。次に、ウエットエッチ
ング溶液に浸し、エッチングすることによって減圧SiN
膜５ａおよびその底面部のシリコン酸化膜７ａを除去す
る（図８Ｅ）。次に、ウルトラ・シン・オキサイド（Ｕ
ＴＯ）７を熱酸化により形成し、その上面には減圧ＣＶ
Ｄ法により減圧SiN膜５を堆積させ、さらにＣＶＤ法に
よりポリシリコン膜３を成長形成させる（図９Ｆ）。次
に、レジストをマスクにしてエッチングすることよって
ポリシリコン膜３および減圧SiN膜５をカットする（図
９Ｇ）。次に、イオン注入および熱拡散によって、ｎ+
層９ｂ、11ｂを形成する（図７）。この時、ドレイン層
９ａ、９ｂとソース層11ａ、11ｂの間にチャンネル領域
13が形成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】最初の状態では、このメモリセル２のSiN
膜17には電子がトラップされていない。この時、メモリ
セル２のポリシリコン膜14に10Ｖ程度の電圧を印加する
（図示せず）と、電界が発生する。この電界は、図３に
示した電気力線16からも解るように、凸部29で局所的に
強められる。すなわちチャンネル領域25の表面におい
て、凸部29は他の部分より非常に強い電界を有すること
になる。つまり、10Ｖ程度の電圧でもチャンネル領域25
の電子をこの電界効果によって強くひっぱることが出来
る。従って、チャンネル領域25の電子が、多数、シリコ
ン酸化膜19をトンネリングし、SiN膜17の中に入り、ト
ラップされる。これは、メモリセル２に情報”１”が書
込まれたことを意味する。なお、情報”１”が記憶され
たメモリセル２はエンハンスメント形トランジスタであ
る。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】

Claims (1)

  1. 【特許請求の範囲】 【請求項１】半導体基板に形成された第一導電型半導体
    領域と、 前記第一導電型半導体領域内に形成された第二導電型の
    第一領域および第二領域と、 第一領域と第二領域との間に形成された第三領域と、 第三領域上に形成された第一絶縁膜と、 第一絶縁膜上に形成された第二絶縁膜と、 第二絶縁膜上に形成されたゲート電極と、 を備えた半導体記憶装置において、 第三領域の表面を凸状に形成したことを特徴とする半導
    体記憶装置。
JP3166845A 1991-07-08 1991-07-08 半導体記憶装置 Expired - Fee Related JP2815495B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3166845A JP2815495B2 (ja) 1991-07-08 1991-07-08 半導体記憶装置
US07/846,490 US5278440A (en) 1991-07-08 1992-03-03 Semiconductor memory device with improved tunneling characteristics
US07/884,573 US5429965A (en) 1991-07-08 1992-05-18 Method for manufacturing a semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3166845A JP2815495B2 (ja) 1991-07-08 1991-07-08 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH0513776A true JPH0513776A (ja) 1993-01-22
JP2815495B2 JP2815495B2 (ja) 1998-10-27

Family

ID=15838719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3166845A Expired - Fee Related JP2815495B2 (ja) 1991-07-08 1991-07-08 半導体記憶装置

Country Status (2)

Country Link
US (2) US5278440A (ja)
JP (1) JP2815495B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4329304A1 (de) * 1992-09-02 1994-03-10 Mitsubishi Electric Corp Halbleiterspeichereinrichtung und Herstellungsverfahren dafür
DE4404270A1 (de) * 1993-03-19 1994-09-22 Mitsubishi Electric Corp Halbleiterspeichervorrichtung, die Information elektrisch schreiben und löschen kann, und ein Verfahren zur Herstellung derselben
JP2007251132A (ja) * 2006-02-16 2007-09-27 Toshiba Corp Ｍｏｎｏｓ型不揮発性メモリセル、不揮発性メモリおよびその製造方法
JP2008172200A (ja) * 2006-11-01 2008-07-24 Macronix Internatl Co Ltd 実質的に高いカップリングレシオをもつ円筒型チャンネル電荷トラッピング装置
US7889549B2 (en) 2007-10-19 2011-02-15 Renesas Electronics Corporation Nonvolatile semiconductor memory and data programming/erasing method
JP2016181321A (ja) * 2013-02-05 2016-10-13 クアルコム，インコーポレイテッド メモリセルをプログラミングするシステムおよび方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69530527T2 (de) * 1994-03-03 2004-04-08 Rohm Corp., San Jose Niederspannungs-Eintransistor-FLASH-EEPROM-Zelle mit Fowler-Nordheim Programmier- und Löschung
US5432749A (en) * 1994-04-26 1995-07-11 National Semiconductor Corporation Non-volatile memory cell having hole confinement layer for reducing band-to-band tunneling
JP3250465B2 (ja) * 1996-09-06 2002-01-28 ヤマハ株式会社 電子シェーディングダメージの測定方法
EP0833393B1 (en) 1996-09-30 2011-12-14 STMicroelectronics Srl Floating gate non-volatile memory cell with low erasing voltage and manufacturing method
US6596590B1 (en) 1997-04-25 2003-07-22 Nippon Steel Corporation Method of making multi-level type non-volatile semiconductor memory device
US6469343B1 (en) 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
US6169303B1 (en) * 1998-01-06 2001-01-02 Hewlett-Packard Company Ferromagnetic tunnel junctions with enhanced magneto-resistance
US6033998A (en) * 1998-03-09 2000-03-07 Lsi Logic Corporation Method of forming variable thickness gate dielectrics
US6204124B1 (en) * 1998-03-23 2001-03-20 Texas Instruments - Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
US6025627A (en) * 1998-05-29 2000-02-15 Micron Technology, Inc. Alternate method and structure for improved floating gate tunneling devices
JP3643864B2 (ja) * 1999-05-18 2005-04-27 国立大学法人広島大学 酸化膜の角で生じるキャリヤのディープレベル捕獲を利用した不揮発性メモリ
US6177703B1 (en) * 1999-05-28 2001-01-23 Vlsi Technology, Inc. Method and apparatus for producing a single polysilicon flash EEPROM having a select transistor and a floating gate transistor
US6525371B2 (en) 1999-09-22 2003-02-25 International Business Machines Corporation Self-aligned non-volatile random access memory cell and process to make the same
US6627946B2 (en) 2000-09-20 2003-09-30 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gates protruding portions
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US6563167B2 (en) * 2001-01-05 2003-05-13 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges
US6627942B2 (en) 2001-03-29 2003-09-30 Silicon Storage Technology, Inc Self-aligned floating gate poly for a flash E2PROM cell
US6967372B2 (en) 2001-04-10 2005-11-22 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
US6743674B2 (en) * 2001-09-18 2004-06-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells and strap regions, and a memory array and strap regions made thereby
US6917069B2 (en) 2001-10-17 2005-07-12 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
US6952033B2 (en) 2002-03-20 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line
US6566706B1 (en) * 2001-10-31 2003-05-20 Silicon Storage Technology, Inc. Semiconductor array of floating gate memory cells and strap regions
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US20030102504A1 (en) * 2001-12-05 2003-06-05 Geeng-Chuan Chern Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US6861698B2 (en) * 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region
US6878591B2 (en) * 2002-02-07 2005-04-12 Silicon Storage Technology, Inc. Self aligned method of forming non-volatile memory cells with flat word line
US7411246B2 (en) * 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US6891220B2 (en) * 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
US6706592B2 (en) * 2002-05-14 2004-03-16 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor array of non-volatile memory cells
US7100131B2 (en) * 2002-11-07 2006-08-29 Semiconductor Energy/Laboratory Co., Ltd. Evaluation method of semiconductor device, manufacturing method of the semiconductor device, design management system of device comprising the semiconductor device, dose amount control program for the semiconductor device, computer-readable recording medium recording the program, and dose amount control apparatus
US6958273B2 (en) * 2003-03-21 2005-10-25 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
US6873006B2 (en) * 2003-03-21 2005-03-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region
US7297634B2 (en) * 2003-06-06 2007-11-20 Marvell World Trade Ltd. Method and apparatus for semiconductor device and semiconductor memory device
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
US7550800B2 (en) * 2003-06-06 2009-06-23 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US7613041B2 (en) * 2003-06-06 2009-11-03 Chih-Hsin Wang Methods for operating semiconductor device and semiconductor memory device
US7115942B2 (en) * 2004-07-01 2006-10-03 Chih-Hsin Wang Method and apparatus for nonvolatile memory
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
US7315056B2 (en) * 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US20080203464A1 (en) * 2004-07-01 2008-08-28 Chih-Hsin Wang Electrically alterable non-volatile memory and array
US7411244B2 (en) * 2005-06-28 2008-08-12 Chih-Hsin Wang Low power electrically alterable nonvolatile memory cells and arrays
CN100451792C (zh) * 2005-11-15 2009-01-14 财团法人工业技术研究院 存储单元、像素结构以及存储单元的制造方法
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US7641226B2 (en) * 2006-11-01 2010-01-05 Autoliv Development Ab Side airbag module with an internal guide fin
KR100812080B1 (ko) * 2007-06-26 2008-03-07 주식회사 동부하이텍 비휘발성 메모리 소자 및 그 제조 방법
US8013367B2 (en) 2007-11-08 2011-09-06 International Business Machines Corporation Structure and method for compact long-channel FETs
US8072023B1 (en) 2007-11-12 2011-12-06 Marvell International Ltd. Isolation for non-volatile memory cell array
US8120088B1 (en) 2007-12-07 2012-02-21 Marvell International Ltd. Non-volatile memory cell and array
US8148768B2 (en) * 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3805130A (en) * 1970-10-27 1974-04-16 S Yamazaki Semiconductor device
US4099196A (en) * 1977-06-29 1978-07-04 Intel Corporation Triple layer polysilicon cell
US4619034A (en) * 1983-05-02 1986-10-28 Ncr Corporation Method of making laser recrystallized silicon-on-insulator nonvolatile memory device
JPS6346758A (ja) * 1986-08-15 1988-02-27 Oki Electric Ind Co Ltd Ｍｏｓコンデンサ及びその製造方法
JPS63248176A (ja) * 1987-04-03 1988-10-14 Mitsubishi Electric Corp 半導体記憶装置
JPS63278275A (ja) * 1987-05-08 1988-11-15 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ
JPH01282855A (ja) * 1988-05-09 1989-11-14 Mitsubishi Electric Corp 半導体基板上にキャパシタを形成する方法
US5198380A (en) * 1988-06-08 1993-03-30 Sundisk Corporation Method of highly compact EPROM and flash EEPROM devices

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4329304A1 (de) * 1992-09-02 1994-03-10 Mitsubishi Electric Corp Halbleiterspeichereinrichtung und Herstellungsverfahren dafür
US5434813A (en) * 1992-09-02 1995-07-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and manufacturing method of the same
US5633184A (en) * 1992-09-02 1997-05-27 Mitsubishi Denki Kabushiki Kaisha Method of making semiconductor device with floating bate
DE4329304C2 (de) * 1992-09-02 2001-05-31 Mitsubishi Electric Corp Flash-EEPROM und Herstellungsverfahren dafür
DE4404270A1 (de) * 1993-03-19 1994-09-22 Mitsubishi Electric Corp Halbleiterspeichervorrichtung, die Information elektrisch schreiben und löschen kann, und ein Verfahren zur Herstellung derselben
US5488245A (en) * 1993-03-19 1996-01-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of electrically erasing and writing information
US5683923A (en) * 1993-03-19 1997-11-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of electrically erasing and writing information and a manufacturing method of the same
DE4404270C2 (de) * 1993-03-19 2001-04-19 Mitsubishi Electric Corp Halbleiterspeichervorrichtungen, die Information elektrisch schreiben und löschen können und Verfahren zur Herstellung derselben
JP2007251132A (ja) * 2006-02-16 2007-09-27 Toshiba Corp Ｍｏｎｏｓ型不揮発性メモリセル、不揮発性メモリおよびその製造方法
JP2008172200A (ja) * 2006-11-01 2008-07-24 Macronix Internatl Co Ltd 実質的に高いカップリングレシオをもつ円筒型チャンネル電荷トラッピング装置
US7889549B2 (en) 2007-10-19 2011-02-15 Renesas Electronics Corporation Nonvolatile semiconductor memory and data programming/erasing method
JP2016181321A (ja) * 2013-02-05 2016-10-13 クアルコム，インコーポレイテッド メモリセルをプログラミングするシステムおよび方法

Also Published As

Publication number Publication date
US5429965A (en) 1995-07-04
US5278440A (en) 1994-01-11
JP2815495B2 (ja) 1998-10-27

Similar Documents

Publication Publication Date Title
JPH0513776A (ja) 半導体記憶装置
US6768681B2 (en) Non-volatile memory device
US5926418A (en) Nonvolatile memory
US5867425A (en) Nonvolatile memory capable of using substrate hot electron injection
US6873004B1 (en) Virtual ground single transistor memory cell, memory array incorporating same, and method of operation thereof
US6252799B1 (en) Device with embedded flash and EEPROM memories
US6026017A (en) Compact nonvolatile memory
JPH0555596A (ja) 半導体不揮発性記憶装置
JPH07193150A (ja) 不揮発性半導体記憶装置およびその動作方法
US4989054A (en) Non-volatile semiconductor memory device using contact hole connection
US20040213048A1 (en) Nonvolatile memory having bit line discharge, and method of operation thereof
US7646637B2 (en) Nonvolatile memory having modified channel region interface
US6127225A (en) Memory cell having implanted region formed between select and sense transistors
JPH0548115A (ja) 半導体不揮発性記憶装置
US7728378B2 (en) Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device
US20100227466A1 (en) Nonvolatile Memory Array Having Modified Channel Region Interface
KR920009055B1 (ko) 반도체 불휘발성 메모리 및 그 제조방법
US6159800A (en) Method of forming a memory cell
US6835979B1 (en) Nonvolatle memory
US20080006871A1 (en) Nonvolatile Memory Having Raised Source and Drain Regions
JP3069607B2 (ja) 半導体不揮発性メモリの動作方法
US7339226B2 (en) Dual-level stacked flash memory cell with a MOSFET storage transistor
JPH06125094A (ja) 不揮発性記憶素子およびこの素子の製造方法ならびにこの素子を利用した不揮発性記憶装置およびその駆動方法
CN101447515A (zh) 半导体元件
JPH0548116A (ja) 不揮発性記憶装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees