JP3643864B2 - 酸化膜の角で生じるキャリヤのディープレベル捕獲を利用した不揮発性メモリ - Google Patents
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- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリに関するものである。
【０００２】
【従来の技術】
半導体を用いたメモリデバイスのうち、記憶保持動作を必要としないメモリデバイスを不揮発性メモリと呼ぶ。Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を使用する不揮発性メモリは、情報化社会の推進につれてますますその重要さを増している。図１は、現在主に使用されているフローティングゲート形不揮発性メモリの構造を示す断面図である。ソース電極１０４およびドレイン電極１０５との接合領域１０２および１０３が形成された半導体基板１０１上にトンネル酸化膜１０６が載り、この上に導電性ポリシリコンから成るフローティングゲート１０７が載り、この上に再び酸化膜１０８が載っており、この上にさらにコントロールゲート１０９が載っている。半導体基板１０１には基板電極１１１が接続され、コントロールゲート１０９にはゲート電極１１０が接続されている。基板電極１１１およびゲート電極１１０間、または基板電極１１１およびドレイン電極１０５間に電圧をかけて、キャリヤを、トンネル酸化膜１０６を通してフローティングゲート１０７に注入し、このキャリヤをコントロールゲート１０９とフローティングゲート１０７との間の酸化膜１０８によって閉じ込めておく。フローティングゲート１０７にキャリヤがある場合とない場合とではドレイン電流のしきい値電圧が異なるため、２つの異なる素子特性をもつ状態ができる。これら２つの状態として情報を記憶するようにしている。
【０００３】
【発明が解決しようとする課題】
以上のように、このようなフローティングゲート形不揮発性メモリ素子において重要なのは、キャリヤがフローティングゲートに効率よく注入されるようにすることと、注入されたキャリヤがフローティングゲートから出て行かないようにすることである。トンネル酸化膜を薄くするとキャリヤの注入効率が上がり、素子特性は向上する。ところが、これは同時にトンネル酸化膜の劣化を招き、回路の正しい動作ができなくなる。そのため、実際には、トンネル酸化膜の信頼性確保のために、膜厚をある程度以下に薄くすることができず、結果として、十分なキャリヤの注入を得るために動作電圧をあまり下げることができない。また、キャリヤの保留を確保するためには、コントロールゲートとフローティングゲートの間の酸化膜をある程度厚くする必要がある。これは同時にキャリヤのフローティングゲートへの注入の効率を落とすことになる。これを回避するためには、コントロールゲートとフローティングゲートの面積に違いをつける方法があるが、この方法を採用すると、素子の微細化が困難になってしまう。
【０００４】
上述したことを鑑み、本発明は、動作電圧を下げることができ、素子の微細化が容易な新たな構造を有する不揮発性メモリを提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明による不揮発性メモリは、
少なくとも１つの角構造を有し、前記角構造を挟んでソース電極との接合部とドレイン電極との接合部とが形成されたシリコン半導体基板上に、前記シリコン半導体基板の角構造にそった角構造を有するゲート酸化膜が形成され、前記ゲート酸化膜上にゲートが形成された不揮発性メモリであって、
前記ゲート酸化膜内に電気的に注入され、前記ゲート酸化膜の角構造にディープレベル捕獲されるキャリヤによるしきい値電圧の変化によって情報を記憶するように構成し、前記ゲート酸化膜の膜厚が１０ナノメートル以上であることを特徴とする。
【０００６】
Ｈ．Ｊ．Ｍａｔｔａｕｓｃｈ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．７１，ｐ．３３９１（１９９７）に記載されているように、ポリシリコン上の酸化膜の角構造が形成された部分においては、平面部分と比べて安定なキャリヤの捕獲が得られることがわかっている。このような現象は、ディープレベル捕獲と呼ばれている。このような角の部分でのキャリヤの捕獲は、高温の熱処理に対しても安定している。上述した本発明による不揮発性メモリのような構造では、半導体基板およびゲート間、または半導体基板およびドレイン間にかかる電場によってキャリヤがゲート酸化膜に注入される。この一部はゲート酸化膜内にとどまらずゲート電極へと通過していくが、一部はゲート酸化膜内に安定に捕獲され、ドレイン電流のしきい値電圧を変化させる。
【０００７】
従来のフローティングゲート形不揮発性メモリは、トンネル酸化膜を通してキャリヤをフローティングゲートに注入し、これを閉じ込めておく方法によっている。これと相違して本発明では、ゲート酸化膜内にキャリヤを捕獲させる方法を取る。こうすることによって従来のフローティングゲート形不揮発性メモリの場合より低い電圧で動作させることができる。またキャリヤを閉じ込めておくための酸化膜も必要なくなり、素子構造が簡単である。このため不揮発性メモリの製造コストを大きく低減することができる。
【０００８】
本発明による不揮発性メモリの最適な動作電圧はゲート酸化膜の厚さによって決まるので、逆にゲート酸化膜の厚さを要求される動作電圧の値から決定することができる。ただし、酸化膜厚１０ナノメートル以下になるとディープレベルの捕獲は急激に減少してくるので、これ以下にしないほうがよいといえる。したがって本発明による不揮発性メモリの他の実施形態は、前記ゲート酸化膜の膜厚が１０ナノメートル以上であることを特徴とする。上述したように従来のフローティングゲート形不揮発性メモリでは、素子特性を向上させるためにトンネル酸化膜を薄くしなければならなかった。本発明による不揮発性メモリでは、酸化膜にキャリヤを捕獲させるので、むしろ薄すぎると動作しにくくなる。つまり、本発明による不揮発性メモリに用いる製造技術は最先端のものではなく、十分使いこなされているものである。このため、高い生産性を容易に確保することができる。
【０００９】
ドレイン接合の基板内はみだし位置は、チャネル用や要求されるＭＯＳＦＥＴの特性によって設定されるが、好適には角の部分から０．１μｍ以上離しておく。
【００１０】
【発明の実施の形態】
図３は、本発明による不揮発性メモリ素子の一実施形態を示す断面図である。シリコンまたはポリシリコンから成る基板２０１には、段差構造がエッチングにより形成されている。基板２０１には前記段差構造を挟んでソース電極２０４およびドレイン電極２０５との接合領域２０２および２０３が形成されており、これらの上にゲート酸化膜２０６およびゲート２０７が形成され、ＭＯＳＦＥＴ構造を成している。基板２０１には基板電極２０８が接続され、ゲート２０７にはゲート電極２０９が接続されている。ゲート酸化膜２０６は、基板２０１の段差構造にそって形成されているため、角構造を有する。
【００１１】
基板電極２０９およびゲート電極２０８間、またはドレイン電極２０５およびゲート電極２０８間に電圧をかけると、これによって作られる電場によってドレイン接合領域２０３または基板２０１からトンネル電流によってゲート酸化膜２０６内にキャリヤが注入される。この時、かける電圧を抑制することによって、キャリヤを、ゲート酸化膜２０６内に効率よく捕獲することができる。この捕獲のうちで特に角構造の部分で起きるものは高温の熱処理を行っても放出されることなく捕獲され続ける。すなわち、ゲート酸化膜２０６内にキャリヤが捕獲されている場合とされていない場合とではＭＯＳＦＥＴのしきい値電圧に変化がみられ、従来のフローティングゲート形不揮発性メモリと同様にこのしきい値電圧の変化として情報を記憶することができる。
【００１２】
本不揮発性メモリの最適な動作電圧は、ゲート酸化膜の厚さによって決まるので、逆にゲート酸化膜の厚さを要求される動作電圧の値から決定することができる。ただし、ゲート酸化膜厚１０ナノメートル以下になるとキャリヤのディープレベルの捕獲は急激に減少してくるので、これ以下にしないほうがよい。
【００１３】
ドレイン接合の基板内はみだし位置は、チャネル用や要求されるＭＯＳＦＥＴの特性によって設定されるが、目安として、角の部分から最低０．１μｍ離しておくほうがよい。
【００１４】
本発明による不揮発性メモリにおけるゲート酸化膜の角構造を利用したディープレベルの捕獲の特徴は、素子面積を増やすことなしに、角の構造を複雑な形状にすることによって、面積に対する角の割合を増やし、結果として大きなしきい値電圧のずれを実現することができることである。図３は、本発明による不揮発性メモリ素子の他の実施形態を示す断面図である。基本的な構成は図２の不揮発性メモリと同様であり、基板３０１、ソース接合領域３０２、ドレイン接合領域３０３、ソース電極３０４、ドレイン電極３０５、ゲート電極３０８、基板電極３０９、ゲート酸化膜３０６およびゲート３０７は、図２の不揮発性メモリにおける対応する構成要素と同様の役割を有する。しかしながら、基板３０１には、２つの段差構造がエッチングによって形成されており、したがってこの上に形成されたゲート酸化膜３０６は、図２の不揮発性メモリのゲート酸化膜２０６よりも多くの角構造を有する。このようにして、素子面積は同じでも、ゲート酸化膜の角構造の割合を増やすことによって、より大きなしきい値電圧のずれを実現することができる。これは素子の微細化にとって非常に好都合である。また、他の素子の不活性な横の部分を利用して角構造をもつ酸化膜を形成することができ、面積を増加させずにメモリを作ることが可能になる。
【００１５】
図４は、本発明による不揮発性メモリの、ゲート酸化膜の膜厚を５０ｎｍとした場合のゲート酸化膜におけるキャリヤ捕獲前後でのゲートに流れる実測電流を示すグラフである。このグラフから、キャリヤが捕獲された場合とされない場合とでは、十分なしきい値電圧の差が得られていることが分かる。
【００１６】
【発明の効果】
本発明によれば、動作電圧を下げることができ、素子の微細化が容易な新たな構造を有する不揮発性メモリが実現される。
【図面の簡単な説明】
【図１】 従来のフローティングゲート形不揮発性メモリの構造を示す断面図である。
【図２】 本発明による不揮発性メモリの一実施形態の構造を示す断面図である。
【図３】 本発明による不揮発性メモリの他の実施形態の構造を示す断面図である。
【図４】 本発明による不揮発性メモリのゲート酸化膜におけるキャリヤ捕獲前後でのゲートに流れる実測電流を示すグラフである。
【符号の説明】
１０１、２０１、３０１ 基板
１０２、２０２、３０２ ソース接合領域
１０３、２０３、３０３ ドレイン接合領域
１０４、２０４、３０４ ソース電極
１０５、２０５、３０５ ドレイン電極
１０６ トンネル酸化膜
１０７ フローティングゲート
１０８ 酸化膜
１０９ コントロールゲート
１１０、２０８、３０８ ゲート電極
１１１、２０９、３０９ 基板電極
２０６、３０６ ゲート酸化膜
２０７、３０７ ゲート
【発明の属する技術分野】
本発明は、不揮発性メモリに関するものである。
【０００２】
【従来の技術】
半導体を用いたメモリデバイスのうち、記憶保持動作を必要としないメモリデバイスを不揮発性メモリと呼ぶ。Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を使用する不揮発性メモリは、情報化社会の推進につれてますますその重要さを増している。図１は、現在主に使用されているフローティングゲート形不揮発性メモリの構造を示す断面図である。ソース電極１０４およびドレイン電極１０５との接合領域１０２および１０３が形成された半導体基板１０１上にトンネル酸化膜１０６が載り、この上に導電性ポリシリコンから成るフローティングゲート１０７が載り、この上に再び酸化膜１０８が載っており、この上にさらにコントロールゲート１０９が載っている。半導体基板１０１には基板電極１１１が接続され、コントロールゲート１０９にはゲート電極１１０が接続されている。基板電極１１１およびゲート電極１１０間、または基板電極１１１およびドレイン電極１０５間に電圧をかけて、キャリヤを、トンネル酸化膜１０６を通してフローティングゲート１０７に注入し、このキャリヤをコントロールゲート１０９とフローティングゲート１０７との間の酸化膜１０８によって閉じ込めておく。フローティングゲート１０７にキャリヤがある場合とない場合とではドレイン電流のしきい値電圧が異なるため、２つの異なる素子特性をもつ状態ができる。これら２つの状態として情報を記憶するようにしている。
【０００３】
【発明が解決しようとする課題】
以上のように、このようなフローティングゲート形不揮発性メモリ素子において重要なのは、キャリヤがフローティングゲートに効率よく注入されるようにすることと、注入されたキャリヤがフローティングゲートから出て行かないようにすることである。トンネル酸化膜を薄くするとキャリヤの注入効率が上がり、素子特性は向上する。ところが、これは同時にトンネル酸化膜の劣化を招き、回路の正しい動作ができなくなる。そのため、実際には、トンネル酸化膜の信頼性確保のために、膜厚をある程度以下に薄くすることができず、結果として、十分なキャリヤの注入を得るために動作電圧をあまり下げることができない。また、キャリヤの保留を確保するためには、コントロールゲートとフローティングゲートの間の酸化膜をある程度厚くする必要がある。これは同時にキャリヤのフローティングゲートへの注入の効率を落とすことになる。これを回避するためには、コントロールゲートとフローティングゲートの面積に違いをつける方法があるが、この方法を採用すると、素子の微細化が困難になってしまう。
【０００４】
上述したことを鑑み、本発明は、動作電圧を下げることができ、素子の微細化が容易な新たな構造を有する不揮発性メモリを提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明による不揮発性メモリは、
少なくとも１つの角構造を有し、前記角構造を挟んでソース電極との接合部とドレイン電極との接合部とが形成されたシリコン半導体基板上に、前記シリコン半導体基板の角構造にそった角構造を有するゲート酸化膜が形成され、前記ゲート酸化膜上にゲートが形成された不揮発性メモリであって、
前記ゲート酸化膜内に電気的に注入され、前記ゲート酸化膜の角構造にディープレベル捕獲されるキャリヤによるしきい値電圧の変化によって情報を記憶するように構成し、前記ゲート酸化膜の膜厚が１０ナノメートル以上であることを特徴とする。
【０００６】
Ｈ．Ｊ．Ｍａｔｔａｕｓｃｈ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．７１，ｐ．３３９１（１９９７）に記載されているように、ポリシリコン上の酸化膜の角構造が形成された部分においては、平面部分と比べて安定なキャリヤの捕獲が得られることがわかっている。このような現象は、ディープレベル捕獲と呼ばれている。このような角の部分でのキャリヤの捕獲は、高温の熱処理に対しても安定している。上述した本発明による不揮発性メモリのような構造では、半導体基板およびゲート間、または半導体基板およびドレイン間にかかる電場によってキャリヤがゲート酸化膜に注入される。この一部はゲート酸化膜内にとどまらずゲート電極へと通過していくが、一部はゲート酸化膜内に安定に捕獲され、ドレイン電流のしきい値電圧を変化させる。
【０００７】
従来のフローティングゲート形不揮発性メモリは、トンネル酸化膜を通してキャリヤをフローティングゲートに注入し、これを閉じ込めておく方法によっている。これと相違して本発明では、ゲート酸化膜内にキャリヤを捕獲させる方法を取る。こうすることによって従来のフローティングゲート形不揮発性メモリの場合より低い電圧で動作させることができる。またキャリヤを閉じ込めておくための酸化膜も必要なくなり、素子構造が簡単である。このため不揮発性メモリの製造コストを大きく低減することができる。
【０００８】
本発明による不揮発性メモリの最適な動作電圧はゲート酸化膜の厚さによって決まるので、逆にゲート酸化膜の厚さを要求される動作電圧の値から決定することができる。ただし、酸化膜厚１０ナノメートル以下になるとディープレベルの捕獲は急激に減少してくるので、これ以下にしないほうがよいといえる。したがって本発明による不揮発性メモリの他の実施形態は、前記ゲート酸化膜の膜厚が１０ナノメートル以上であることを特徴とする。上述したように従来のフローティングゲート形不揮発性メモリでは、素子特性を向上させるためにトンネル酸化膜を薄くしなければならなかった。本発明による不揮発性メモリでは、酸化膜にキャリヤを捕獲させるので、むしろ薄すぎると動作しにくくなる。つまり、本発明による不揮発性メモリに用いる製造技術は最先端のものではなく、十分使いこなされているものである。このため、高い生産性を容易に確保することができる。
【０００９】
ドレイン接合の基板内はみだし位置は、チャネル用や要求されるＭＯＳＦＥＴの特性によって設定されるが、好適には角の部分から０．１μｍ以上離しておく。
【００１０】
【発明の実施の形態】
図３は、本発明による不揮発性メモリ素子の一実施形態を示す断面図である。シリコンまたはポリシリコンから成る基板２０１には、段差構造がエッチングにより形成されている。基板２０１には前記段差構造を挟んでソース電極２０４およびドレイン電極２０５との接合領域２０２および２０３が形成されており、これらの上にゲート酸化膜２０６およびゲート２０７が形成され、ＭＯＳＦＥＴ構造を成している。基板２０１には基板電極２０８が接続され、ゲート２０７にはゲート電極２０９が接続されている。ゲート酸化膜２０６は、基板２０１の段差構造にそって形成されているため、角構造を有する。
【００１１】
基板電極２０９およびゲート電極２０８間、またはドレイン電極２０５およびゲート電極２０８間に電圧をかけると、これによって作られる電場によってドレイン接合領域２０３または基板２０１からトンネル電流によってゲート酸化膜２０６内にキャリヤが注入される。この時、かける電圧を抑制することによって、キャリヤを、ゲート酸化膜２０６内に効率よく捕獲することができる。この捕獲のうちで特に角構造の部分で起きるものは高温の熱処理を行っても放出されることなく捕獲され続ける。すなわち、ゲート酸化膜２０６内にキャリヤが捕獲されている場合とされていない場合とではＭＯＳＦＥＴのしきい値電圧に変化がみられ、従来のフローティングゲート形不揮発性メモリと同様にこのしきい値電圧の変化として情報を記憶することができる。
【００１２】
本不揮発性メモリの最適な動作電圧は、ゲート酸化膜の厚さによって決まるので、逆にゲート酸化膜の厚さを要求される動作電圧の値から決定することができる。ただし、ゲート酸化膜厚１０ナノメートル以下になるとキャリヤのディープレベルの捕獲は急激に減少してくるので、これ以下にしないほうがよい。
【００１３】
ドレイン接合の基板内はみだし位置は、チャネル用や要求されるＭＯＳＦＥＴの特性によって設定されるが、目安として、角の部分から最低０．１μｍ離しておくほうがよい。
【００１４】
本発明による不揮発性メモリにおけるゲート酸化膜の角構造を利用したディープレベルの捕獲の特徴は、素子面積を増やすことなしに、角の構造を複雑な形状にすることによって、面積に対する角の割合を増やし、結果として大きなしきい値電圧のずれを実現することができることである。図３は、本発明による不揮発性メモリ素子の他の実施形態を示す断面図である。基本的な構成は図２の不揮発性メモリと同様であり、基板３０１、ソース接合領域３０２、ドレイン接合領域３０３、ソース電極３０４、ドレイン電極３０５、ゲート電極３０８、基板電極３０９、ゲート酸化膜３０６およびゲート３０７は、図２の不揮発性メモリにおける対応する構成要素と同様の役割を有する。しかしながら、基板３０１には、２つの段差構造がエッチングによって形成されており、したがってこの上に形成されたゲート酸化膜３０６は、図２の不揮発性メモリのゲート酸化膜２０６よりも多くの角構造を有する。このようにして、素子面積は同じでも、ゲート酸化膜の角構造の割合を増やすことによって、より大きなしきい値電圧のずれを実現することができる。これは素子の微細化にとって非常に好都合である。また、他の素子の不活性な横の部分を利用して角構造をもつ酸化膜を形成することができ、面積を増加させずにメモリを作ることが可能になる。
【００１５】
図４は、本発明による不揮発性メモリの、ゲート酸化膜の膜厚を５０ｎｍとした場合のゲート酸化膜におけるキャリヤ捕獲前後でのゲートに流れる実測電流を示すグラフである。このグラフから、キャリヤが捕獲された場合とされない場合とでは、十分なしきい値電圧の差が得られていることが分かる。
【００１６】
【発明の効果】
本発明によれば、動作電圧を下げることができ、素子の微細化が容易な新たな構造を有する不揮発性メモリが実現される。
【図面の簡単な説明】
【図１】 従来のフローティングゲート形不揮発性メモリの構造を示す断面図である。
【図２】 本発明による不揮発性メモリの一実施形態の構造を示す断面図である。
【図３】 本発明による不揮発性メモリの他の実施形態の構造を示す断面図である。
【図４】 本発明による不揮発性メモリのゲート酸化膜におけるキャリヤ捕獲前後でのゲートに流れる実測電流を示すグラフである。
【符号の説明】
１０１、２０１、３０１ 基板
１０２、２０２、３０２ ソース接合領域
１０３、２０３、３０３ ドレイン接合領域
１０４、２０４、３０４ ソース電極
１０５、２０５、３０５ ドレイン電極
１０６ トンネル酸化膜
１０７ フローティングゲート
１０８ 酸化膜
１０９ コントロールゲート
１１０、２０８、３０８ ゲート電極
１１１、２０９、３０９ 基板電極
２０６、３０６ ゲート酸化膜
２０７、３０７ ゲート
Claims (1)
- 少なくとも１つの角構造を有し、前記角構造を挟んでソース電極との接合部とドレイン電極との接合部とが形成されたシリコン半導体基板上に、前記シリコン半導体基板の角構造にそった角構造を有するゲート酸化膜が形成され、前記ゲート酸化膜上にゲートが形成された不揮発性メモリであって、
前記ゲート酸化膜内に電気的に注入され、前記ゲート酸化膜の角構造にディープレベル捕獲されるキャリヤによるしきい値電圧の変化によって情報を記憶するように構成し、前記ゲート酸化膜の膜厚が１０ナノメートル以上であることを特徴とする不揮発性メモリ。
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|---|---|---|---|
| JP13671099A JP3643864B2 (ja) | 1999-05-18 | 1999-05-18 | 酸化膜の角で生じるキャリヤのディープレベル捕獲を利用した不揮発性メモリ |
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| EP00110664A EP1054453A3 (en) | 1999-05-18 | 2000-05-18 | Nonvolatile memory using deep level capture of carrier at corner structure of oxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13671099A JP3643864B2 (ja) | 1999-05-18 | 1999-05-18 | 酸化膜の角で生じるキャリヤのディープレベル捕獲を利用した不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3643864B2 true JP3643864B2 (ja) | 2005-04-27 |
Family
ID=15181686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13671099A Expired - Lifetime JP3643864B2 (ja) | 1999-05-18 | 1999-05-18 | 酸化膜の角で生じるキャリヤのディープレベル捕獲を利用した不揮発性メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6563163B1 (ja) |
| EP (1) | EP1054453A3 (ja) |
| JP (1) | JP3643864B2 (ja) |
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|---|---|---|---|---|
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| GB9424598D0 (en) * | 1994-12-06 | 1995-01-25 | Philips Electronics Uk Ltd | Semiconductor memory with non-volatile memory transistor |
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1999
- 1999-05-18 JP JP13671099A patent/JP3643864B2/ja not_active Expired - Lifetime
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2000
- 2000-05-17 US US09/572,239 patent/US6563163B1/en not_active Expired - Fee Related
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