JPH0548116A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】ＭＮＯＳ等のトラップ型半導体メモリを用いた
ＬＳＩ回路において、１トランジスタ／１セル構造にす
ることによって半導体記憶装置の集積度を向上させる。 【構成】ｐ形シリコンウエル15内にドレイン９およびソ
ース11を形成することによってチャンネル領域13が形成
される。チャンネル領域13の上面には薄いシリコン酸化
膜７が形成され、さらにその上面にSiN膜５が形成され
る。さらにその上面にはポリシリコン膜３が形成され
る。この様な不揮発性半導体メモリセル２において、チ
ャンネル領域13の表面にｐ形不純物を打込むことによっ
て、ｐ形高濃度領域17を形成したことを特徴としてい
る。ポリシリコン膜３とチャンネル領域13間にプログラ
ミング電圧を印加し、SiN膜５に電子をトラップするこ
とによって情報を記録する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するものであり、特に不揮発性半導体記憶装置のＬＳＩ
構造の集積度向上に関する。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置のメモリ
セル１の断面構成略図を図８に示す。Ｐ形シリコンウエ
ル層15内にｎ^-形ドレイン層９ａ、ｎ⁺形ドレイン層９ｂ
およびｎ^-形ソース層11ａ、ｎ⁺形ソース層11ｂが設けら
れている。なお、ドレイン層９ａ，９ｂによってドレイ
ン９が形成される。またソース層11ａ，11ｂによってソ
ース11が形成される。ドレイン９およびソース11によっ
てチャンネル領域13が形成される。チャンネル領域13の
上面には薄いシリコン酸化膜７（厚さ２nm程度）が形成
され、またチャンネル領域13以外の表面には厚めのシリ
コン酸化膜７ａが形成されている。シリコン酸化膜７上
には厚さ50nm程度のSiN膜５が形成されている。SiN膜５
上にはポリシリコン膜３が形成されている。

【０００３】上記の様なメモリセル１は、情報”０”を
記憶する状態（SiN膜５に電子がトラップされた状態）
と、情報”１”を記憶する状態（SiN膜５に電子がトラ
ップされていない状態）との二通りを取り得る。

【０００４】この二状態を、図９に示すメモリセル１の
ヒステリシスループに基づいて説明する。図９の横軸は
ゲート電圧Ｖｇを表わし、縦軸は閾電圧Ｖthを表わす。
ゲート電圧Ｖｇとは、メモリセルのゲート電極に印加さ
れた電圧である。また、閾電圧Ｖthとは、ゲート電極に
印加する電圧を大きくしていった場合に、一定ドレイン
電圧においてソース・ドレイン間に電流が流れ出す時の
ゲート電圧である。なお、閾電圧Ｖthは、以下の式によ
って与えられる。

【０００５】

【数１】

【０００６】メモリセル１のSiN膜５に電子がトラップ
されていない最初の状態Ｐ１では、図に示すように、メ
モリセル１の閾電圧はほぼ０Ｖにある。

【０００７】メモリセル１に情報”０”を書込む場合、
20Ｖ程度の電圧をメモリセル１のゲート電極３に印加す
る。この時、ゲート電極３とチャンネル領域13間に発生
する電界によって、チャンネル領域13内の電子は高いエ
ネルギーを持つようになり、いくつかの電子はシリコン
酸化膜７をトンネリングしてSiN膜５の中にはいり、ト
ラップされる。この様な変化によって、閾電圧が２Ｖ程
度まで上昇する（図９のＱ１参照）。すなわち、メモリ
セル１は、閾電圧２Ｖのエンハンスメント形トランジス
タとして働くようになる。すなわち、この状態が、メモ
リセル１に情報”０”が書込まれた状態である。なお、
ゲート電圧が遮断されても閾電圧はそのままの状態であ
る（図９のＲ１参照）。

【０００８】次に、情報”０”を消去する為にはトラッ
プされた電子をチャンネル領域13に戻してやる必要があ
る。従って、チャンネル領域13に25Ｖ程度の電圧を印加
し、情報の書込時とは反対方向の電界を発生させて、チ
ャンネル領域13に電子を戻してやる。この様な変化によ
って、２Ｖ程度の閾電圧が−２Ｖ程度に変化する（図９
のＳ１参照）。すなわち、メモリセル１は、閾電圧−２
Ｖのディプレッション形トランジスタとして働くように
なる。情報”０”が消去されたこの状態は、メモリセル
１が情報”１”を記憶した状態を意味する。なお、ゲー
ト電圧が遮断されても閾電圧はそのままの状態である
（図９のＴ１参照）。

【０００９】情報の読み出しにおいては、メモリセル１
のソース11とドレイン９間に５Ｖ程度の電圧を印加した
時にチャンネル領域13を電流が流れるかどうかで、情
報”１”が記憶されているか、情報”０”が記憶されて
いるかが判断される。つまり、情報”１”が記憶されて
いる場合は、上述したようにメモリセル１の閾電圧は負
の値である。よって、メモリセル１はディプレッション
形トランジスタであるから、チャンネル領域13は通電状
態にある。従って、チャンネル領域13には電流が流れ
る。一方、情報”０”が記憶されている場合は、メモリ
セル１の閾電圧は正の値である。よって、メモリセル１
はエンハンスメント形トランジスタであるから、チャン
ネル領域13は通電状態にない。従って、チャンネル領域
13には電流が流れない。

【００１０】次に、上記のメモリセル１を用いて、メモ
リ回路を構成した一例を示す。

【００１１】まず、情報を書込む場合の動作原理を説明
する。図10に１０２４ビットのメモリＬＳＩの構成を概
念図で示す。

【００１２】メモリセルアレイＡには、メモリセル１
が、３２（行）×３２（列）で計１０２４個（１Ｋビッ
ト）、マトリクス状に並んでいる。各メモリセル１のソ
ース11には、選択トランジスタ４のドレインがそれぞれ
接続されている。また、ロウデコーダ８からは、各選択
トランジスタ４のゲート電極に接続するワードラインＷ
Ｌが配線されている。また、コントロールゲートライン
ＣＧＬは、各メモリセル１のゲート電極３に接続されて
いる。さらに、コラムデコーダ６からは、各メモリセル
１のドレイン９に接続するデータラインＤＬが配線され
ている。また、ｐ形シリコンウエル15には、ウエルライ
ンWellが接続されている。

【００１３】例えば、メモリセル１m,nに情報を書込む
場合について考える。コントロールゲートラインＣＧＬ
ｎだけにプログラミング電圧Vppが印加される。この
時、データラインＤＬｍ以外のラインには、デコーダ６
によってプログラミング禁止電圧Viが印加されている。
また、ワードラインＷＬｎには、基板と同電位の接地電
圧が印加される。従って、プログラミング電圧Vppが印
加されたコントロールゲートラインＣＧＬｎとゲートで
接続するメモリセル１のうち、ドレインとソースとウエ
ルの電位がすべて０となっているのは、プログラミング
禁止電圧Viが印加されないデータラインＤＬｍと接続す
るメモリセル１m,nだけである。つまり、メモリセル１
m,nだけにプログラミング電圧Vppによる電界効果が作用
し、チャンネル領域内の電子がSiN膜５のトラップにト
ラップされる。以上の様に、メモリセル１m,nだけに情
報”０”が書込まれる。

【００１４】次に、メモリセル１m,nの情報を読み出す
場合の動作原理を、図11に基づいて説明する。

【００１５】図11の構成は、図10と同じである。ロウデ
コーダ８によってワードラインＷＬｎだけに電圧Vddを
印加する。また、全てデータラインＤＬには電圧Vddが
印加されている。この時、情報”０”が記憶されている
メモリセル１のチャンネル領域13は、上述したように通
電状態にないので、各データラインＤＬを流れる電流
は、そのままコラムデコーダ６に入力される。

【００１６】一方、情報”１”が記憶されているメモリ
セル１のチャンネル領域13は通電状態にある。さらに、
選択トランジスタ４がＯＮ状態にある（選択トランジス
タ４のゲート電極に電圧Vddを印加されている）場合に
は、各データラインＤＬを流れる電流はメモリセル１、
選択トランジスタ４を介して接地電位に落ちる。従っ
て、コラムデコーダ６には電流が入力されない。

【００１７】この時、コラムデコーダ６では、データラ
インＤＬｍからの電流だけが出力されることになってい
る。この出力は、センスアンプ10によって、増幅され、
読み出される。以上より、メモリセル１m,nからの情報
だけが読み出されることになる。

【００１８】次に、上記の１０２４ビットのメモリＬＳ
Ｉに記憶された情報を一括消去する場合の動作原理を、
図12に基づいて説明する。図12の構成は、図10と同じで
ある。各コントロールゲートＣＧラインを接地した上
で、ウエルラインWellを介して各メモリセル１のｐ形シ
リコンウエル15にプログラミング電圧Vppを印加する。
この時、トラップされている電子は電界効果によりチャ
ンネル領域13に戻る。つまり、書込まれている情報”
０”は全て消去され、全てのメモリセル１が情報”１”
を記憶した状態となる。

【００１９】

【発明が解決しようとする課題】メモリＬＳＩの集積度
を向上させる為には、従来のメモリＬＳＩの構成におい
て、選択トランジスタ４を取り除く方法が考えられる。

【００２０】従来のメモリＬＳＩ構造において、選択ト
ランジスタ４を用いないで図13に示すような１トランジ
スタ／１セルのメモリＬＳＩを構成したとする。なお、
メモリセル１のソース11は接地されている。

【００２１】メモリセル１m,nから情報を読み出す場合
について考える。上記と同様に全てデータラインＤＬに
電圧Vddが印加される。この時、情報”１”を記憶する
（消去状態の）メモリセル１が存在する場合、そのメモ
リセル１はディプレッション形トランジスタであるか
ら、チャンネルが形成されている。つまり、通電状態に
ある。従って、データラインＤＬを流れる電流が通電状
態にあるメモリセル１に漏れ、接地電位に落ちることに
なる。

【００２２】例えば、データラインＤＬｍを流れる電流
がメモリセル１m,n+1に漏れた場合には、メモリセル１
m,nの情報を読み出さずにメモリセル１m,n+1の情報を読
み出したことになる。

【００２３】従って、従来のメモリＬＳＩ構造には、こ
の様な誤読取をことを防ぐ為に通電状態にあるメモリセ
ル１を遮断する選択トランジスタ４が必要であった。こ
の為、集積度を向上出来ないという問題点があった。

【００２４】よって、本発明は、１トランジスタ／１セ
ル構造にもかかわらず、誤読み取りを起こさない不揮発
性記憶装置を提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明に係る不揮発性記
憶装置は、第一導電型の半導体領域と、前記半導体領域
内に形成された第二導電型の少なくとも一対の拡散領域
と、前記半導体基板上に形成された複数の絶縁膜と、前
記絶縁膜上に形成された制御電極とを備えた半導体記憶
装置において、少なくとも一対の拡散領域間の表面を第
一導電型高濃度領域に形成したことを特徴としている。

【００２６】

【作用】本発明に係る不揮発性記憶装置は、少なくとも
一対の拡散領域間の表面を第一導電型高濃度領域に形成
したことを特徴としている。

【００２７】従って、メモリセルが消去状態にある場合
でも閾電圧が正の値をとるように（ディプレッション形
トランジスタとして働くように）メモリセルのヒステリ
シスループが閾電圧の正方向にシフトされる。

【００２８】

【実施例】この発明の一実施例による不揮発性記憶装置
のメモリセル２の断面構成略図を図１に示す。

【００２９】上記のような構造をもつメモリセル２の製
造工程を、図２、図３に基づいて以下に説明する。

【００３０】ｎ形シリコン基板14にイオン打込みによ
り、第一導電型の半導体領域であるＰウエル層15を形成
する（図１Ａ）。次に、その上面に熱酸化により絶縁膜
であるシリコン酸化膜７ａを形成し、さらにその上面に
減圧ＣＶＤ法により絶縁膜である減圧SiN膜５ａを堆積
させる（図１Ｂ）。次に、レジストを用いてエッチング
することによって、一対の拡散領域間であるチャンネル
となる領域13の上方にだけ減圧SiN膜５ａを残す（図１
Ｃ）。次に、再度熱酸化を行い、さらにイオン注入およ
び熱拡散により拡散領域であるｎ^-形層９ａ、11ａを形
成する（図１Ｄ）。次に、ウエットエッチング溶液に浸
しエッチングすることによって、減圧SiN膜５ａおよび
その底面部のシリコン酸化膜７ａを除去する（図１
Ｅ）。次に、レジストをマスクにして、チャンネルとな
る領域13に第一導電型不純物であるｐ形不純物を打込む
（図２Ｆ）。次に、第一絶縁膜であるウルトラ・シン・
オキサイド（ＵＴＯ）７を熱酸化により形成し、その上
面には減圧ＣＶＤ法により絶縁膜である減圧SiN膜５を
堆積させ、さらにＣＶＤ法により制御電極であるポリシ
リコン膜３を成長形成させる（図２Ｇ）。次に、レジス
トをマスクにしてエッチングすることよってポリシリコ
ン膜３および減圧SiN膜５をカットする（図２Ｈ）。次
に、イオン注入および熱拡散によって、拡散領域である
ｎ⁺層９ｂ、11ｂを形成する（図１）。なお、ドレイン
層９ａ，９ｂによって第二導電型の拡散領域の片方であ
るｎ形ドレイン９が形成される。またソース層11ａ，11
ｂによって第二導電型の対を成す拡散領域であるｎ形ソ
ース11が形成される。ドレイン９およびソース11によっ
てチャンネル領域13が形成される。

【００３１】メモリセル２のヒステリシスループを図４
に示す。メモリセル２のSiN膜５に電子がトラップされ
ていない最初の状態Ｐ２では、図に示すように、メモリ
セル２の閾電圧は約2.5Ｖである。

【００３２】メモリセル２に情報”０”を書込む場合、
20Ｖ程度の電圧をメモリセル２の制御電極３に印加す
る。この時、制御電極３とチャンネル領域13間に発生す
る電界によって、チャンネル領域13内の電子は高いエネ
ルギーを持つようになり、いくつかの電子はシリコン酸
化膜７をトンネリングしてSiN膜５の中にはいり、トラ
ップされる。この様な変化によって、閾電圧が4,5Ｖ程
度まで上昇する（図４のＱ２参照）。すなわち、メモリ
セル２は、閾電圧4.5Ｖのエンハンスメント形トランジ
スタとして働くようになる。この状態が、メモリセル２
に情報”０”が書込まれた状態である。なお、ゲート電
圧が遮断されても閾電圧はそのままの状態である（図９
のＲ２参照）。

【００３３】次に、情報”０”を消去する為にはトラッ
プされた電子をチャンネル領域13に戻してやる必要があ
る。従って、チャンネル領域13に25Ｖ程度の電圧を印加
し、情報の書込時とは反対方向の電界を発生させて、チ
ャンネル領域13に電子を戻してやる。この様な変化によ
って、約4.5Ｖの閾電圧が約0.5Ｖに変化する（図９のＳ
２参照）。すなわち、メモリセル２は、閾電圧0.5Ｖの
エンハンスメント形トランジスタとして働くようにな
る。情報”０”が消去されたこの状態は、メモリセル２
が情報”１”を記憶した状態を意味する。なお、ゲート
電圧が遮断されても閾電圧はそのままの状態である（図
９のＴ２参照）。

【００３４】情報の読み出しにおいては、メモリセル２
の制御電極３に２Ｖ程度の電圧を印加し、かつソース11
とドレイン９間に５Ｖ程度の電圧を印加した時にチャン
ネル領域13を電流が流れるかどうかで、情報”１”が記
憶されているか、情報”０”が記憶されているかが判断
される。つまり、情報”１”が記憶されている場合は、
上述したようにメモリセル２は閾電圧約0.5Ｖのエンハ
ンスメント形トランジスタであるから、チャンネル領域
13は通電状態にない。しかし、制御電極３に２Ｖ程度の
電圧が印加されていると、チャンネル領域13は通電状態
にある。従って、チャンネル領域13には電流が流れる。
一方、情報”０”が記憶されている場合は、メモリセル
１は閾電圧約4.5Ｖのエンハンスメント形トランジスタ
であるから、制御電極３に２Ｖ程度の電圧が印加されて
いてもチャンネル領域13は通電状態にはならない。従っ
て、チャンネル領域13には電流が流れない。

【００３５】上記の様に、従来のメモリセル１に比べ
て、メモリセル２のヒステリシスループは、メモリセル
が消去状態にある場合でも閾電圧が正の値をとるように
（ディプレッション形トランジスタとして働くように）
閾電圧の正方向にシフトしている。

【００３６】次に、上記のメモリセル２を用いて、メモ
リ回路が構成される。図５に１０２４ビットのメモリＬ
ＳＩの構成概略図を示す。

【００３７】メモリセルアレイＡには、メモリセル２
が、３２（行）×３２（列）で計１０２４個（１Ｋビッ
ト）、マトリクス状に並んでいる。各メモリセル２のソ
ースにはソースラインＳＬが接続されている。またコラ
ムデコーダ６からは、各メモリセル２のドレインに接続
するドレインラインＤＬが配線されている。コラムデコ
ーダ６には、センスアンプ10が接続されている。さら
に、また、デコーダ８からは、各メモリセル２の制御電
極３に接続するワードラインＷＬが配線されている。ま
た、Ｐ形シリコンウエル15には、ウエルラインWellが接
続されている。

【００３８】まず、情報の書込み動作原理を説明する。
例えば、メモリセル２m,nに情報を書込む場合について
考える。デコーダ８によってｎ番目のワードラインＷＬ
ｎだけにプログラミング電圧Vppが印加される。この
時、ｍ番目のソースラインＳＬｍとドレインラインＤＬ
ｍ以外のラインには、デコーダ（図示せず）によってプ
ログラミング禁止電圧Viが印加されている。従って、プ
ログラミング電圧Vppが印加されたワードラインＷＬｎ
とゲートで接続するメモリセル２のうち、ドレイン、ソ
ース、ｐ形シリコンウエルの電位がすべて０となってい
るのは、ソースとドレインにプログラミング禁止電圧Vi
が印加されていないメモリセル２m,nだけである。つま
り、メモリセル２m,nだけにプログラミング電圧Vppによ
る電界効果が作用し、チャンネル領域内の電子がSiN膜1
7のトラップにトラップされる。つまり、メモリセル２
m,nだけに情報”０”が書込まれる。

【００３９】次に、メモリセル２m,nの情報を読み出す
場合の動作原理を、図６に基づいて説明する。

【００４０】図６の構成は、図５と同じである。デコー
ダ８によって、ワードラインＷＬｎにだけ電圧Ｖｓ（２
Ｖ程度）を印加する。また、全てのドレインラインＤＬ
には５Ｖ程度の電圧Vddが印加される。

【００４１】この時、ワードラインＷＬｎと制御電極３
で接続するメモリセル２が情報”０”を記憶する（電子
をトラップしている）場合、そのメモリセル２は閾電圧
約4.5Ｖのエンハンスメント形トランジスタであるか
ら、２Ｖ程度の電圧Ｖｓが制御電極３に印加されてもチ
ャンネルは形成されない。よって、ドレインラインＤＬ
を流れる電流は、情報”０”を記憶するメモリセル２に
は電流は漏れず、そのままコラムデコーダ６に入力され
る。

【００４２】一方、情報”１”が記憶されている（電子
がトラッブされていない）場合、そのメモリセル２は閾
電圧約0.5Ｖのエンハンスメント形トランジスタである
から、２Ｖ程度の電圧Ｖｓが制御電極３に印加されると
チャンネルが形成される。よって、ドレインラインＤＬ
を流れる電流は、ワードラインＷＬｎと接続する情報”
１”を記憶するメモリセル２のチャンネル領域13を流
れ、ソースラインＳＬを介して接地電位に落ちる。つま
り、コラムデコーダ６には電流が入力されない。

【００４３】電圧Ｖｓが印加されているのはワードライ
ンＷＬｎだけであり、かつコラムデコーダ６では、デー
タラインＤＬｍからの電流だけが出力されることになっ
ている。この出力は、センスアンプ10によって、増幅さ
れ、読み出される。すなわち、メモリセル２m,nからの
情報だけが読み出されたことになる。

【００４４】次に、上記の１０２４ビットのメモリＬＳ
Ｉに記憶された情報を一括消去する場合の動作原理を、
図７に基づいて説明する。

【００４５】図７の構成は、図５と同じである。各ワー
ドラインＷＬを接地した上で、ウエルラインWellを介し
て各メモリセル２のｐ形シリコンウエル15にプログラミ
ング電圧Vppを印加する。この時、トラップされている
電子は、電界効果によりチャンネル領域13に戻る。つま
り、書込まれている情報”０”は全て消去され、全ての
メモリセル２が情報”１”を記憶した状態となる。

【００４６】上記の様に、１トランジスタ／１セルの不
揮発性記憶装置によって、情報の書込、読み出し、消去
を行うことが出来る。

【００４７】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。

【００４８】

【発明の効果】本発明に係る不揮発性記憶装置は、少な
くとも一対の拡散領域間の表面を第一導電型高濃度領域
に形成したことを特徴としているから、メモリセルが消
去状態にある場合でも閾電圧が正の値をとるように（デ
ィプレッション形トランジスタとして働くように）メモ
リセルのヒステリシスループが閾電圧の正方向にシフト
される。

【００４９】従って、情報”１”を記憶する状態（消去
状態）でも、メモリセルをエンハンスメント形トランジ
スタとして働かせることが出来る。よって、ディプレッ
ション形トランジスタを遮断する為の選択トランジスタ
を設ける必要がなく、１セルを１トランジスタで構する
ことが出来る。

【００５０】よって、１セルの構成面積を縮小すること
が出来る。すなわち、不揮発性記憶装置の集積度を向上
させることが出来る。

【図面の簡単な説明】

【図１】本発明の一実施例によるメモリセル２の断面構
成略図である。

【図２】メモリセル２の製造工程を示す図である。

【図３】メモリセル２の製造工程を示す図である。

【図４】メモリセル２のヒステリシスループを示す図で
ある。

【図５】本発明の一実施例によるメモリセルへの情報の
書込原理を説明する為のメモリＬＳＩの構成を概念図で
ある。

【図６】本発明の一実施例によるメモリセルからの情報
の読み出し原理を説明する為のメモリＬＳＩの構成を概
念図である。

【図７】本発明の一実施例によるメモリセルに記憶され
た情報の消去原理を説明する為のメモリＬＳＩの構成を
概念図である。

【図８】従来のメモリセル１の断面構成略図である。

【図９】メモリセル１のヒステリシスループを示す図で
ある。

【図１０】従来のメモリセルへの情報の書込原理を説明
する為のメモリＬＳＩの構成を概念図である。

【図１１】従来のメモリセルからの情報の読み出し原理
を説明する為のメモリＬＳＩの構成を概念図である。

【図１２】従来のメモリセルに記憶された情報の消去原
理を説明する為のメモリＬＳＩの構成を概念図である。

【図１３】メモリセル１を用いた１トランジスタ／１セ
ル構造のメモリＬＳＩの問題点を示す図である。

【符号の説明】

15・・・ｐ形シリコンウエル ９・・・ｎ形ドレイン 11・・・ｎ形ソース 13・・・チャンネル領域 ７・・・シリコン酸化膜 ５・・・SiN膜 ３・・・ポリシリコン膜 17・・・ｐ形高濃度領域

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成３年１２月１９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】ｎ形シリコン基板14にイオン打込みによ
り、第一導電型の半導体領域であるＰウエル層15を形成
する（図２Ａ）。次に、その上面に熱酸化により絶縁膜
であるシリコン酸化膜７ａを形成し、さらにその上面に
減圧ＣＶＤ法により絶縁膜である減圧SiN膜５ａを堆積
させる（図２Ｂ）。次に、レジストを用いてエッチング
することによって、一対の拡散領域間であるチャンネル
となる領域13の上方にだけ減圧SiN膜５ａを残す（図２
Ｃ）。次に、再度熱酸化を行い、さらにイオン注入およ
び熱拡散により拡散領域であるｎ^-形層９ａ、11ａを形
成する（図２Ｄ）。次に、ウエットエッチング溶液に浸
しエッチングすることによって、減圧SiN膜５ａおよび
その底面部のシリコン酸化膜７ａを除去する（図２
Ｅ）。次に、レジストをマスクにして、チャンネルとな
る領域13に第一導電型不純物であるｐ形不純物を打込む
（図３Ｆ）。次に、第一絶縁膜であるウルトラ・シン・
オキサイド（ＵＴＯ）７を熱酸化により形成し、その上
面には減圧ＣＶＤ法により絶縁膜である減圧SiN膜５を
堆積させ、さらにＣＶＤ法により制御電極であるポリシ
リコン膜３を成長形成させる（図３Ｇ）。次に、レジス
トをマスクにしてエッチングすることよってポリシリコ
ン膜３および減圧SiN膜５をカットする（図３Ｈ）。次
に、イオン注入および熱拡散によって、拡散領域である
ｎ⁺層９ｂ、11ｂを形成する（図１）。なお、ドレイン
層９ａ，９ｂによって第二導電型の拡散領域の片方であ
るｎ形ドレイン９が形成される。またソース層11ａ，11
ｂによって第二導電型の対を成す拡散領域であるｎ形ソ
ース11が形成される。ドレイン９およびソース11によっ
てチャンネル領域13が形成される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】メモリセル２に情報”０”を書込む場合、
20Ｖ程度の電圧をメモリセル２の制御電極３に印加す
る。この時、制御電極３とチャンネル領域13間に発生す
る電界によって、チャンネル領域13内の電子は高いエネ
ルギーを持つようになり、いくつかの電子はシリコン酸
化膜７をトンネリングしてSiN膜５の中にはいり、トラ
ップされる。この様な変化によって、閾電圧が4,5Ｖ程
度まで上昇する（図４のＱ２参照）。すなわち、メモリ
セル２は、閾電圧4.5Ｖのエンハンスメント形トランジ
スタとして働くようになる。この状態が、メモリセル２
に情報”０”が書込まれた状態である。なお、ゲート電
圧が遮断されても閾電圧はそのままの状態である（図４
のＲ２参照）。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】次に、情報”０”を消去する為にはトラッ
プされた電子をチャンネル領域13に戻してやる必要があ
る。従って、チャンネル領域13に25Ｖ程度の電圧を印加
し、情報の書込時とは反対方向の電界を発生させて、チ
ャンネル領域13に電子を戻してやる。この様な変化によ
って、約4.5Ｖの閾電圧が約0.5Ｖに変化する（図４のＳ
２参照）。すなわち、メモリセル２は、閾電圧0.5Ｖの
エンハンスメント形トランジスタとして働くようにな
る。情報”０”が消去されたこの状態は、メモリセル２
が情報”１”を記憶した状態を意味する。なお、ゲート
電圧が遮断されても閾電圧はそのままの状態である（図
４のＴ２参照）。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正内容】

【００３８】まず、情報の書込み動作原理を説明する。
例えば、メモリセル２m,nに情報を書込む場合について
考える。デコーダ８によってｎ番目のワードラインＷＬ
ｎだけにプログラミング電圧Vppが印加される。この
時、ｍ番目のソースラインＳＬｍとドレインラインＤＬ
ｍ以外のラインには、デコーダ（図示せず）によってプ
ログラミング禁止電圧Viが印加されている。従って、プ
ログラミング電圧Vppが印加されたワードラインＷＬｎ
とゲートで接続するメモリセル２のうち、ドレイン、ソ
ース、ｐ形シリコンウエルの電位がすべて０となってい
るのは、ソースとドレインにプログラミング禁止電圧Vi
が印加されていないメモリセル２m,nだけである。つま
り、メモリセル２m,nだけにプログラミング電圧Vppによ
る電界効果が作用し、チャンネル領域内の電子がSiN膜
５のトラップにトラップされる。つまり、メモリセル２
m,nだけに情報”０”が書込まれる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】電圧Ｖｓが印加されているのはワードライ
ンＷＬｎだけであり、かつコラムデコーダ６では、ドレ
インラインＤＬｍからの電流だけが出力されることにな
っている。この出力は、センスアンプ10によって、増幅
され、読み出される。すなわち、メモリセル２m,nから
の情報だけが読み出されたことになる。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】課題を解決するための手段

【補正方法】変更

【補正内容】

【課題が解決するための手段】本発明に係る不揮発性記
憶装置は、第一導電型の半導体領域と、前記半導体領域
内に形成された第二導電型の少なくとも一対の拡散領域
と、前記半導体領域上に形成された複数の絶縁膜と、前
記絶縁膜上に形成された制御電極とを備えた半導体記憶
装置において、少なくとも一対の拡散領域間の表面を第
一導電型高濃度領域に形成したことを特徴としている。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第一導電型の半導体領域と、 前記半導体領域内に形成された第二導電型の少なくとも
   一対の拡散領域と、 前記半導体基板上に形成された複数の絶縁膜と、 前記絶縁膜上に形成された制御電極と、 を備えた半導体記憶装置において、 少なくとも一対の拡散領域間の表面を第一導電型高濃度
   領域に形成したことを特徴とする不揮発性記憶装置。