CN100451792C

CN100451792C - 存储单元、像素结构以及存储单元的制造方法

Info

Publication number: CN100451792C
Application number: CNB2005101232331A
Authority: CN
Inventors: 陈宏泽; 陈麒麟; 陈昱丞
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2005-11-15
Filing date: 2005-11-15
Publication date: 2009-01-14
Anticipated expiration: 2025-11-15
Also published as: CN1967362A

Abstract

一种存储单元，此存储单元适于设置于基板上，且此存储单元包括岛状多晶硅层、第一介电层、俘获层、第二介电层以及控制栅极。其中，岛状多晶硅层设置于基板上，且岛状多晶硅包括源极掺杂区、漏极掺杂区以及位于源极掺杂区与漏极掺杂区之间的通道区，且该通道区的表面上具有多个规律排列的尖端。第一介电层设置于岛状多晶硅层上，俘获层设置于第一介电层上，而第二介电层设置于俘获层上，且控制栅极设置于第二介电层上。上述存储单元可整合在低温多晶硅液晶显示面板或有机发光二极管显示面板的制造中。

Description

存储单元、像素结构以及存储单元的制造方法

技术领域

本发明涉及一种存储单元(memory cell)及其制造方法，且特别涉及一种能够在玻璃基板上制造的金属-氧化物-氮化物-氧化物-多晶硅型态(Metal-Oxide-Nitride-Oxide-Poly Silicon，MONOS)的存储单元(memory cell)。

背景技术

由于液晶显示器与有机发光二极管显示器具有轻、薄、短、小的优点，因此在过去二十年中，逐渐成为携带用终端系统的显示工具，尤其是扭转向列型液晶显示器(TN-LCD)、超扭转向列型液晶显示器(STN-LCD)与薄膜晶体管液晶显示器(TFT-LCD)，已成为人们不可或缺的日常用品。在一般常见的薄膜晶体管液晶显示器中，其像素主要是由一个薄膜晶体管、储存电容以及像素电极所构成。写入于各像素中的图像数据会储存于储存电容中，且每个帧周期(frame)都会被更新一次，因此这种架构的薄膜晶体管液晶显示器的功率消耗很高。

目前许多便携式电子产品中，其液晶显示器在大部分的时间是用来显示静态图像(static image)，因此像素中所储存的图像数据没有必要一直更新。在此情况下，若将存储器(memory)，如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)埋设于各个像素中，将可大幅地降低液晶显示器的功率消耗。

图1为公知像素结构的电路图。请参照图1，公知的用以显示静态画面的像素结构100包括薄膜晶体管110、液晶电容120、存储器控制电路130以及静态随机存取存储器140。其中，薄膜晶体管110的栅极G与扫描线SL电连接，而薄膜晶体管110的源极S与数据线DL电连接，且薄膜晶体管110的漏极D与液晶电容120电连接。此外，薄膜晶体管110的漏极D可通过存储器控制电路130与静态随机存取存储器140电连接，以使得从数据线DL输入至液晶电容120的图像信号能够通过存储器控制电路130而储存于静态随机存取存储器140中。

在显示静态图像的情况下，由于静态随机存取存储器140可维持液晶电容120的电压差，而不需持续作数据更新的工作，因此功率消耗可大幅降低。然而，一般的静态随机存取存储器140是由四个薄膜晶体管T1所构成，而存储器控制电路130是由两个薄膜晶体管T2所构成，这些薄膜晶体管T1、T2将使得像素结构100中的电路布局变得十分拥挤，且这些薄膜晶体管T1、T2对于像素结构100的开口率(aperture ratio)会有严重的影响，因此像素结构100通常只能应用在反射式液晶显示面板(reflective LCD panel)中，而无法应用在穿透式液晶显示面板(transmissive LCD panel)。

发明内容

有鉴于此，本发明的目的是提供一种能够整合于低温多晶硅薄膜晶体管(LTPS-TFT)中的存储单元。

本发明的另一目的是提供一种功率消耗很低的像素结构。

本发明的再一目的是提供一种能够与低温多晶硅薄膜晶体管工艺(LTPS-TFT manufacturing process)整合的存储单元的制造方法。

为达上述或其他目的，本发明提出一种存储单元，此存储单元适于设置于基板上，且此存储单元包括岛状多晶硅层(poly-island)、第一介电层、俘获层、第二介电层以及控制栅极。其中，岛状多晶硅层设置于基板上，且岛状多晶硅层包括源极掺杂区、漏极掺杂区以及位于源极掺杂区与漏极掺杂区之间的通道区，且通道区的表面上具有多个尖端。第一介电层设置于岛状多晶硅层上，俘获层设置于第一介电层上，而第二介电层设置于俘获层上，且控制栅极设置于第二介电层上，上述这些尖端沿平行于该控制栅极的延伸方向而排列成至少一列。

为达上述或其他目的，本发明提出一种像素结构，此像素结构适于与扫描线以及数据线电连接，且此像素结构包括主动元件、像素电极、控制电路以及一个或多个上述存储单元(如单一存储单元或是存储单元阵列)。其中，像素电极通过主动元件与扫描线以及数据线电连接，而存储单元电连接于控制电路与像素电极之间。承上所述，主动元件例如为薄膜晶体管。另外，控制电路例如是由一个或是多个薄膜晶体管所构成。

在本发明一实施例中，第一介电层的材质可为二氧化硅，俘获层的材质可为氮化硅，而第二介电层的材质可为二氧化硅。

在本发明一实施例中，控制栅极可位于通道区的上方。而在本发明另一实施例中，控制栅极可位于通道区、源极掺杂区的部分区域以及漏极掺杂区的部分区域的上方。

在本发明一实施例中，岛状多晶硅层可进一步包括位于通道区与漏极掺杂区之间的电荷诱发掺杂区(charge induced doped region)，且此电荷诱发掺杂区位于控制栅极下方。此外，电荷诱发掺杂区的宽度例如小于或等于通道区的宽度，而源极掺杂区与漏极掺杂区为N型掺杂区，且电荷诱发掺杂区例如为P型掺杂区。

在本发明一实施例中，存储单元可进一步包括设置于基板与岛状多晶硅层之间的缓冲层。

在本发明一实施例中，存储单元可进一步包括源极接触金属以及漏极接触金属，其中源极接触金属与源极掺杂区电连接，且漏极接触金属与漏极掺杂区电连接。

在本发明一实施例中，上述尖端可平行于控制栅极的延伸方向而排列成一列。

在本发明一实施例中，上述尖端包括多个平行于控制栅极的延伸方向而排列成一列的第一尖端以及多个平行于控制栅极的延伸方向而排列成一列的第二尖端，其中第一尖端较邻近于源极掺杂区，而第二尖端较邻近于漏极掺杂区。

为达上述或其他目的，本发明提出一种存储单元的制造方法，其包括下列步骤。首先，在基板上形成岛状多晶硅层，其中岛状多晶硅层包括源极掺杂区、漏极掺杂区以及位于源极掺杂区与漏极掺杂区之间的通道区，且通道区的表面上具有多个尖端。接着，在岛状多晶硅层上依次形成第一介电层、俘获层以及第二介电层。之后，在第二介电层上形成控制栅极，上述这些尖端沿平行于该控制栅极的延伸方向而排列成至少一列。

在本发明一实施例中，岛状多晶硅层的形成方法包括下列步骤。首先，在基板上形成非晶硅层，接着通过连续侧向结晶低温多晶硅技术(sequential laterally solidified low temperature poly-silicontechnology，SLS LTPS technology)使非晶硅层再结晶(re-crystallize)成具有多个尖端的多晶硅层，上述这些尖端沿平行于控制栅极的延伸方向而排列成至少一列。之后，图案化多晶硅层，并对多晶硅层进行掺杂，以形成源极掺杂区、漏极掺杂区以及通道区。承上所述，源极掺杂区与漏极掺杂区的形成方法例如是对多晶硅层进行N型掺杂。

在本发明一实施例中，我们可进一步在该通道区与漏极掺杂区之间形成电荷诱发掺杂区，其中电荷诱发掺杂区位于控制栅极下方。

在本发明一实施例中，电荷诱发掺杂区的形成方法例如是对多晶硅层进行P型掺杂。

在本发明一实施例中，我们可进一步在基板与岛状多晶硅层之间形成缓冲层。

在本发明一实施例中，我们亦可进一步形成源极接触金属以及漏极接触金属，其中源极接触金属与源极掺杂区电连接，且漏极接触金属与漏极掺杂区电连接。

为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为公知像素结构的电路图。

图2为本发明之像素结构的电路图。

图3A与图3B为本发明第一实施例中存储单元的示意图。

图4A至图4E为图3A中的存储单元的制造流程示意图。

图5A与图5B为本发明第二实施例中存储单元的示意图。

图6A至图6E为图5A中的存储单元的制造流程示意图。

图7A、图7B与图7C为本发明第三实施例中存储单元的示意图。

图8A至图8E为图7A中的存储单元的制造流程示意图。

图9A与图9B为本发明第四实施例中存储单元的示意图。

图10A与图10B为本发明第五实施例中存储单元的示意图。

图11A、图11B与图11C为本发明第六实施例中存储单元的示意图。

图12A与图12B为本发明之存储单元的FN编程特性与FN抹除特性。

图13A与图13B为本发明之存储单元的CHE编程特性与BBHH抹除特性。

主要元件标记说明

100：像素结构

110、T、T1、T2：薄膜晶体管

120：液晶电容

130：存储器控制电路

140：静态随机存取存储器

200：像素结构

210：主动元件

220：像素电极

230：控制电路

232、234：控制线

240：存储单元

300、300’、300”、400、400’、400”：存储单元

310：岛状多晶硅层

312：源极掺杂区域

314：漏极掺杂区域

316：通道区

316a：尖端

316a’：第一尖端

316a”：第二尖端

320：第一介电层

330：俘获层

340：第二介电层

350：控制栅极

360：缓冲层

370：保护层

380：源极接触金属

390：漏极接触金属

COM：共用电极

C_LC：液晶电容

V_COM：电压

V_DATA：图像数据

A：基板

C1、C2：接触窗

SL：扫描线

DL：数据线

G：栅极

S：源极

D：漏极

具体实施方式

图2为本发明之像素结构的电路图。请参照图2，本发明之像素结构200适于与扫描线SL以及数据线DL电连接，且像素结构200包括主动元件210、像素电极220、控制电路230以及存储单元240。其中，像素电极220通过主动元件210与扫描线SL以及数据线DL电连接，而存储单元240电连接于控制电路230与像素电极220之间。在本发明中，主动元件210例如为薄膜晶体管，控制电路230例如是由一个或是多个薄膜晶体管T所构成，而存储单元240例如是单一存储单元或是任何型态的存储单元阵列(memory cell array)。

由图2可知，与主动元件210电连接的像素电极220通常会设置于对向基板(如彩色滤光片)的下方，且液晶层会填充于像素电极220与共用电极COM之间，以使得像素电极220、连接至电压V_COM的共用电极COM以及二者之间的液晶层构成液晶电容C_LC。

同样请参照图2，除了薄膜晶体管T之外，控制电路230还包括控制线232与控制线234，其中控制线232与薄膜晶体管T的栅极电连接，控制线234与薄膜晶体管T的源极电连接，而薄膜晶体管T的漏极则会与存储单元240电连接。

由图2可知，当一高电压V_GH施加于扫描线SL上时，主动元件210会呈现开启的状态，此时，图像数据V_DATA会通过数据线DL与主动元件210写至像素电极220上。在图像数据V_DATA写至像素电极220的同时，通过控制线323、控制线324以及薄膜晶体管T的控制，存储单元240会处于可被写入的状态，因此图像数据V_DATA亦会通过数据线而储存于存储单元240中。另一方面，当像素结构200用以显示静态图像时，其像素电极220的电压电平可通过存储单元240内所储存的图像数据V_DATA来维持。换言之，通过控制线323、控制线324以及薄膜晶体管T的控制，像素电极220的电压电平会与图像数据V_DATA相同，以避免图像品质劣化。如此一来，本发明便不需在每个帧周期(frame by frame)都通过扫描线SL与数据线DL做数据更新。

本发明将举出多种存储单元，并以实施例进行说明如下，由于本发明的存储单元是将氧化物-氮化物-氧化物结构(Oxide-Nitride-Oxide)整合于低温多晶硅薄膜晶体管内，因此本发明所举出的多种存储单元皆可与现有的低温多晶硅薄膜晶体管的工艺整合。换言之，若施加于控制栅极的电压不足以进行“编程”或“抹除”时，下述存储单元结构仍可用来当作薄膜晶体管使用。

第一实施例

图3A与图3B为本发明第一实施例中存储单元的示意图。请参照图3A，本实施例的存储单元300适于设置于基板A上，而基板A例如为玻璃基板或是其他透明基板。本实施例的存储单元300包括岛状多晶硅层310、第一介电层320、俘获层330、第二介电层340以及控制栅极350。其中，岛状多晶硅层310设置于基板A上，且岛状多晶硅层310包括源极掺杂区312、漏极掺杂区314以及位于源极掺杂区312与漏极掺杂区314之间的通道区316，且通道区316的表面上具有多个规律排列的尖端316a。第一介电层320设置于岛状多晶硅层310上，俘获层330设置于第一介电层320上，而第二介电层340设置于俘获层330上，且控制栅极350设置于第二介电层340上。以下将分别针对存储单元300中的各个构件进行详细的说明。

在本实施例中，岛状多晶硅层310中的源极掺杂区312以及漏极掺杂区314为掺杂浓度较高的N型掺杂区(N+)，而岛状多晶硅层310中的通道区316为掺杂浓度较低的N型掺杂区(N-)。以能够储存一位的存储单元300为例，尖端316a平行于控制栅极350的延伸方向而排列成一列(绘示于图3B)。由图3B可知，尖端316a整齐地排列于源极掺杂区312与漏极掺杂区314之间，且分别与源极掺杂区312与漏极掺杂区314维持大致相等的距离(L/2)。在本发明一较佳实施例中，尖端316a的高度例如是介于50纳米至80纳米之间。值得注意的是，上述高度范围并非用以限制本发明，任何所属技术领域的技术人员当可视元件设计需求而调整尖端316a的高度。

在本实施例中，第一介电层320可被视为电荷隧穿层(chargetunneling layer)，而第一介电层320的材质例如是二氧化硅或其他能够被电荷隧穿过的介电材质，且其厚度例如为150埃左右。俘获层330可被视为电荷储存层(charge storage layer)，而俘获层330的材质例如是氮化硅或是其他具有电荷浮获能力的薄膜，且其厚度例如为250埃左右。此外，第二介电层340可被视为电荷阻挡层(chargeblocking layer)，而第二介电层340的材质例如是二氧化硅或其他能够防止电荷注入的介电材料，且其厚度例如为300埃左右。

如图3A所示，为了避免基板A中的杂质(impurities)扩散至岛状多晶硅层310中，本实施例的存储单元300可进一步包括设置于基板A与岛状多晶硅层310之间的缓冲层360。为了有效地阻挡来自于基板A中的杂质，缓冲层360可以是氮化硅薄膜或是其他具有杂质阻障效果的薄膜。

请参照图3A，为了提高存储单元300的元件可靠性，本实施例的存储单元300可进一步包括保护层370，以覆盖住岛状多晶硅层310、第一介电层320、俘获层330、第二介电层340以及控制栅极350。承上所述，保护层370的材质例如是氧化硅、氮化硅，或上述这些材质的组合。

值得注意的是，为了能够顺利地施加电压于源极掺杂区312以及漏极掺杂区314，本实施例的存储单元300可进一步包括源极接触金属380以及漏极接触金属390，其中源极接触金属380与源极掺杂区312电连接，且漏极接触金属390与漏极掺杂区316电连接。具体而言，第一介电层320、俘获层330、第二介电层340以及保护层370中具有接触窗C1与接触窗C2。因此，源极接触金属380可通过接触窗C1与源极掺杂区312电连接，而漏极接触金属390可通过接触窗C2与漏极掺杂区316电连接。

由图3A与图3B可清楚得知，在本实施例的存储单元300中，控制栅极350位于通道区316的上方，且控制栅极350未与源极掺杂区312以及漏极掺杂区316重叠(overlap)。换言之，本实施例的控制栅极350的宽度W1等于通道区316的长度L。

值得注意的是，上述岛状多晶硅层310、第一介电层320、俘获层330、第二介电层340以及控制栅极350已构成了一个能够操作的存储单元(workable memory cell)，而缓冲层360、保护层370、源极接触金属380以及漏极接触金属390皆属于选择性的构件，所属技术领域的技术人员在参照本发明的内容后，当可作适当的增删与变动，但这些增删与更动仍应属于本发明所涵盖的范围。

当存储单元300在进行编程操作(program action)时，控制电极350会被施以一高电压(如40伏特)，而具有高电压的控制栅极350会牵引来自于通道区316中的电子(electron)，使电子隧穿过第一介电层320，进而被浮获于俘获层330中。另一方面，当存储单元300在进行抹除操作(erase action)时，控制电极350会被施以一低电压(如-20伏特)，而具有低电压的控制栅极350会通过斥力将电子从俘获层330中推出，或是牵引来自于通道区316中的空穴(hole)，使空穴隧穿过第一介电层320，进而与原先被浮获于俘获层330中的电子再结合(recombine)。值得注意的是，由于通道区316的表面上具有多个规律排列的尖端316a，所以存储单元300在进行编程操作以及抹除操作时所需的操作电压可以有效地被降低。此外，本发明的存储单元300的操作频率可以获得进一步的提高。

图4A至图4E为图3A中的存储单元的制造流程示意图。请参照图4A，提供基板A，并在基板A上形成非晶硅层310a。在本实施例中，非晶硅层310a例如是通过化学气相沉积(CVD)来形成。值得注意的是，本实施例在形成非晶硅层310a之前，可选择性地形成缓冲层(图中未示出)，以阻挡来自于基板A的杂质。

请参照图4B，在形成非晶硅层310a之后，接着利用连续侧向结晶低温多晶硅技术(SLS LTPS technology)使基板A上的非晶硅层310a熔融，并再结晶成具有多个规律排列的尖端316a的多晶硅层310b。

请参照图4C，在形成多晶硅层310b之后，接着图案化多晶硅层310b，并对图案化之后的多晶硅层310b进行掺杂，以形成具有源极掺杂区312、漏极掺杂区314以及通道区316的岛状多晶硅层310。

请参照图4D，在形成岛状多晶硅层310之后，接着于岛状多晶硅层310上依次形成第一介电层320、俘获层330以及第二介电层340。在本实施例中，第一介电层320、俘获层330以及第二介电层340例如是通过化学气相沉积来形成。

请参照图4E，在形成第二介电层340之后，接着于该第二介电层340上形成控制栅极350。之后，图案化第一介电层320、俘获层330以及第二介电层340，以使部分的源极掺杂区312与漏极掺杂区314暴露出来。最后，在暴露出的源极掺杂区312与漏极掺杂区314上分别形成源极接触金属380与漏极接触金属390。

值得注意的是，在图案化第一介电层320、俘获层330以及第二介电层340之前，本实施例可先形成保护层(图中未示出)，以覆盖住控制栅极350。

第二实施例

图5A与图5B为本发明第二实施例中存储单元的示意图。请同时参照图5A与图5B，本实施例的存储单元300’与第一实施例类似，但二者的主要差异在于：本实施例的控制栅极350’是位于源极掺杂区312的部分区域、漏极掺杂区314的部分区域以及通道区316的上方。换言之，本实施例的控制栅极350’的宽度W2会大于通道区316的长度L。

在本实施例的存储单元300’，由于控制栅极350’会部分重叠于源极掺杂区312以及漏极掺杂区314上，且源极掺杂区312以及漏极掺杂区314中的掺质(dopant)浓度比通道区316为高，因此与第一实施例相比较，本实施例的存储单元300’具有较佳的编程与抹除能力。

图6A至图6E为图5A中的存储单元的制造流程示意图。请参照图6A至图6E，本实施例的存储单元300’的制造流程与第一实施例相似，但二者主要的差异在于：本实施例所制造出的控制栅极350’(在图6E中示出)，其宽度W2会大于通道区316的长度L。

第三实施例

图7A、图7B与图7C为本发明第三实施例中存储单元的示意图。请同时参照图7A、图7B与图7C，本实施例的存储单元300”与第一实施例类似，但二者的主要差异在于：本实施例的岛状多晶硅层310还包括位于通道区316与漏极掺杂区314之间的电荷诱发掺杂区318，且此电荷诱发掺杂区318位于控制栅极350’下方。

由图7B与图7C可知，电荷诱发掺杂区318的宽度W3小于通道区316的宽度W4(在图7B中示出)，或是等于通道区316的宽度W4(在图7C中示出)，且电荷诱发掺杂区318例如为P型掺杂区。值得注意的是，由于电荷诱发掺杂区318为P型掺杂区而漏极掺杂区314为N型掺杂区，因此电荷诱发掺杂区318与漏极掺杂区314之间的P-N接合(P-N junction)可使本实施例的存储单元300”具有较佳的编程与抹除能力。

图8A至图8E为图7A中的存储单元的制造流程示意图。请参照图8A至图8E，本实施例的存储单元300”的制造流程与第二实施例相似，但二者主要的差异在于：本实施例会进一步在通道区316与漏极掺杂区314之间制造出电荷诱发掺杂区318(在图8E中示出)。

第四实施例

图9A与图9B为本发明第四实施例中存储单元的示意图。请参照图9A与图9B，本实施例的存储单元400与第一实施例类似，但二者的主要差异在于：在本实施例的存储单元400中，通道区316的表面上具有多个平行于控制栅极350的延伸方向而排列成一列的第一尖端316a’以及多个平行于控制栅极350的延伸方向而排列成一列的第二尖端316”，其中第一尖端316’较邻近于源极掺杂区312，而第二尖端316”较邻近于漏极掺杂区314。由上述可知，本实施例的存储单元400是一种能够储存二位数据的存储单元，其可分别通过第一尖端316a’以及第二尖端316”进行第一位以及第二位的编程与抹除操作。

第五实施例

图10A与图10B为本发明第五实施例中存储单元的示意图。请参照图10A与图10B，本实施例的存储单元400’与第二实施例类似，但二者的主要差异在于：在本实施例的存储单元400’中，通道区316的表面上具有多个平行于控制栅极350的延伸方向而排列成一列的第一尖端316a’以及多个平行于控制栅极350的延伸方向而排列成一列的第二尖端316”，其中第一尖端316’较邻近于源极掺杂区312，而第二尖端316”较邻近于漏极掺杂区314，以分别进行存储单元400’中的第一位以及第二位的编程与抹除操作。

第六实施例

图11A、图11B与图11C为本发明第六实施例中存储单元的示意图。请参照图11A、图11B与图11C，本实施例的存储单元400”与第三实施例类似，但二者的主要差异在于：在本实施例的存储单元400’中，通道区316的表面上具有多个平行于控制栅极350的延伸方向而排列成一列的第一尖端316a’以及多个平行于控制栅极350的延伸方向而排列成一列的第二尖端316”，其中第一尖端316’较邻近于源极掺杂区312，而第二尖端316”较邻近于漏极掺杂区314，以分别进行存储单元400”中的第一位以及第二位的编程动作与抹除操作。

实验例

本发明中是采用连续侧向结晶低温多晶硅技术在玻璃基板上进行多晶硅层的制造，在多晶硅层制造完成之后，尖端会形成在晶粒边界(grain boundary)处。由于连续侧向结晶低温多晶硅技术可有效地控制尖端的形成位置，因此多晶硅层上的尖端可以轻易地与存储单元中的其他构件对准，而不致于发生误对准(mis-alignment)的问题。

在本发明中，多晶硅层的晶粒尺寸(grain size)约为3.5微米，而形成在晶粒边界处的尖端的高度约为80纳米；第一介电层为厚度150纳米的氧化硅层，俘获层为厚度250纳米的氮化硅层，而第二介电层为厚度300纳米的氧化硅层；源极/漏极掺杂区为砷掺杂区；控制栅极为厚度300纳米的钼化钨层(溅镀所形成)。此外，通道区的长度为3微米，而通道区的宽度为3.5微米，且源极/漏极掺杂区与控制栅极重叠约1微米。

图12A与图12B为本发明的存储单元的FN编程特性与FN抹除特性。请参考图12A，在公知的存储单元(不具有硅尖端)中，当我们施加30伏特的电压于控制栅极上以进行fowler-Nordheim(FN)编程操作时，不具有硅尖端的存储单元几乎没有阈值电压偏移(threatholdvoltage shift)的问题，但是其编程速度很慢。由图12A可知，即使我们施加40伏特的电压于控制栅极上以进行FN编程操作，不具有硅尖端的存储单元的编程速度仍然很慢。反之，具有硅尖端的存储单元的阈值电压偏移(threathold voltage shift)约为2V，且其编程速度有改善。

接着请参照图12B，在本发明的存储单元(具有硅尖端)中，当我们施加-30伏特或-40伏特的电压于控制栅极上以进行FN抹除操作时，本发明的存储单元可在约100ms的时间内完成FN抹除操作。由此可知，硅尖端可以有效地增进存储单元的FN编程/抹除特性。

为了进一步降低存储单元的操作电压，本发明的存储单元可采用通道热电子(channel hot electron，CHE)进行编程的操作，并采用能带对能带热空穴(band-to-band hot hole，BBHH)进行抹除的操作。

图13A与图13B为本发明的存储单元的CHE编程特性与BBHH抹除特性。请参考图13A，当施加于控制栅极上的电压为18伏特，而施加于漏极上的电压为12伏特时(编程时间为10ms)，存储单元的编程阈值电压裕度(programming threathold voltage window)为2.22伏特。由此可知，本发明的存储单元内的硅尖端可有效地提高热电子的注入率，且硅尖端可有效地加速存储单元的编程速度。

接着请参照图13B，当施加于控制栅极上的电压为8伏特，而施加于漏极上的电压为20伏特时(编程时间为10ms)，通过BBHH方式操作的存储单元的抹除阈值电压裕度(erased threathold voltagewindow)为2.44伏特。另一方面，当施加于控制栅极上的电压为30伏特时，通过FN方式操作的存储单元的抹除阈值电压裕度为0.56伏特。由此可知，与通过FN方式操作的存储单元相比较，通过BBHH方式操作的存储单元会具有较快的抹除速度、较大的抹除阈值电压裕度以及较低的操作电压。

综上所述，在本发明至少具有下列优点：

1.本发明可整合于低温多晶硅液晶显示面板的工艺中，以制造出具有嵌入式存储单元(embedded memory cell)的像素结构。

2.本发明的存储单元可有应用于穿透式、反射式与半穿透半反射式的低温多晶硅液晶显示面板中，不会有开口率低落的问题。

3.本发明可大幅减少像素结构中所需的薄膜晶体管数量，以进一步改善面板的开口率。

4.本发明的像素结构适于显示静态图像，且在显示静态图像期间，其功率消耗很低。

5.本发明的存储单元中，由于通道区表面上具有尖端，因此存储单元可具有较低的操作电压以及较高操作频率。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。

Claims

1.一种存储单元，适于设置于基板上，其特征是该存储单元包括：

岛状多晶硅层，设置于该基板上，其中该岛状多晶硅层包括源极掺杂区、漏极掺杂区以及位于该源极掺杂区与该漏极掺杂区之间的通道区，且该通道区的表面上具有多个尖端；

第一介电层，设置于该岛状多晶硅层上；

俘获层，设置于该第一介电层上；

第二介电层，设置于该俘获层上；以及

控制栅极，设置于该第二介电层上，上述这些尖端沿平行于该控制栅极的延伸方向而排列成至少一列。

2.根据权利要求1所述的存储单元，其特征是该第一介电层的材质为二氧化硅，该俘获层的材质为氮化硅，而该第二介电层的材质为二氧化硅。

3.根据权利要求1所述的存储单元，其特征是该控制栅极位于该通道区的上方。

4.根据权利要求1所述的存储单元，其特征是该控制栅极位于该通道区、该源极掺杂区的部分区域以及该漏极掺杂区的部分区域的上方。

5.根据权利要求1所述的存储单元，其特征是该岛状多晶硅层还包括位于该通道区与该漏极掺杂区之间的电荷诱发掺杂区，且该电荷诱发掺杂区位于该控制栅极下方。

6.根据权利要求5所述的存储单元，其特征是该电荷诱发掺杂区的宽度小于或等于该通道区的宽度。

7.根据权利要求5所述的存储单元，其特征是该源极掺杂区与该漏极掺杂区为N型掺杂区，而该电荷诱发掺杂区为P型掺杂区。

8.根据权利要求1所述的存储单元，其特征是还包括缓冲层，设置于该基板与该岛状多晶硅层之间。

9.根据权利要求1所述的存储单元，其特征是还包括：

源极接触金属，与该源极掺杂区电连接；以及

漏极接触金属，与该漏极掺杂区电连接。

10.根据权利要求1所述的存储单元，其特征是上述这些尖端平行于该控制栅极的延伸方向而排列成一列。

11.根据权利要求1所述的存储单元，其特征是上述这些尖端包括：

多个第一尖端，平行于该控制栅极的延伸方向而排列成一列；以及

多个第二尖端，平行于该控制栅极的延伸方向而排列成一列，其中上述这些第一尖端较邻近于该源极掺杂区，而上述这些第二尖端较邻近于该漏极掺杂区。

12.一种像素结构，适于与扫描线以及数据线电连接，其特征是该像素结构包括：

主动元件；

像素电极，通过该主动元件于该扫描线以及该数据线电连接；

控制电路；

存储单元，电连接于该控制电路与该像素电极之间，其中该存储单元包括：

岛状多晶硅层，设置于该基板上，其中该岛状多晶硅包括

源极掺杂区、漏极掺杂区以及位于该源极掺杂区与该漏极掺杂

区之间的通道区，且该通道区的表面上具有多个尖端；

第一介电层，设置于该岛状多晶硅层上；

俘获层，设置于该第一介电层上；

第二介电层，设置于该俘获层上；以及

控制栅极，设置于该第二介电层上，上述这些尖端沿平行

于该控制栅极的延伸方向而排列成至少一列。

13.根据权利要求12所述的像素结构，其特征是该主动元件包括薄膜晶体管。

14.根据权利要求12所述的像素结构，其特征是该控制电路包括薄膜晶体管。

15.根据权利要求12所述的像素结构，其特征是该第一介电层的材质为二氧化硅，该俘获层的材质为氮化硅，而该第二介电层的材质为二氧化硅。

16.根据权利要求12所述的像素结构，其特征是该控制栅极位于该通道区的上方。

17.根据权利要求12所述的像素结构，其特征是该控制栅极位于该通道区、该源极掺杂区的部分区域以及该漏极掺杂区的部分区域的上方。

18.根据权利要求12所述的像素结构，其特征是该岛状多晶硅层还包括位于该通道区与该漏极掺杂区之间的电荷诱发掺杂区，且该电荷诱发掺杂区位于该控制栅极下方。

19.根据权利要求18所述的像素结构，其特征是该电荷诱发掺杂区的宽度小于或等于该通道区的宽度。

20.根据权利要求18所述的像素结构，其特征是该源极掺杂区与该漏极掺杂区为N型掺杂区，该电荷诱发掺杂区为P型掺杂区。

21.根据权利要求12所述的像素结构，其特征是还包括缓冲层，设置于该基板与该岛状多晶硅层之间。

22.根据权利要求12所述的像素结构，其特征是还包括：

源极接触金属，与该源极掺杂区电连接；以及

漏极接触金属，与该漏极掺杂区电连接。

23.根据权利要求12所述的像素结构，其特征是上述这些尖端平行于该控制栅极的延伸方向而排列成一列。

24.根据权利要求12所述的像素结构，其特征是上述这些尖端包括：

25.一种存储单元的制造方法，其特征是包括：

在基板上形成岛状多晶硅层，其中该岛状多晶硅层包括源极掺杂区、漏极掺杂区以及位于该源极掺杂区与该漏极掺杂区之间的通道区，且该通道区的表面上具有多个尖端；

在该岛状多晶硅层上依次形成第一介电层、俘获层以及第二介电层；以及

在该第二介电层上形成控制栅极，上述这些尖端沿平行于该控制栅极的延伸方向而排列成至少一列。

26.根据权利要求25所述的存储单元的制造方法，其特征是该岛状多晶硅层的形成方法包括：

在该基板上形成非晶硅层；

通过连续侧向结晶低温多晶硅技术使该非晶硅层再结晶成具有上述这些规律排列的尖端的多晶硅层；

图案化该多晶硅层；以及

对该多晶硅层进行掺杂，以形成该源极掺杂区、该漏极掺杂区以及该通道区。

27.根据权利要求25所述的存储单元的制造方法，其特征是该源极掺杂区与该漏极掺杂区的形成方法包括对该多晶硅层进行N型掺杂。

28.根据权利要求25所述的存储单元的制造方法，其特征是还包括在该通道区与该漏极掺杂区之间形成电荷诱发掺杂区，其中该电荷诱发掺杂区位于该控制栅极下方。

29.根据权利要求28所述的存储单元的制造方法，其特征是该电荷诱发掺杂区的形成方法包括对该多晶硅层进行P型掺杂。

30.根据权利要求25所述的存储单元的制造方法，其特征是还包括在该基板与该岛状多晶硅层之间形成缓冲层。

31.根据权利要求25所述的存储单元的制造方法，其特征是还包括：

形成源极接触金属以及漏极接触金属，其中该源极接触金属与该源极掺杂区电连接，且该漏极接触金属与该漏极掺杂区电连接。