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KR101131793B1 - 폴리 실리콘형 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판 및 이의 제조 방법 - Google Patents

폴리 실리콘형 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판 및 이의 제조 방법 Download PDF

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KR101131793B1
KR101131793B1 KR1020050045936A KR20050045936A KR101131793B1 KR 101131793 B1 KR101131793 B1 KR 101131793B1 KR 1020050045936 A KR1020050045936 A KR 1020050045936A KR 20050045936 A KR20050045936 A KR 20050045936A KR 101131793 B1 KR101131793 B1 KR 101131793B1
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gate electrode
gate
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drain
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유춘기
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삼성전자주식회사
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  • Thin Film Transistor (AREA)

Abstract

본 발명은 온 전류 및 오프 전류값을 낮출 수 있는 폴리 실리콘형 박막 트랜지스터와 이를 갖는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 폴리형 TFT 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 화소 영역에 형성된 화소 전극과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 폴리형 액티브층을 포함하는 박막 트랜지스터를 구비하며, 상기 액티브층은 상기 게이트 전극과 중첩되는 채널 영역과; 상기 소스 및 드레인 전극과 접속되는 소스 영역 및 드레인 영역과; 상기 소스 영역 및 드레인 영역 각각과 상기 채널 영역 사이에 불순물 주입 농도가 다르도록 형성된 적어도 두 개의 엘디디영역을 구비하는 것을 특징으로 한다.

Description

폴리 실리콘형 박막트랜지스터 및 이를 갖는 박막 트랜지스터 기판 및 이의 제조 방법{Thin Film Transistor Of Poly Sillicon Type, Thin Film Transistor Substrate Having The Same, And Method of Fabricating The Same}
도 1은 종래 폴리-실리콘을 이용한 액정 표시 패널을 개략적으로 도시한 도면이다.
도 2는 본 발명에 따른 액정 표시 패널에 포함되는 박막 트랜지스터 기판의 화상 표시부를 부분적으로 도시한 평면도이다.
도 3은 도 2에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 4a는 게이트 전압에 따른 종래 LDD형 박막트랜지스터의 온/오프 전류를 나타내는 도면이며, 도 4b는 게이트 전압에 따른 종래 GOLDD형 박막트랜지스터의 온/오프 전류를 나타내는 도면이며, 도 4c는 게이트 전압에 따른 본 발명에 따른 폴리실리콘형 박막트랜지스터의 온/오프 전류를 나타내는 도면이다.
도 5a 및 도 5b는 도 2 및 도 3에 도시된 액티브층의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b는 도 2 및 도 3에 도시된 제1 게이트 전극 및 액티브층의 제 1 엘디디 영역의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 7a 내지 도 7c는 도 6a 및 도 6b에 도시된 제1 게이트 전극 및 액티브층의 제1 엘디디 영역의 제조방법을 구체적으로 설명하기 위한 단면도이다.
도 8a 및 도 8b는 도 2 및 도 3에 도시된 제2 게이트 전극 및 액티브층의 제2 엘디디 영역과 소스 영역 및 드레인 영역의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 9a 내지 도 9c는 도 8a 및 도 8b에 도시된 제조방법의 제1 실시 예를 설명하기 위한 단면도이다.
도 10a 내지 도 10c는 도 8a 및 도 8b에 도시된 제조방법의 제2 실시 예를 설명하기 위한 단면도이다.
도 11a 및 도 11b는 도 2 및 도 3에 도시된 소스 콘택홀 및 드레인 콘택홀을 가지는 층간 절연막의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 12a 및 도 12b는 도 2 및 도 3에 도시된 소스 전극 및 드레인 전극의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 13a 및 도 13b는 도 2 및 도 3에 도시된 화소 콘택홀을 가지는 보호막의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 14a 및 도 14b는 도 2 및 도 3에 도시된 화소전극의 제조방법을 설명하기 위한 평면도 및 단면도이다.
< 도면의 주요부분에 대한 설명>
1,101 : 기판 2,102 : 게이트 라인
4, 104 : 데이터 라인 30,130 : 박막 트랜지스터
92 : 데이터 드라이버 94 : 게이트 드라이버
96 : 화상 표시부 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 게이트 절연패턴 114 : 액티브층
116 : 버퍼층 118 : 보호막
120,124 : 콘택홀 122 : 화소 전극
126 : 층간 절연막
본 발명은 폴리-실리콘을 이용한 액정 표시 패널의 박막 트랜지스터에 관한 것으로, 특히 온 전류 및 오프 전류값을 낮출 수 있는 폴리 실리콘형 박막 트랜지스터와 이를 갖는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 이용된다. 이러한 TFT의 액티브층으로는 아몰퍼스-실리콘(Amorphous-Si) 또는 폴리-실리콘(Poly-Si)이 이용된다. 여기서, 폴리-실리콘을 이용하는 경우 아몰퍼스-실리콘 보다 전하 이동도가 약 100배 정도 빠름에 따라 높은 응답 속도를 필요로 하는 구동 회로를 액정 패널에 내장할 수 있게 한다
도 1은 종래의 폴리-TFT를 이용한 액정 패널을 개략적으로 도시한 것이다.
도 1에 도시된 액정 패널은 액정셀 매트릭스를 포함하는 화상 표시부(96), 화상 표시부(96)의 데이터 라인(4)을 구동하기 위한 데이터 드라이버(92), 화상 표시부(96)의 게이트 라인(2)을 구동하기 위한 게이트 드라이버(94)를 구비한다.
화상 표시부(96)는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(2) 및 데이터 라인(4)과 접속된 TFT(30)를 구비한다. TFT(30)는 게이트 라인(2)의 스캔 신호에 응답하여 데이터 라인(4)으로부터의 비디오 신호를 액정셀(LC)에 충전한다. 액정셀(LC)은 충전된 비디오 신호에 의해 유전 이방성을 갖는 액정이 반응하여 광투과율을 제어함으로써 계조를 구현한다.
게이트 드라이버(94)는 게이트 라인(2)을 순차적으로 구동한다.
데이터 드라이버(92)는 게이트 라인(2)이 구동될 때마다 데이터 라인(4)에 비디오 신호를 공급한다.
이러한 액정 표시 패널은 액정셀(LC)의 TFT(30)와 함께 데이터 드라이버(92) 및 게이트 드라이버(94)가 형성된 TFT 기판과, 공통 전극 및 칼러 필터 등이 형성 된 칼라 필터 기판이 액정을 사이에 두고 접합되어 형성된다.
이러한 액정 표시 패널은 고해상도로 갈수록 TFT의 크기가 감소하게 된다. TFT의 크기가 감소함에 따라서 채널의 길이도 감소하게 되어 TFT의 특성 및 신뢰성이 저하되는 문제점이 있다. 예를 들어, 소스 영역에서 드레인 영역으로 전자가 가속될 때 게이트 절연막으로 유입되는 핫 캐리어 스트레스(Hot Carrier Stress)가 발생되어 전자이동도가 감소하는 문제점이 있다. 또한, 게이트 전극과 드레인 전극 사이의 전계에 의해 액티브층의 드레인 영역 부근으로 공핍(depletion)영역이 형성되면서 에너지 밴드(energy band)가 변하게 된다. 그리고, 게이트 전극과 드레인 전극 사이의 전계가 커질수록 에너지 밴드는 더 많이 휘면서 공핍영역이 증가하게 된다. 이에 따라, 게이트 전극 및 드레인 전극 사이에 고전계가 걸리게 되므로 전자의 밴드간 터널링(tunneling)에 의해 전류가 증가하는 게이트 유발 드레인 누설전류(Gate Induced Drain Leakage : GIDL)가 발생한다.
이러한 GIDL과 핫 캐리어 스트레스 등에 의해 종래 폴리 실리콘형 박막트랜지스터 기판은 소스/드레인 브레이크다운 전압(breakdown voltage) 및 문턱 전압(threshold voltage)이 감소하고, 스윙(swing)의 증가를 초래하는 전형적인 숏 채널 효과(short channel effect)가 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 온 전류 및 오프 전류값을 낮출 수 있는 폴리 실리콘형 박막 트랜지스터와 이를 갖는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리형 TFT 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 화소 영역에 형성된 화소 전극과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 폴리형 액티브층을 포함하는 박막 트랜지스터를 구비하며, 상기 액티브층은 상기 게이트 전극과 중첩되는 채널 영역과; 상기 소스 및 드레인 전극과 접속되는 소스 영역 및 드레인 영역과; 상기 소스 영역 및 드레인 영역 각각과 상기 채널 영역 사이에 불순물 주입 농도가 다르도록 형성된 적어도 두 개의 엘디디영역을 구비하는 것을 특징으로 한다.
여기서, 상기 게이트 전극은 상기 채널 영역과 중첩되는 제1 게이트 전극과; 상기 제1 게이트 전극보다 넓은 폭으로 상기 제1 게이트 전극을 덮도록 형성되는 제2 게이트 전극을 포함하는 것을 특징으로 한다.
그리고, 상기 적어도 두 개의 엘디디 영역은 상기 제2 게이트 전극과 중첩되는 제1 엘디디 영역과; 상기 소스 영역 및 드레인 영역 각각과 상기 제1 엘디디 영역 사이에 형성되며 상기 제1 엘디디 영역보다 불순물 주입 농도가 높은 제2 엘디디 영역을 포함하는 것을 특징으로 한다.
한편, 상기 폴리 실리콘형 TFT 기판은 상기 게이트 전극과 상기 액티브층 사 이에 상기 소스 영역 및 드레인 영역을 제외한 상기 액티브층과 중첩되도록 형성되는 게이트 절연패턴을 추가로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 TFT는 채널 영역, 상기 채널 영역을 사이에 두고 마주보는 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 각각과 상기 채널 영역 사이에 불순물 주입 농도가 서로 다른 적어도 두 개의 엘디디 영역을 포함하는 폴리형 액티브층을 구비하는 것을 특징으로 한다.
여기서, 상기 박막트랜지스터는 상기 소스 영역 및 드레인 영역을 제외한 액티브층 상에 형성되는 게이트 절연패턴을 사이에 두고 상기 액티브층과 중첩되는 게이트 전극과; 상기 소스 영역과 접속되는 소스 전극과; 상기 드레인 영역과 접속되는 드레인 전극을 추가로 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 TFT의 제조방법은 기판 상에 폴리형 액티브층을 형성하는 제1 단계와; 상기 액티브층을 덮는 게이트 절연막을 형성하는 제2 단계와; 상기 게이트 절연막 상에 게이트 전극을 형성하는 제3 단계와; 상기 게이트 전극이 형성된 기판 상에 불순물을 주입하여 상기 게이트 전극과 중첩되는 채널 영역, 상기 채널 영역을 사이에 두고 마주보는 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 각각과 상기 채널 영역 사이에 불순물 주입 농도가 서로 다른 적어도 두 개의 엘디디 영역을 형성하는 제4 단계와; 상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 형성하는 제5 단계를 포함하는 것을 특징으로 한다.
여기서, 제4 단계는 상기 게이트 전극을 형성된 기판 상에 제1 불순물을 주입하여 채널 영역, 상기 채널 영역을 사이에 두고 마주보는 제1 엘디디 영역을 형성하는 단계와; 상기 제1 게이트 전극 상에 상기 제1 게이트 전극보다 폭이 넓은 제2 게이트 전극을 형성함과 아울러 상기 게이트 절연막을 패터닝하여 상기 제2 게이트 전극보다 폭이 넓고 상기 제1 엘디디 영역의 일부를 노출시키는 게이트 절연패턴을 형성하는 단계와; 상기 제2 게이트 전극을 마스크로 이용하여 제2 불순물을 주입함으로써 제1 엘디디 영역보다 불순물 주입 농도가 순차적으로 높은 제2 엘디디 영역과 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제2 게이트 전극과 상기 게이트 절연패턴을 형성하는 단계는 상기 제1 게이트 전극이 형성된 기판 상에 게이트 금속층을 형성하는 단계와; 상기 게이트 금속층 상에 포토레지스트 패턴을 형성하는 단계와; 상기 게이트 금속층을 상기 포토레지스트 패턴보다 폭이 좁게 과식각하여 상기 제2 게이트 전극을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 게이트 절연막을 식각하여 상기 제2 게이트 전극보다 폭은 넓은 상기 게이트 절연패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또 다른 방법으로 상기 제2 게이트 전극과 상기 게이트 절연패턴을 형성하는 단계는 상기 제1 게이트 전극이 형성된 기판 상에 게이트 금속층을 형성하는 단계와; 상기 게이트 금속층 상에 단차진 포토레지스트 패턴을 형성하는 단계와; 상기 단차진 포토레지스트 패턴을 이용하여 상기 게이트금속층과 상기 게이트 절연막을 식각하여 제2 게이트 전극과 게이트 절연패턴을 형성하는 단계와; 상기 단차진 포토레지스트 패턴을 에싱하여 상기 제2 게이트 전극의 일부를 노출시키는 단계와; 상기 에싱된 포토레지스트 패턴을 마스크로 이용하여 상기 노출된 제2 게이트 전극을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 14b를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 폴리형 TFT 기판을 부분적으로 도시한 평면도이고, 도 3은 도 2에 도시된 TFT 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 폴리형 TFT 기판은 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT(130)와, TFT(130)와 접속된 화소 전극(122)을 구비한다. TFT(130)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다.
TFT(130)는 화소 전극(122)에 비디오 신호를 충전한다. 이를 위하여, TFT(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)에 포함된 소스 전극(108), 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 화소 전극(122)과 접속된 드레인 전극(110), 게이트 전극(106)에 의해 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 액티브층(114)를 구비한다.
액티브층(114)은 버퍼막(116)을 사이에 두고 하부 기판(101) 위에 채널영역 (114C), 제1 및 제2 엘디디(Lightly Doped Drain ; LDD) 영역(114L1,114L2), 소스 영역(114S) 및 드레인 영역(114D)을 가지도록 형성된다. 채널 영역(114C)은 제1 게이트 전극(106a)과 게이트 절연패턴(112)을 사이에 두고 중첩되도록 형성된다. 소스 영역(114S) 및 드레인 영역(114D)은 채널 영역(114C)을 사이에 두고 마주보며 소스 및 드레인 전극(108,110) 각각과 접속된다. 제1 엘디디 영역(114L1)은 채널영역(114C)을 사이에 두고 마주보며 n형 불순물이 제1 농도로 주입된다. 이러한 제1 엘디디 영역(114L1)은 제2 게이트 전극(106b)과 중첩되도록 형성되어 게이트 전극(106)에 의해 액티브층(114)의 저항을 제어할 수 있다. 이에 따라, 게이트 절연패턴(112)에의 핫캐리어 주입에 의한 열화를 방지할 수 있으며 LDD 저항에 따른 전자 이동도 감소를 해결함으로써 온 전류값이 상대적으로 커진다.
제2 엘디디 영역(114L2)은 소스 및 드레인 영역(114S,114D)과 제1 엘디디 영역(114L1) 사이에 n형 불순물이 제1 농도 보다 높은 제2 농도로 주입된다. 이러한 제2 엘디디 영역(114L2)에 의해 채널영역(114C)과 소스/드레인 영역(114S,114D)의 경계면에서 걸리는 전기장의 세기가 줄어들어 TFT(130)의 오프 전류는 상대적으로 낮아진다.
게이트 라인(102)과 접속된 게이트 전극(106)은 제1 및 제2 게이트 전극(106a,106b)를 구비한다. 제1 게이트 전극(106a)은 액티브층(114)의 채널 영역(114C)과 게이트 절연패턴(112)을 사이에 두고 중첩되게 형성된다. 제2 게이트 전극(106b)은 액티브층(114)의 제1 엘디디 영역(114L1)과 게이트 절연패턴(112)을 사이에 두고 중첩됨과 아울러 제1 게이트 전극(106a)을 덮도록 형성된다.
소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 중첩되게 형성된다. 그리고, 데이터 라인(104)과 접속된 소스 전극(108)은 층간 절연막(126)을 관통하는 소스 콘택홀(124S)을 통해 n형 불순물이 제2 농도보다 높은 제3 농도로 주입된 액티브층(114)의 소스 영역(114S)과 접속된다. 드레인 전극(110)은 층간 절연막(126)을 관통하는 드레인 콘택홀(124D)을 통해 n형 불순물이 제2 농도보다 높은 제3 농도로 주입된 액티브층(114)의 드레인 영역(114D) 과 접속된다.
이와 같이, 본 발명에 따른 폴리형 TFT 기판은 제2 게이트 전극과 중첩되는 제1 엘디디 영역에 의해 핫캐리어 열화 및 LDD 저항에 따른 전자 이동도 감소를 해결함으로써 온 전류값이 상대적으로 커진다. 또한, 본 발명에 따른 폴리형 TFT 기판은 소스/드레인 영역과 제1 엘디디 영역 사이에 형성된 제2 엘디디 영역에 의해 채널영역과 소스/드레인 영역의 경계면에서 걸리는 전기장의 세기를 줄어들어 TFT의 오프 전류가 상대적으로 낮출 수 있다.
도 4a 내지 도 4c는 종래 LDD(Lightly Doped Drain) 및 GOLDD(Gate Overlapped LDD)구조를 가지는 TFT와 본 발명에 따른 TFT의 특성을 비교하기 위한 그래프이다. 여기서, 도 4a 내지 도 4c에 도시된 그래프의 가로축은 게이트 전압을, 세로축은 드레인 전류를 각각 나타낸다.
종래 엘디디형 TFT는 소스/드레인 영역과 채널 영역 사이에 저농도로 도핑된 LDD 영역을 형성한다. 이러한 종래 엘디디형 TFT가 N형 TFT인 경우에는 표 1 및 도 4a에 도시된 바와 같이 오프 전류를 수㎀로 상대적으로 낮출 수 있다. 그러나, LDD 영역의 저항에 의해 전자이동도가 감소하게 온전류가 800㎂로 상대적으로 작아지는 문제점이 있다.
그리고, 종래 GOLDD형 TFT는 엘디디 영역이 게이트 전극과 중첩되도록 형성한다. 이러한 종래 GOLDD형 TFT가 N형 TFT인 경우에는 표 1 및 도 4b에 도시된 바와 같이 온 전류를 1mA로 높힐 수 있다. 그러나, 종래 GOLDD형 TFT는 오프 전류가 수㎁로 상대적으로 높은 문제점이 있다.
반면에 본 발명에 따른 TFT가 N형 TFT인 경우에는 제2 게이트 전극과 중첩되는 제1 엘디디 영역에 의해 표 1 및 도 4c에 도시된 바와 같이 온 전류가 수mA로 상대적으로 높다. 또한, 본 발명에 따른 TFT는 소스/드레인 영역과 채널 영역 사이에 저농도로 도핑된 제2 엘디디 영역에 의해 오프 전류가 수 pA로 상대적으로 낮다.
LDD GOLDD 본 발명
오프 전류(Vg=-5V) 수㎀ 수㎁ 수㎀
온 전류(Vg=20V) 800㎂ 1㎃ 수㎃
이러한 폴리형 TFT 기판은 도 5a 내지 도 14b에 도시된 바와 같은 제조 공정으로 형성된다.
도 5a 및 도 5b를 참조하면, 하부 기판(101) 상에 버퍼막(116)이 형성되고, 그 위에 액티브층(114)이 형성된다.
버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(114)은 버퍼막(116) 상에 아몰퍼스-실리콘을 증착한 후 레이져로 결정화하여 폴리-실리콘이 되게 한 다음, 그 폴리-실리콘을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
도 6a 및 도 6b를 참조하면, 액티브층(114)이 형성된 버퍼막(116) 상에 게이트 절연막(172)이 형성되고, 그 위에 제1 게이트 전극(106a)이 형성된다. 이에 대한 상세한 설명을 도 7a 및 도 7b를 결부하여 상세히 설명하기로 한다.
게이트 절연막(172)은 도 7a에 도시된 바와 같이 액티브층(114, 150)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
제1 게이트 전극(106a)은 게이트 절연막(172) 상에 제1 게이트 금속층을 형성한 후, 그 제1 게이트 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 여기서, 제1 게이트 전극(106a)은 Al계, AlNd, Cr계, Cu계, Mo계, Ta계 등의 금속으로 이루어진 단층구조로 형성되거나 이들의 조합으로 이루어진 다층 구조로 형성된다. 예를 들어, 제1 게이트 전극(106a)은 AlNd/MoW으로 이루어진 이층 구조로 형성된다.
그리고, 제1 게이트 전극(106a)을 마스크로 이용하여 도 7b에 도시된 바와 같이 액티브층(114)에 n형 불순물을 주입하여 게이트 전극(106a)과 비중첩된 제1 LDD 영역(114L1)을 형성한다.
도 8a 및 도 8b를 참조하면, 제1 게이트 전극(106a) 위에 제2 게이트 전극(106b)이 형성된다. 그리고, 액티브층의 제2 엘디디 영역(114L2), 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. 이는 도 9 및 도 10에 도시된 제조방법 중 어느 하나의 제조방법에 의해 형성된다.
먼저, 도 9a 내지 도 9c에 도시된 제조방법을 예로 들어 설명하기로 한다. 제1 게이트 전극(106a)이 형성된 하부 기판(101) 상에 제2 게이트 금속층이 전면 증착된다. 이 제2 게이트 금속층 상에 포토리소그래피공정에 의해 도 9a에 도시된 바와 같이 포토레지스 패턴(170)이 형성된다. 그 포토레지스트 패턴(170)을 마스크로 이용하여 제2 게이트 금속층을 식각함으로써 제2 게이트 전극(106b)이 형성된다. 이 때, 제2 게이트 전극(106b)은 포토레지스트 패턴(170)의 폭보다 좁은 폭을 가지도록 과식각된다. 그런 다음, 포토레지스트 패턴(170)을 마스크로 이용하여 게이트 절연막(172)을 식각함으로써 도 9b에 도시된 바와 같이 제2 게이트 전극(106b)보다 폭이 넓은 게이트 절연패턴(112)이 형성된다. 이 게이트 절연패턴(112)은 제1 엘디디 영역(114L1)이 일부 노출되도록 형성된다. 이 게이트 절연패턴(112)과 제2 게이트 전극(106b)을 이용하여 도 9c에 도시된 바와 같이 제1 엘디디 영역(114L1)에 n형 불순물을 주입함으로써 소스 영역(114S), 드레인 영역(114D) 및 제2 엘디디 영역(114L2)이 형성된다. 이 때, 제2 엘디디 영역(114L2)은 게이트 절연패턴(112)에 의해 소스 영역(114S) 및 드레인 영역(114D)에 비해 불순물 주입 농도가 낮다. 그리고, 제2 엘디디 영역(114L2)은 제2 게이트 전극(106b)에 의해 제1 엘디디 영역(114L1)에 비해 불순물 주입 농도가 높다.
한편, 도 10a 내지 도 10c에 도시된 제조방법을 참조하여 설명하면 다음과 같다. 제1 게이트 전극(106a)이 형성된 하부 기판(101) 상에 제2 게이트 금속층이 전면 증착된다. 이 제2 게이트 금속층 상에 포토리소그래피공정에 의해 도 10a에 도시된 바와 같이 포토레지스 패턴(170)이 형성된다. 포토레지스트 패턴(170)은 제1 포토레지스트 패턴(170a)과, 제1 포토레지스트 패턴(170a)보다 높이가 높은 제2 포토레지스트 패턴(170b)을 포함한다. 그 포토레지스트 패턴(170)을 마스크로 이용하여 제2 게이트 금속층과 게이트 절연막(172)을 패터닝한다. 이에 따라, 제2 게이트 전극(106b)과, 그 제2 게이트 전극(106b)과 동일 패턴의 게이트 절연패턴(112)이 형성된다. 이 때, 게이트 절연패턴은 제1 엘디디 영역(114L1)이 일부 노출되도록 형성된다.
그런 다음, 포토레지스트 패턴(170)을 에싱함으로써 도 10b에 도시된 바와 같이 제2 포토레지스트 패턴(170b)은 제거되고, 제1 포토레지스트 패턴(170a)은 폭이 줄어들고 높이가 낮아짐으로써 제2 게이트 전극(106b)의 일부가 노출된다. 노출된 제2 게이트 전극(106b)은 에싱된 제2 포토레지스트 패턴(170b)을 이용한 식각공정에 의해 패터닝된다. 이에 따라, 제2 게이트 전극(106b)은 게이트 절연패턴(112)을 일부 노출시키도록 형성된다.
그런 다음, 제2 게이트 전극(106b) 및 게이트 절연패턴(112)을 이용하여 도 10c에 도시된 바와 같이 제1 엘디디 영역(114L1)에 n형 불순물을 주입함으로써 소스 영역(114S), 드레인 영역(114D) 및 제2 엘디디 영역(114L2)이 형성된다. 이 때, 제2 엘디디 영역(114L2)은 게이트 절연막(112)에 의해 소스 영역(114S) 및 드레인 영역(114D)에 비해 불순물 주입 농도가 낮다. 그리고, 제2 엘디디 영역(114L2)은 제2 게이트 전극(106b)에 의해 제1 엘디디 영역(114L1)에 비해 불순물 주입 농도가 높다.
도 11a 및 도 11b를 참조하면, 게이트 전극(106)이 형성된 하부기판(101) 상에 소스 및 드레인 콘택홀(124S,124D)을 가지는 층간 절연막(126)이 형성된다.
층간 절연막(126)은 게이트 전극(106)이 형성된 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 그 층간 절연막(126), 또는 층간 절연막(126) 및 게이트 절연패턴(112)을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 액티브층(114)의 소스 및 드레인 영역(114S, 114D)을 각각 노출시키는 소스 및 드레인 컨택홀(124S, 124D)이 형성된다.
도 12a 및 도 12b를 참조하면, 층간 절연막(126) 상에 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형성된다.
데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 그 소스/드레인 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 여기서, 소스 전극(108) 및 드레인 전극(110)은 소스 및 드레인 콘택홀(124S, 124D) 각각을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다.
도 13a 및 도 13b를 참조하면, 소스 전극(108) 및 드레인 전극(110)이 형성된 층간 절연막(126) 상에 보호막(118)이 형성되고, 그 보호막(118)을 관통하는 화소 컨택홀(120)이 형성된다.
보호막(118)은 소스 전극(108) 및 드레인 전극(110)이 형성된 층간 절연막(126) 상에 무기 절연 물질 또는 유기 절연 물질이 전면 증착되어 형성된다.
이어서, 그 보호막(118)을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 보호막(118)의 관통하여 TFT(130)의 드레인 전극(110)을 노출시키는 화소 콘택홀(120)이 형성된다.
도 13a 및 도 13b를 참조하면, 보호막(118) 상에 화소 전극(122)이 형성된다.
화소 전극(122)은 보호막(118) 상에 인듐 틴 옥사이드(Indium Tin Oxide:ITO), 인듐 징크 옥사이드(Indium Zinc Oxide:IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide:ITZO) 등과 같은 투명 도전 물질을 증착한 후, 그 투명 도전 물질을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 이러한 화소 전극(122)은 화소 콘택홀(120)을 통해 TFT(130)의 드레인 전극(110)과 접속된다.
한편, 본 발명에 따른 박막트랜지스터는 화상 표시부 뿐만 아니라 게이트 구동부 및 데이터 구동부를 이루는 트랜지스터로 이용된다.
상술한 바와 같이, 본 발명에 따른 폴리형 TFT 및 이를 갖는 TFT기판과 이의 제조 방법은 제2 게이트 전극과 중첩되는 제1 엘디디 영역에 의해 핫캐리어 열화 및 LDD 저항에 따른 전자 이동도 감소를 해결함으로써 온 전류값이 상대적으로 커 진다. 또한, 본 발명에 따른 폴리형 TFT 및 이를 갖는 TFT기판과 이의 제조방법은 소스/드레인 영역과 제1 엘디디 영역 사이에 형성된 제2 엘디디 영역에 의해 채널영역과 소스/드레인 영역의 경계면에서 걸리는 전기장의 세기를 줄어들어 TFT의 오프 전류가 상대적으로 낮출 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

  1. 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 화소 영역에 형성된 화소 전극과;
    상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 폴리형 액티브층을 포함하는 박막 트랜지스터를 구비하며,
    상기 액티브층은
    상기 게이트 전극과 중첩되는 채널 영역과;
    상기 소스 및 드레인 전극과 접속되는 소스 영역 및 드레인 영역과;
    상기 소스 영역 및 드레인 영역 각각과 상기 채널 영역 사이에 불순물 주입 농도가 다르도록 형성된 적어도 두 개의 엘디디영역을 구비하고,
    상기 게이트 전극은
    상기 채널 영역과 중첩되는 제1 게이트 전극과;
    상기 제1 게이트 전극보다 넓은 폭으로 상기 제1 게이트 전극을 덮도록 형성되는 제2 게이트 전극을 포함하고,
    상기 적어도 두 개의 엘디디 영역은
    상기 제2 게이트 전극과 중첩되는 제1 엘디디 영역과;
    상기 소스 영역 및 드레인 영역 각각과 상기 제1 엘디디 영역 사이에 형성되며 상기 제1 엘디디 영역보다 불순물 주입 농도가 높은 제2 엘디디 영역을 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 채널 영역, 상기 채널 영역을 사이에 두고 마주보는 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 각각과 상기 채널 영역 사이에 불순물 주입 농도가 서로 다른 적어도 두 개의 엘디디 영역을 포함하는 폴리형 액티브층과;
    상기 소스 영역 및 드레인 영역을 제외한 액티브층 상에 형성되는 게이트 절연패턴을 사이에 두고 상기 액티브층과 중첩되는 게이트 전극과;
    상기 소스 영역과 접속되는 소스 전극과;
    상기 드레인 영역과 접속되는 드레인 전극을 포함하는 폴리 실리콘형 박막 트랜지스터를 구비하며,
    상기 게이트 전극은
    상기 채널 영역과 중첩되는 제1 게이트 전극과;
    상기 제1 게이트 전극보다 넓은 폭으로 상기 제1 게이트 전극을 덮도록 형성되는 제2 게이트 전극을 포함하고,
    상기 적어도 두 개의 엘디디 영역은
    상기 제2 게이트 전극과 중첩되는 제1 엘디디 영역과;
    상기 소스 영역 및 드레인 영역 각각과 상기 제1 엘디디 영역 사이에 형성되며 상기 제1 엘디디 영역보다 불순물 주입 농도가 높은 제2 엘디디 영역을 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 기판 상에 폴리형 액티브층을 형성하는 제1 단계와;
    상기 액티브층을 덮는 게이트 절연막을 형성하는 제2 단계와;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 제3 단계와;
    상기 게이트 전극이 형성된 기판 상에 불순물을 주입하여 상기 게이트 전극과 중첩되는 채널 영역, 상기 채널 영역을 사이에 두고 마주보는 소스 영역 및 드레인 영역, 상기 소스 영역 및 드레인 영역 각각과 상기 채널 영역 사이에 불순물 주입 농도가 서로 다른 적어도 두 개의 엘디디 영역을 형성하는 제4 단계와;
    상기 소스 영역 및 드레인 영역과 접속되는 소스 전극 및 드레인 전극을 형성하는 제5 단계를 포함하고,
    상기 제4 단계는
    상기 게이트 전극을 형성된 기판 상에 제1 불순물을 주입하여 채널 영역, 상기 채널 영역을 사이에 두고 마주보는 제1 엘디디 영역을 형성하는 단계와;
    상기 제1 게이트 전극 상에 상기 제1 게이트 전극보다 폭이 넓은 제2 게이트 전극을 형성함과 아울러 상기 게이트 절연막을 패터닝하여 상기 제1 엘디디 영역의 일부를 노출시키는 게이트 절연패턴을 형성하는 단계와;
    상기 액티브층에 제2 불순물을 주입하여 제1 엘디디 영역보다 불순물 주입 농도가 순차적으로 높은 제2 엘디디 영역과 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 제2 게이트 전극과 상기 게이트 절연패턴을 형성하는 단계는
    상기 제1 게이트 전극이 형성된 기판 상에 게이트 금속층을 형성하는 단계와;
    상기 게이트 금속층 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 게이트 금속층을 상기 포토레지스트 패턴보다 폭이 좁게 과식각하여 상기 제2 게이트 전극을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 상기 게이트 절연막을 식각하여 상기 제2 게이트 전극보다 폭이 넓은 상기 게이트 절연패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.
  11. 제 9 항에 있어서,
    상기 제2 게이트 전극과 상기 게이트 절연패턴을 형성하는 단계는
    상기 제1 게이트 전극이 형성된 기판 상에 게이트 금속층을 형성하는 단계와;
    상기 게이트 금속층 상에 단차진 포토레지스트 패턴을 형성하는 단계와;
    상기 단차진 포토레지스트 패턴을 이용하여 상기 게이트금속층과 상기 게이트 절연막을 식각하여 제2 게이트 전극과 게이트 절연패턴을 형성하는 단계와;
    상기 단차진 포토레지스트 패턴을 에싱하여 상기 제2 게이트 전극의 일부를 노출시키는 단계와;
    상기 에싱된 포토레지스트 패턴을 마스크로 이용하여 상기 노출된 제2 게이트 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.
  12. 삭제
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