JPH046130B2 - - Google Patents
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- JPH046130B2 JPH046130B2 JP56160809A JP16080981A JPH046130B2 JP H046130 B2 JPH046130 B2 JP H046130B2 JP 56160809 A JP56160809 A JP 56160809A JP 16080981 A JP16080981 A JP 16080981A JP H046130 B2 JPH046130 B2 JP H046130B2
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- 230000003321 amplification Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 5
- 230000000052 comparative effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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Description
【発明の詳細な説明】
本発明は電力増幅回路に関し、特にオーデイオ
機器等に使用されるＡ級電力増幅回路に関する。
機器等に使用されるＡ級電力増幅回路に関する。
スピーカ等の負荷を電力駆動するためのアンプ
にはＡ級及びＢ級のSEPP（シングルエンデツド
プツシユプル）増幅回路がある。Ａ級増幅回路で
は、一対の出力増幅素子が常に能動領域で動作し
遮断領域へ移行することがないのでスイツチング
による歪は生じない利点があるが、直流電流を信
号印加時は勿論信号時にも流す必要があり熱損失
が大となつて効率が著しく低下する欠点がある。
Ｂ級増幅回路では、Ａ級のものに比し直流電流を
ほぼ零としうるので熱損失は少なく効率が良好で
あるが、出力増幅素子が交互に遮断領域へ移行す
るのでスイツチング歪が発生する欠点がある。
にはＡ級及びＢ級のSEPP（シングルエンデツド
プツシユプル）増幅回路がある。Ａ級増幅回路で
は、一対の出力増幅素子が常に能動領域で動作し
遮断領域へ移行することがないのでスイツチング
による歪は生じない利点があるが、直流電流を信
号印加時は勿論信号時にも流す必要があり熱損失
が大となつて効率が著しく低下する欠点がある。
Ｂ級増幅回路では、Ａ級のものに比し直流電流を
ほぼ零としうるので熱損失は少なく効率が良好で
あるが、出力増幅素子が交互に遮断領域へ移行す
るのでスイツチング歪が発生する欠点がある。
従つて、Ａ級及びＢ級増幅回路の両者の利点を
併せもつてから両者の欠点を排除すべく、第１図
に示す回路方式が用いられている。図において、
入力信号はＡ級アンプの電圧増幅段１により電圧
増幅されてドライバ段２のコンプリメンタリなト
ランジスタQ1，Q2のベース入力となる。この各
ドライバトランジスタQ1，Q2のエミツタ出力が
Ａ級電力増幅段３のコンプリメンタリな出力トラ
ンジスタQ3，Q4の各ベース駆動信号となり、こ
れらエミツタ出力が抵抗R1及びR2を夫々介して
図示せぬスピーカ等の負荷を電力駆動するもの
で、１〜３の回路がＡ級電力増幅器として動作す
る。
併せもつてから両者の欠点を排除すべく、第１図
に示す回路方式が用いられている。図において、
入力信号はＡ級アンプの電圧増幅段１により電圧
増幅されてドライバ段２のコンプリメンタリなト
ランジスタQ1，Q2のベース入力となる。この各
ドライバトランジスタQ1，Q2のエミツタ出力が
Ａ級電力増幅段３のコンプリメンタリな出力トラ
ンジスタQ3，Q4の各ベース駆動信号となり、こ
れらエミツタ出力が抵抗R1及びR2を夫々介して
図示せぬスピーカ等の負荷を電力駆動するもの
で、１〜３の回路がＡ級電力増幅器として動作す
る。
このＡ級増幅器におけるドライバ段２の動作電
源は回路電源±Ｂが用いられており、電力増幅段
３の直流電圧供給は、出力トランジスタQ3，Q4
の電源供給端であるコレクタ端子ａ−ｂ間にフロ
ーテイングな状態で設けられた電圧源E0により
なされており、よつてこのコレクタ端子ａ−ｂ間
を常に一定電圧E0とするようになつている。
源は回路電源±Ｂが用いられており、電力増幅段
３の直流電圧供給は、出力トランジスタQ3，Q4
の電源供給端であるコレクタ端子ａ−ｂ間にフロ
ーテイングな状態で設けられた電圧源E0により
なされており、よつてこのコレクタ端子ａ−ｂ間
を常に一定電圧E0とするようになつている。
一方、Ａ級電力増幅器の入力信号と同一信号を
入力とする電圧増幅段４と、この増幅出力により
駆動されるドライバトランジスタQ5，Q6よりな
るドライバ段５とを含んでいる。尚、トランジス
タQ5，Q6のベース間のE1及びE2はバイアス発生
回路を示している。更に、このドライバトランジ
スタQ5，Q6のコレクタ出力により駆動されてＢ
級動作をなす互いにコンプリメンタリな１対のト
ランジスタQ7，Q8からなるＢ級電力増幅段６が
設けられている。ドライバトランジスタQ5，Q6
の各コレクタと電源±Ｂとの間には、ダイオード
D1と抵抗R3及びダイオードD2と抵抗R4との直列
接続回路が設けられており、トランジスタQ5，
Q6の各コレクタ電流が出力トランジスタQ7，Q8
へ夫々転送されて、これらコレクタ出力電流がＡ
級増幅器の出力トランジスタQ3，Q4の各コレク
タ端子ａ、ｂへ供給されるようになつている。
尚、抵抗R5、R6はＢ級トランジスタQ7，Q8のエ
ミツタ抵抗を示している。
入力とする電圧増幅段４と、この増幅出力により
駆動されるドライバトランジスタQ5，Q6よりな
るドライバ段５とを含んでいる。尚、トランジス
タQ5，Q6のベース間のE1及びE2はバイアス発生
回路を示している。更に、このドライバトランジ
スタQ5，Q6のコレクタ出力により駆動されてＢ
級動作をなす互いにコンプリメンタリな１対のト
ランジスタQ7，Q8からなるＢ級電力増幅段６が
設けられている。ドライバトランジスタQ5，Q6
の各コレクタと電源±Ｂとの間には、ダイオード
D1と抵抗R3及びダイオードD2と抵抗R4との直列
接続回路が設けられており、トランジスタQ5，
Q6の各コレクタ電流が出力トランジスタQ7，Q8
へ夫々転送されて、これらコレクタ出力電流がＡ
級増幅器の出力トランジスタQ3，Q4の各コレク
タ端子ａ、ｂへ供給されるようになつている。
尚、抵抗R5、R6はＢ級トランジスタQ7，Q8のエ
ミツタ抵抗を示している。
ここで、入力信号の半サイクルにおいてトラン
ジスタQ7がオンでトランジスタQ8がオフにある
ものとすると、トランジスタQ7のコレクタには
入力信号レベルに応じた電流及び電圧が現われ
る。このコレクタ出力がＡ級トランジスタQ3の
コレクタ(a)に印加され、この出力レベルのE0だ
けレベルシフトされた低い電圧がトランジスタ
Q4のコレクタ(b)に印加されることになる。従つ
て、トランジスタQ3、Q4の電流及び図示せぬ負
荷への電流がＢ級アンプQ7のコレクタ出力から
供給されると共に、トランジスタQ3，Q4のコレ
クタ（ａ−ｂ）間には、常に一定電圧E0が印加
される。
ジスタQ7がオンでトランジスタQ8がオフにある
ものとすると、トランジスタQ7のコレクタには
入力信号レベルに応じた電流及び電圧が現われ
る。このコレクタ出力がＡ級トランジスタQ3の
コレクタ(a)に印加され、この出力レベルのE0だ
けレベルシフトされた低い電圧がトランジスタ
Q4のコレクタ(b)に印加されることになる。従つ
て、トランジスタQ3、Q4の電流及び図示せぬ負
荷への電流がＢ級アンプQ7のコレクタ出力から
供給されると共に、トランジスタQ3，Q4のコレ
クタ（ａ−ｂ）間には、常に一定電圧E0が印加
される。
入力信号の他の半サイクルにおいては、上記と
反対にＢ級トランジスタQ8のみがオンとなり、
入力レベルに応じた電流及び電圧がＡ級トランジ
スタQ4のコレクタｂに供給され、トランジスタ
Q3のコレクタａにはそれよりE0だけ高い電圧が
供給されることにより、よつて高効率でスイツチ
ング歪のない回路となるものである。尚、電源
E0の抵抗R7、R8による中点電圧が抵抗R9、R10に
より電圧増幅段４へ帰還されている。
反対にＢ級トランジスタQ8のみがオンとなり、
入力レベルに応じた電流及び電圧がＡ級トランジ
スタQ4のコレクタｂに供給され、トランジスタ
Q3のコレクタａにはそれよりE0だけ高い電圧が
供給されることにより、よつて高効率でスイツチ
ング歪のない回路となるものである。尚、電源
E0の抵抗R7、R8による中点電圧が抵抗R9、R10に
より電圧増幅段４へ帰還されている。
かかる回路においては、Ａ級及びＢ級増幅器の
各電圧利得は共に略等しく設定される必要があり
かつ回路が複雑化して設計が困難となる欠点があ
り、またＡ級及びＢ級の両増幅器の周波数や位相
特性が均一でないと出力がクリツプされる現象が
生じ歪の発生を招来する欠点もある。更には、電
源投入時や過大入力時に両増幅器が独立して動作
する関係上、出力トランジスタが飽和して異常動
作をすることがある。
各電圧利得は共に略等しく設定される必要があり
かつ回路が複雑化して設計が困難となる欠点があ
り、またＡ級及びＢ級の両増幅器の周波数や位相
特性が均一でないと出力がクリツプされる現象が
生じ歪の発生を招来する欠点もある。更には、電
源投入時や過大入力時に両増幅器が独立して動作
する関係上、出力トランジスタが飽和して異常動
作をすることがある。
本発明の目的は上記欠点を排除して高効率でか
つ無歪のＡ級電力増幅回路を提供することであ
る。
つ無歪のＡ級電力増幅回路を提供することであ
る。
本発明によるＡ級電力増幅回路は、Ａ級出力増
幅素子の電源供給端子間に設けられたフローテイ
ング電圧源の中点電圧と回路出力電圧との差に応
じて夫々電流出力が制御される電流源を、回路電
源（±Ｂ）と１対の増幅素子の電源供給端子との
間に夫々設けるようにし、これら電流源の出力を
１対のＡ級動作をなすコンプリメンタリな出力増
幅素子へ供給するようにしたことを特徴としてい
る。
幅素子の電源供給端子間に設けられたフローテイ
ング電圧源の中点電圧と回路出力電圧との差に応
じて夫々電流出力が制御される電流源を、回路電
源（±Ｂ）と１対の増幅素子の電源供給端子との
間に夫々設けるようにし、これら電流源の出力を
１対のＡ級動作をなすコンプリメンタリな出力増
幅素子へ供給するようにしたことを特徴としてい
る。
以下に、本発明を図面により説明する。
第２図は本発明の一実施例の回路図であり、第
１図と同等部分は同一符号により示されている。
Ａ級アンプの電圧増幅段１、ドライバ段２及びＡ
級電力増幅段３の各構成は第１図と同等であり、
またＡ級出力トランジスタQ3，Q4のコレクタ
（ａ−ｂ）間にフローテイング電圧源E0が設けら
れて出力トランジスタQ3，Q4のＡ級バイアス電
流を決定していることは第１図の例と同様であ
る。
１図と同等部分は同一符号により示されている。
Ａ級アンプの電圧増幅段１、ドライバ段２及びＡ
級電力増幅段３の各構成は第１図と同等であり、
またＡ級出力トランジスタQ3，Q4のコレクタ
（ａ−ｂ）間にフローテイング電圧源E0が設けら
れて出力トランジスタQ3，Q4のＡ級バイアス電
流を決定していることは第１図の例と同様であ
る。
このフローテイング電圧源E0の中点電圧を検
知すべく、等しい値の抵抗R7、R8の直列接続分
圧回路がこの電圧源E0間に設けられている。尚、
本例では抵抗R7とR8との間に電圧源E3が設けら
れており、これは後述する比較用トランジスタ
Q9，Q10更には電流源トランジスタQ11，Q12のバ
イアス電流設定用直流電圧として用いられる。上
記中点電圧から電圧Ｅ3/2だけ負又は正方向に
夫々レベルシフトされた電圧が抵抗R11、R12を
夫々介してレベル比較用のNPN及びPNPトラン
ジスタQ9，Q10の各エミツタへ印加されており、
トランジスタQ9，Q10のベースには共にアンプ出
力電圧が印加されている。
知すべく、等しい値の抵抗R7、R8の直列接続分
圧回路がこの電圧源E0間に設けられている。尚、
本例では抵抗R7とR8との間に電圧源E3が設けら
れており、これは後述する比較用トランジスタ
Q9，Q10更には電流源トランジスタQ11，Q12のバ
イアス電流設定用直流電圧として用いられる。上
記中点電圧から電圧Ｅ3/2だけ負又は正方向に
夫々レベルシフトされた電圧が抵抗R11、R12を
夫々介してレベル比較用のNPN及びPNPトラン
ジスタQ9，Q10の各エミツタへ印加されており、
トランジスタQ9，Q10のベースには共にアンプ出
力電圧が印加されている。
このトランジスタQ9，Q10による出力を入力と
するカレントミラー形式の電流源７及び８が設け
られている。電流源７はトランジスタQ9のコレ
クタ出力を入力とするダイオードD3と出力トラ
ンジスタQ11とを有し、抵抗R13、R15が電流転送
比（電流ゲイン）を決定するもので、本例では電
流ゲインを大に設定して出力トランジスタQ11の
電流駆動能力を大とする。同じく、電流源８は
PNPトランジスタQ10のコレクタ出力を入力とす
るダイオードD4とNPN出力トランジスタQ12と
を有し、抵抗R14、R16が電流ゲインを定めるも
ので、この回路８でも出力トランジスタQ12の電
流駆動能力が大となるようになされている。
するカレントミラー形式の電流源７及び８が設け
られている。電流源７はトランジスタQ9のコレ
クタ出力を入力とするダイオードD3と出力トラ
ンジスタQ11とを有し、抵抗R13、R15が電流転送
比（電流ゲイン）を決定するもので、本例では電
流ゲインを大に設定して出力トランジスタQ11の
電流駆動能力を大とする。同じく、電流源８は
PNPトランジスタQ10のコレクタ出力を入力とす
るダイオードD4とNPN出力トランジスタQ12と
を有し、抵抗R14、R16が電流ゲインを定めるも
ので、この回路８でも出力トランジスタQ12の電
流駆動能力が大となるようになされている。
これら出力トランジスタのコレクタ出力電流が
Ａ級出力トランジスタQ3，Q4のコレクタ端子ａ、
ｂに夫々供給されており、これら電流源７，８は
等価的に回路電源±ＢとＡ級出力トランジスタ
Q3，Q4のコレクタ端子ａ、ｂとの間に夫々設け
られていることになる。
Ａ級出力トランジスタQ3，Q4のコレクタ端子ａ、
ｂに夫々供給されており、これら電流源７，８は
等価的に回路電源±ＢとＡ級出力トランジスタ
Q3，Q4のコレクタ端子ａ、ｂとの間に夫々設け
られていることになる。
かかる構成において、無信号時には出力は零ボ
ルトにあり、Ａ級トランジスタQ3，Q4の直流バ
イアス電流はフローテイング電圧E0により決定
されるから、この電圧E0を小に選定すればアイ
ドル電流を小とし得る。一方、レベル比較用トラ
ンジスタQ9、Q10の各ベースには零電圧が印加さ
れており、各エミツタには電圧E0の中点電圧を
Ｅ3/2だけ負及び正へシフトした電圧が夫々印加
されているから、この電圧Ｅ3/2に応じた等しい
電流が各トランジスタQ9，Q10に流れて、これが
カレントミラー回路７，８によりトランジスタ
Q11，Q12へ転送される。このトランジスタQ11か
らの直流バイアス電流出力は抵抗R7、R8を経て
トランジスタQ12へ流入するものである。この状
態においては、回路出力電圧とフローテイング電
圧E0との中点は共に零ボルトとなつて平衡して
いる。
ルトにあり、Ａ級トランジスタQ3，Q4の直流バ
イアス電流はフローテイング電圧E0により決定
されるから、この電圧E0を小に選定すればアイ
ドル電流を小とし得る。一方、レベル比較用トラ
ンジスタQ9、Q10の各ベースには零電圧が印加さ
れており、各エミツタには電圧E0の中点電圧を
Ｅ3/2だけ負及び正へシフトした電圧が夫々印加
されているから、この電圧Ｅ3/2に応じた等しい
電流が各トランジスタQ9，Q10に流れて、これが
カレントミラー回路７，８によりトランジスタ
Q11，Q12へ転送される。このトランジスタQ11か
らの直流バイアス電流出力は抵抗R7、R8を経て
トランジスタQ12へ流入するものである。この状
態においては、回路出力電圧とフローテイング電
圧E0との中点は共に零ボルトとなつて平衡して
いる。
信号が入力されてトランジスタQ3，Q4のベー
ス入力が正の半サイクルになると、回路出力もそ
れに応じて正レベルに振れる。これはＡ級トラン
ジスタQ3，Q4がエミツタフオロワ出力型式のた
めである。従つて、トランジスタQ9のベース入
力は正方向に振れるから、トランジスタQ9の電
流は増大する。よつて、トランジスタQ11の電流
もそれに応じて増大してＡ級パワートランジスタ
Q3へ入力レベルに応じたコレクタ電流及び電圧
が供給される。負の半サイクルについても、トラ
ンジスタQ4のコレクタにはトランジスタQ12より
入力に応じた電流及び電圧が供給される。
ス入力が正の半サイクルになると、回路出力もそ
れに応じて正レベルに振れる。これはＡ級トラン
ジスタQ3，Q4がエミツタフオロワ出力型式のた
めである。従つて、トランジスタQ9のベース入
力は正方向に振れるから、トランジスタQ9の電
流は増大する。よつて、トランジスタQ11の電流
もそれに応じて増大してＡ級パワートランジスタ
Q3へ入力レベルに応じたコレクタ電流及び電圧
が供給される。負の半サイクルについても、トラ
ンジスタQ4のコレクタにはトランジスタQ12より
入力に応じた電流及び電圧が供給される。
この時、トラジスタQ9，Q10は回路出力電圧と
フローテイング電圧E0の中点電圧との差に応じ
て制御されるから、回路出力電圧をフローテイン
グ電圧E0の中点電圧に常に等しくするようトラ
ンジスタQ11，Q12の導通状態がコントロールさ
れることになる。こうすることにより、いかなる
場合にも回路出力を電圧E0の中点とするように
回路が動作するから、第１図の例に比し簡単な構
成で出力トランジスタの飽和が防止され信号歪の
発生が阻止される。
フローテイング電圧E0の中点電圧との差に応じ
て制御されるから、回路出力電圧をフローテイン
グ電圧E0の中点電圧に常に等しくするようトラ
ンジスタQ11，Q12の導通状態がコントロールさ
れることになる。こうすることにより、いかなる
場合にも回路出力を電圧E0の中点とするように
回路が動作するから、第１図の例に比し簡単な構
成で出力トランジスタの飽和が防止され信号歪の
発生が阻止される。
このように、本発明によれば、極めて簡単な構
成で、従来のＢ級増幅回路を電源として別に設け
る回路に比し回路異常動作を防止することがで
き、高効率でかつ高性能のＡ級パワーアンプとな
るものである。
成で、従来のＢ級増幅回路を電源として別に設け
る回路に比し回路異常動作を防止することがで
き、高効率でかつ高性能のＡ級パワーアンプとな
るものである。
第１図は従来の高効率Ａ級アンプの回路図、第
２図は本発明の実施例の回路図である。 主要部分の符号の説明、３……Ａ級パワーアン
プ段、７，８……電流源、Q3，Q4……Ａ級出力
パワー素子、Q9，Q10……レベル比較用トランジ
スタ、Q11，Q12……電流源出力トランジスタ、
E0……フローテイング電圧源。
２図は本発明の実施例の回路図である。 主要部分の符号の説明、３……Ａ級パワーアン
プ段、７，８……電流源、Q3，Q4……Ａ級出力
パワー素子、Q9，Q10……レベル比較用トランジ
スタ、Q11，Q12……電流源出力トランジスタ、
E0……フローテイング電圧源。
Claims (1)
- １ 互いにＡ級動作をなすコンプリメンタリな正
側及び負側出力増幅素子と、前記正側及び負側出
力増幅素子の電源供給端子間に設けられたフロー
テイング電圧源と、前記フローテイング電圧源の
電圧端子間に接続された分圧回路と、前記分圧回
路の分圧点の電位と回路出力電圧との差に応じた
正側及び負側比較出力を発生する電圧比較手段
と、前記正側及び負側比較出力により正側及び負
側出力電流が夫々制御されかつ回路電源と前記正
側及び負側出力増幅素子の電源供給端子との間に
夫々設けられてこれら正側及び負側出力電流を前
記正側及び負側出力増幅素子へ夫々供給する電流
源とを含み、前記分圧回路はバイアス電圧源と、
前記バイアス電圧源の正負端子と前記フローテイ
ング電圧源の正負端子との間に夫々接続された一
対の抵抗素子とからなり、前記電圧比較手段は前
記バイアス電圧源の負及び正端子の電位と前記回
路出力電圧との電位差をベース・エミツタ間電位
とする正側及び負側トランジスタからなり、前記
正側及び負側トランジスタのコレクタ電流を前記
正側及び負側比較出力とすることを特徴とするＡ
級電力増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16080981A JPS5862905A (ja) | 1981-10-08 | 1981-10-08 | Ａ級電力増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16080981A JPS5862905A (ja) | 1981-10-08 | 1981-10-08 | Ａ級電力増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5862905A JPS5862905A (ja) | 1983-04-14 |
| JPH046130B2 true JPH046130B2 (ja) | 1992-02-04 |
Family
ID=15722893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16080981A Granted JPS5862905A (ja) | 1981-10-08 | 1981-10-08 | Ａ級電力増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862905A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4706045B2 (ja) * | 2008-03-12 | 2011-06-22 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | Ａ級増幅回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3490165B2 (ja) * | 1994-12-15 | 2004-01-26 | 株式会社アドバンテスト | ドライバ回路 |
| JP6866637B2 (ja) * | 2016-12-27 | 2021-04-28 | ヤマハ株式会社 | 増幅器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148352A (en) * | 1978-05-12 | 1979-11-20 | Nippon Columbia | Amplifier |
-
1981
- 1981-10-08 JP JP16080981A patent/JPS5862905A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148352A (en) * | 1978-05-12 | 1979-11-20 | Nippon Columbia | Amplifier |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4706045B2 (ja) * | 2008-03-12 | 2011-06-22 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | Ａ級増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5862905A (ja) | 1983-04-14 |
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