JP3338334B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP3338334B2 JP3338334B2 JP16727797A JP16727797A JP3338334B2 JP 3338334 B2 JP3338334 B2 JP 3338334B2 JP 16727797 A JP16727797 A JP 16727797A JP 16727797 A JP16727797 A JP 16727797A JP 3338334 B2 JP3338334 B2 JP 3338334B2
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Description
【０００１】
【発明の属する技術分野】本発明は、例えばオーディオ
用増幅器に係わり、特に、入力信号をプッシュプル増幅
することにより、高電流効率を得る増幅回路に関する。
用増幅器に係わり、特に、入力信号をプッシュプル増幅
することにより、高電流効率を得る増幅回路に関する。
【０００２】
【従来の技術】図８は、特開平４−１１１５０７号公報
に記載された従来のオーディオ用増幅器の出力段に適用
される回路を示している。図８において、入力信号Ａは
キャパシタＣ２を介して入力端子７１に供給され、入力
信号Ａと逆位相の入力信号／ＡはキャパシタＣ３を介し
て入力端子７２に供給される。駆動回路Ａ１の入力端は
入力端子７１に接続され、駆動回路Ａ２の入力端は前記
入力端子７２に接続されている。駆動回路Ａ１の出力端
は、カレントミラー回路を構成するトランジスタＱ１１
のコレクタ及びトランジスタＱ１１、Ｑ１３のベースに
接続される。トランジスタＱ１３のコレクタは電源端子
７３に接続され、エミッタはトランジスタＱ１１のエミ
ッタとともに出力端子７４に接続される。駆動回路Ａ２
の出力端は、カレントミラー回路を構成するトランジス
タＱ１２コレクタ及びトランジスタＱ１２、Ｑ１４のベ
ースに接続される。トランジスタＱ１４のコレクタは出
力端子７４に接続され、エミッタはトランジスタＱ１２
エミッタとともに接地端子７５に接続されている。図８
に示す回路はプッシュプル増幅器として動作する。すな
わち、この回路の出力端子７４に負荷ＲＬが接続される
と、この回路は、この負荷ＲＬに駆動回路Ａ１，Ａ２の
出力電流をカレントミラー回路に設定された電流比（ミ
ラー比）倍した電流を供給する。
に記載された従来のオーディオ用増幅器の出力段に適用
される回路を示している。図８において、入力信号Ａは
キャパシタＣ２を介して入力端子７１に供給され、入力
信号Ａと逆位相の入力信号／ＡはキャパシタＣ３を介し
て入力端子７２に供給される。駆動回路Ａ１の入力端は
入力端子７１に接続され、駆動回路Ａ２の入力端は前記
入力端子７２に接続されている。駆動回路Ａ１の出力端
は、カレントミラー回路を構成するトランジスタＱ１１
のコレクタ及びトランジスタＱ１１、Ｑ１３のベースに
接続される。トランジスタＱ１３のコレクタは電源端子
７３に接続され、エミッタはトランジスタＱ１１のエミ
ッタとともに出力端子７４に接続される。駆動回路Ａ２
の出力端は、カレントミラー回路を構成するトランジス
タＱ１２コレクタ及びトランジスタＱ１２、Ｑ１４のベ
ースに接続される。トランジスタＱ１４のコレクタは出
力端子７４に接続され、エミッタはトランジスタＱ１２
エミッタとともに接地端子７５に接続されている。図８
に示す回路はプッシュプル増幅器として動作する。すな
わち、この回路の出力端子７４に負荷ＲＬが接続される
と、この回路は、この負荷ＲＬに駆動回路Ａ１，Ａ２の
出力電流をカレントミラー回路に設定された電流比（ミ
ラー比）倍した電流を供給する。
【０００３】図８に示した回路において、駆動回路Ａ１
と，トランジスタＱ１１，Ｑ１３とより構成され、入力
信号の正の半波を増幅する第１の増幅回路と、駆動回路
Ａ２と、トランジスタＱ１２，Ｑ１４とより構成され、
入力信号の負の半波を増幅する第２の増幅回路の構成が
等しい。このため、図８に示す回路は歪率が少ない。
と，トランジスタＱ１１，Ｑ１３とより構成され、入力
信号の正の半波を増幅する第１の増幅回路と、駆動回路
Ａ２と、トランジスタＱ１２，Ｑ１４とより構成され、
入力信号の負の半波を増幅する第２の増幅回路の構成が
等しい。このため、図８に示す回路は歪率が少ない。
【０００４】また、駆動回路Ａ１，Ａ２は無信号時にも
アイドリング電流を出力し、その電流値のミラー比倍し
たアイドリング電流がトランジスタＱ１３，Ｑ１４に流
れる。このため、この回路は、クロスオーバー歪みが小
さい。
アイドリング電流を出力し、その電流値のミラー比倍し
たアイドリング電流がトランジスタＱ１３，Ｑ１４に流
れる。このため、この回路は、クロスオーバー歪みが小
さい。
【０００５】しかし、図８に示した回路構成において、
高い増幅率を得るためには、ミラー比を大きくする必要
がある。ミラー比を大きくすると、無信号時にトランジ
スタＱ１３，Ｑ１４を流れるアイドリング電流が大きく
なり、消費電流が大きくなるという問題が発生する。
高い増幅率を得るためには、ミラー比を大きくする必要
がある。ミラー比を大きくすると、無信号時にトランジ
スタＱ１３，Ｑ１４を流れるアイドリング電流が大きく
なり、消費電流が大きくなるという問題が発生する。
【０００６】図９は、特開平８−２００９号公報に開示
されたＢ級プッシュプル増幅器を示している。この回路
において、入力端子７１、７２が無信号時に、トランジ
スタＱ８，Ｑ１０が導通し、ダイオード接続されたトラ
ンジスタＱ７、Ｑ９のエミッタ電流経路がオンされ、ト
ランジスタＱ７、Ｑ８、Ｑ１１、及びトランジスタＱ
９、Ｑ１０、Ｑ１２がそれぞれカレントミラー回路を構
成する。このため、出力のアイドリング電流は無信号時
のバイアス電流のミラー比倍となる。
されたＢ級プッシュプル増幅器を示している。この回路
において、入力端子７１、７２が無信号時に、トランジ
スタＱ８，Ｑ１０が導通し、ダイオード接続されたトラ
ンジスタＱ７、Ｑ９のエミッタ電流経路がオンされ、ト
ランジスタＱ７、Ｑ８、Ｑ１１、及びトランジスタＱ
９、Ｑ１０、Ｑ１２がそれぞれカレントミラー回路を構
成する。このため、出力のアイドリング電流は無信号時
のバイアス電流のミラー比倍となる。
【０００７】一方、入力端子７１、７２に入力信号が印
加された場合、入力信号の極性に応じて、トランジスタ
Ｑ８、トランジスタＱ１０が交互にオフとなる。この結
果、トランジスタＱ７、Ｑ９のエミッタ電流経路が交互
にオフする。このため、トランジスタＱ７又はＱ９がオ
フのとき、トランジスタＱ５又はＱ３のコレクタ電流は
全てトランジスタＱ１１又はＱ１２ベースに供給され
る。したがって、出力端子から出力される電流はトラン
ジスタＱ１１又はＱ１２の電流増幅率βに応じた値とな
る。
加された場合、入力信号の極性に応じて、トランジスタ
Ｑ８、トランジスタＱ１０が交互にオフとなる。この結
果、トランジスタＱ７、Ｑ９のエミッタ電流経路が交互
にオフする。このため、トランジスタＱ７又はＱ９がオ
フのとき、トランジスタＱ５又はＱ３のコレクタ電流は
全てトランジスタＱ１１又はＱ１２ベースに供給され
る。したがって、出力端子から出力される電流はトラン
ジスタＱ１１又はＱ１２の電流増幅率βに応じた値とな
る。
【０００８】
【発明が解決しようとする課題】しかし、図９に示す回
路において、入力端子７１、７２が無信号の場合、トラ
ンジスタＱ８、Ｑ１０はオン状態であり、これらトラン
ジスタＱ８、Ｑ１０には、ＶCE(SAT）（コレクタ・エミ
ッタ間飽和電圧）が発生している。このＶCE(SAT）は、
トランジスタＱ７、Ｑ９とトランジスタＱ１１、Ｑ１２
のエミッタ面積比に応じてアイドリング電流に誤差を生
じさせる。しかも、トランジスタＱ８、Ｑ１０のＶCE(S
AT）の値は製造時にコントロールすることが難しいた
め、アイドリング電流にばらつきが生じ易い。
路において、入力端子７１、７２が無信号の場合、トラ
ンジスタＱ８、Ｑ１０はオン状態であり、これらトラン
ジスタＱ８、Ｑ１０には、ＶCE(SAT）（コレクタ・エミ
ッタ間飽和電圧）が発生している。このＶCE(SAT）は、
トランジスタＱ７、Ｑ９とトランジスタＱ１１、Ｑ１２
のエミッタ面積比に応じてアイドリング電流に誤差を生
じさせる。しかも、トランジスタＱ８、Ｑ１０のＶCE(S
AT）の値は製造時にコントロールすることが難しいた
め、アイドリング電流にばらつきが生じ易い。
【０００９】また、この回路の場合、電流増幅度が最大
となる時、トランジスタＱ３、Ｑ４又はトランジスタＱ
５、Ｑ６が非動作状態となる。しかも、トランジスタＱ
８、Ｑ１０は動作時に飽和している。このため、各トラ
ンジスタの動作が切り換わる時、動作の遅れが生じ、リ
ンギングが発生しやすい。
となる時、トランジスタＱ３、Ｑ４又はトランジスタＱ
５、Ｑ６が非動作状態となる。しかも、トランジスタＱ
８、Ｑ１０は動作時に飽和している。このため、各トラ
ンジスタの動作が切り換わる時、動作の遅れが生じ、リ
ンギングが発生しやすい。
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、アイドリン
グ電流を増加させずに、アイドリング電流のばらつきを
少なくでき、高電流効率を有するとともに、発振を防止
して安定な動作が可能な増幅回路を提供することであ
る。
れたものであり、その目的とするところは、アイドリン
グ電流を増加させずに、アイドリング電流のばらつきを
少なくでき、高電流効率を有するとともに、発振を防止
して安定な動作が可能な増幅回路を提供することであ
る。
【００１１】
【課題を解決するための手段】本発明は、上記課題を解
決するため、エミッタが出力端子に接続され、コレクタ
が電源端子に接続され、ベースに信号電流が供給される
エミッタフォロワの第１のトランジスタと、エミッタが
接地され、コレクタが前記出力端子に接続され、ベース
に信号電流が供給され、前記第１のトランジスタととも
にプッシュプル増幅器を構成する第２のトランジスタ
と、第１の入力端子に信号が供給され、第１の出力端子
が前記第１のトランジスタのベースに接続され、前記第
１の入力端子が無信号時に、前記第１の出力端子からア
イドリング電流を出力する第１の駆動回路と、第２の入
力端子に前記第１の入力端子に供給される信号の反転信
号が供給され、第２の出力端子が前記第２のトランジス
タのベースに接続され、第２の入力端子が無信号時に、
出力端子からアイドリング信号を出力する第２の駆動回
路と、前記第１のトランジスタのベース・エミッタ間に
接続され、第１の定電流源から供給される定電流に応じ
て、動作する第３のトランジスタを有し、前記無信号時
に前記第１の出力端子から出力されるアイドリング電流
の多くを流して、前記第１のトランジスタのベースに流
れるアイドリング電流を減少させ、前記第１の入力端子
に入力信号が供給された時、この入力信号に応じて前記
第１のトランジスタのベース・エミッタ間電圧を制御す
る第１の制御回路と、前記第２のトランジスタのベース
・エミッタ間に接続され、第２の定電流源から供給され
る定電流に応じて、動作する第４のトランジスタを有
し、前記無信号時に前記第２の出力端子から出力される
アイドリング電流の多くを流して、前記第２のトランジ
スタのベースに流れるアイドリング電流を減少させ、前
記第２の入力端子に入力信号が供給された時、この入力
信号に応じて前記第２のトランジスタのベース・エミッ
タ間電圧を制御する第２の制御回路とを具備している。
決するため、エミッタが出力端子に接続され、コレクタ
が電源端子に接続され、ベースに信号電流が供給される
エミッタフォロワの第１のトランジスタと、エミッタが
接地され、コレクタが前記出力端子に接続され、ベース
に信号電流が供給され、前記第１のトランジスタととも
にプッシュプル増幅器を構成する第２のトランジスタ
と、第１の入力端子に信号が供給され、第１の出力端子
が前記第１のトランジスタのベースに接続され、前記第
１の入力端子が無信号時に、前記第１の出力端子からア
イドリング電流を出力する第１の駆動回路と、第２の入
力端子に前記第１の入力端子に供給される信号の反転信
号が供給され、第２の出力端子が前記第２のトランジス
タのベースに接続され、第２の入力端子が無信号時に、
出力端子からアイドリング信号を出力する第２の駆動回
路と、前記第１のトランジスタのベース・エミッタ間に
接続され、第１の定電流源から供給される定電流に応じ
て、動作する第３のトランジスタを有し、前記無信号時
に前記第１の出力端子から出力されるアイドリング電流
の多くを流して、前記第１のトランジスタのベースに流
れるアイドリング電流を減少させ、前記第１の入力端子
に入力信号が供給された時、この入力信号に応じて前記
第１のトランジスタのベース・エミッタ間電圧を制御す
る第１の制御回路と、前記第２のトランジスタのベース
・エミッタ間に接続され、第２の定電流源から供給され
る定電流に応じて、動作する第４のトランジスタを有
し、前記無信号時に前記第２の出力端子から出力される
アイドリング電流の多くを流して、前記第２のトランジ
スタのベースに流れるアイドリング電流を減少させ、前
記第２の入力端子に入力信号が供給された時、この入力
信号に応じて前記第２のトランジスタのベース・エミッ
タ間電圧を制御する第２の制御回路とを具備している。
【００１２】また、エミッタが出力端子に接続され、コ
レクタが電源端子に接続され、ベースに信号電流が供給
されるエミッタフォロワの第１のトランジスタと、エミ
ッタが接地され、コレクタが前記出力端子に接続され、
ベースに信号電流が供給され、前記第１のトランジスタ
とともにプッシュプル増幅器を構成する第２のトランジ
スタと、コレクタ・ベース間に第１の抵抗が設けられ、
ベースに第１の定電流源が接続された第３のトランジス
タと、コレクタ・ベース間に第２の抵抗が設けられ、ベ
ースに第２の定電流源が接続された第４のトランジスタ
と、前記第１のトランジスタのベースと前記第３のトラ
ンジスタのコレクタとの間に接続され、前記第３のトラ
ンジスタのコレクタ電位を前記第１のトランジスタのベ
ース・エミッタ間のバイアス電源として前記第１のトラ
ンジスタのベースに印加する第３の抵抗と、前記第２の
トランジスタのベースと前記第４のトランジスタのコレ
クタとの間に接続され、前記第４のトランジスタのコレ
クタ電位を前記第２のトランジスタのベース・エミッタ
間のバイアス電源として前記第２のトランジスタのベー
スに印加する第４の抵抗とを具備している。
レクタが電源端子に接続され、ベースに信号電流が供給
されるエミッタフォロワの第１のトランジスタと、エミ
ッタが接地され、コレクタが前記出力端子に接続され、
ベースに信号電流が供給され、前記第１のトランジスタ
とともにプッシュプル増幅器を構成する第２のトランジ
スタと、コレクタ・ベース間に第１の抵抗が設けられ、
ベースに第１の定電流源が接続された第３のトランジス
タと、コレクタ・ベース間に第２の抵抗が設けられ、ベ
ースに第２の定電流源が接続された第４のトランジスタ
と、前記第１のトランジスタのベースと前記第３のトラ
ンジスタのコレクタとの間に接続され、前記第３のトラ
ンジスタのコレクタ電位を前記第１のトランジスタのベ
ース・エミッタ間のバイアス電源として前記第１のトラ
ンジスタのベースに印加する第３の抵抗と、前記第２の
トランジスタのベースと前記第４のトランジスタのコレ
クタとの間に接続され、前記第４のトランジスタのコレ
クタ電位を前記第２のトランジスタのベース・エミッタ
間のバイアス電源として前記第２のトランジスタのベー
スに印加する第４の抵抗とを具備している。
【００１３】さらに、ベースに入力信号が供給され、コ
レクタが電源端子に接続される場合はエミッタが前記出
力端子に接続され、コレクタが前記出力端子に接続され
る場合はエミッタが接地される第１のトランジスタと、
エミッタが前記第１のトランジスタのエミッタに接続さ
れた第２のトランジスタと、前記第２のトランジスタの
ベースとコレクタ間に接続された第１の抵抗と、前記第
１のトランジスタのベースと前記第２のトランジスタの
コレクタ間に設けられた第２の抵抗と、前記第２のトラ
ンジスタのベースと前記電源端子の間に接続された第１
の定電流源とを具備している。
レクタが電源端子に接続される場合はエミッタが前記出
力端子に接続され、コレクタが前記出力端子に接続され
る場合はエミッタが接地される第１のトランジスタと、
エミッタが前記第１のトランジスタのエミッタに接続さ
れた第２のトランジスタと、前記第２のトランジスタの
ベースとコレクタ間に接続された第１の抵抗と、前記第
１のトランジスタのベースと前記第２のトランジスタの
コレクタ間に設けられた第２の抵抗と、前記第２のトラ
ンジスタのベースと前記電源端子の間に接続された第１
の定電流源とを具備している。
【００１４】また、ベースに入力信号が供給され、コレ
クタが電源端子に接続される場合はエミッタが出力端子
に接続され、コレクタが前記出力端子に接続される場合
はエミッタが接地される第１のトランジスタと、エミッ
タが前記第１のトランジスタのエミッタに接続された第
２のトランジスタと、アノードが前記第２のトランジス
タのベースに接続され、カソードが前記第２のトランジ
スタのコレクタに接続された第１のダイオードと、アノ
ードが前記第１のトランジスタのベースに接続され、カ
ソードが前記第２のトランジスタのコレクタに接続され
た第２のダイオードと、前記第２のトランジスタのベー
スと前記電源端子の相互間に接続された定電流源とを具
備している。
クタが電源端子に接続される場合はエミッタが出力端子
に接続され、コレクタが前記出力端子に接続される場合
はエミッタが接地される第１のトランジスタと、エミッ
タが前記第１のトランジスタのエミッタに接続された第
２のトランジスタと、アノードが前記第２のトランジス
タのベースに接続され、カソードが前記第２のトランジ
スタのコレクタに接続された第１のダイオードと、アノ
ードが前記第１のトランジスタのベースに接続され、カ
ソードが前記第２のトランジスタのコレクタに接続され
た第２のダイオードと、前記第２のトランジスタのベー
スと前記電源端子の相互間に接続された定電流源とを具
備している。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の実施例を示す。
従来例においては、出力段の増幅回路を増幅率が固定さ
れたカレントミラー回路で構成されていたため、上述の
問題点が生じていた。そこで、本実施例では入力信号の
振幅に応じて増幅回路の電流増幅率が変化するようにし
ている。
施の形態を説明する。図１は、本発明の実施例を示す。
従来例においては、出力段の増幅回路を増幅率が固定さ
れたカレントミラー回路で構成されていたため、上述の
問題点が生じていた。そこで、本実施例では入力信号の
振幅に応じて増幅回路の電流増幅率が変化するようにし
ている。
【００１６】図１において、入力信号Ａは、キャパシタ
Ｃ２を介して入力端子１１に供給され、入力信号Ａと逆
位相の入力信号／Ａは、キャパシタＣ３を介して入力端
子１２に供給される。前記入力端子１１は駆動回路Ａ１
の入力端に接続されている。駆動回路Ａ１の出力端は、
抵抗Ｒ３を介してトランジスタＱ１のコレクタに接続さ
れるとともに、トランジスタＱ３のベースに接続され
る。定電流源Ｉ１の一端は電源端子１３に接続され、定
電流源Ｉ１の他端はトランジスタＱ１のベースに接続さ
れるとともに、抵抗Ｒ１を介してトランジスタＱ１のコ
レクタに接続される。トランジスタＱ３のコレクタは前
記電源端子１３に接続され、トランジスタＱ３のエミッ
タはトランジスタＱ１のエミッタとともに出力端子１４
に接続される。
Ｃ２を介して入力端子１１に供給され、入力信号Ａと逆
位相の入力信号／Ａは、キャパシタＣ３を介して入力端
子１２に供給される。前記入力端子１１は駆動回路Ａ１
の入力端に接続されている。駆動回路Ａ１の出力端は、
抵抗Ｒ３を介してトランジスタＱ１のコレクタに接続さ
れるとともに、トランジスタＱ３のベースに接続され
る。定電流源Ｉ１の一端は電源端子１３に接続され、定
電流源Ｉ１の他端はトランジスタＱ１のベースに接続さ
れるとともに、抵抗Ｒ１を介してトランジスタＱ１のコ
レクタに接続される。トランジスタＱ３のコレクタは前
記電源端子１３に接続され、トランジスタＱ３のエミッ
タはトランジスタＱ１のエミッタとともに出力端子１４
に接続される。
【００１７】前記入力端子１２は駆動回路Ａ２の入力端
に接続される。この駆動回路Ａ２の出力端は、抵抗Ｒ４
を介してトランジスタＱ２のコレクタに接続されるとと
もに、トランジスタＱ４のベースに接続される。定電流
源Ｉ２の一端は前記電源端子１３に接続され、定電流源
Ｉ２の他端はトランジスタＱ２のベースに接続されると
ともに、抵抗Ｒ２を介してトランジスタＱ２のコレクタ
に接続される。トランジスタＱ４のコレクタは前記出力
端子１４に接続され、トランジスタＱ４のエミッタはト
ランジスタＱ２のエミッタとともに接地端子１５に接続
されている。前記駆動回路Ａ１、Ａ２には前記電源端子
１３から電源が供給されている。
に接続される。この駆動回路Ａ２の出力端は、抵抗Ｒ４
を介してトランジスタＱ２のコレクタに接続されるとと
もに、トランジスタＱ４のベースに接続される。定電流
源Ｉ２の一端は前記電源端子１３に接続され、定電流源
Ｉ２の他端はトランジスタＱ２のベースに接続されると
ともに、抵抗Ｒ２を介してトランジスタＱ２のコレクタ
に接続される。トランジスタＱ４のコレクタは前記出力
端子１４に接続され、トランジスタＱ４のエミッタはト
ランジスタＱ２のエミッタとともに接地端子１５に接続
されている。前記駆動回路Ａ１、Ａ２には前記電源端子
１３から電源が供給されている。
【００１８】以下、図１に示した回路の動作を説明す
る。まず、入力端子１１が無信号であるとき、駆動回路
Ａ１はアイドリング電流Ｉ３を出力している。トランジ
スタＱ１，Ｑ３のベース・エミッタ間電圧をそれぞれＶ
ＢＥＱ１、ＶＢＥＱ３とすると、 ＶＢＥＱ３＝ＶＢＥＱ１＋（−Ｒ１・Ｉ１＋Ｒ３・Ｉ
３） となる。ここで、ＶＢＥＱ３はクロスオーバ歪みが生じ
ないようにするため、例えばＶＢＥＱ３に応じてエミッ
タ電流が立ち上がる近傍の値に設定されている。したが
って、Ｉ３の多くは抵抗Ｒ３を流れ、トランジスタＱ３
のベースにはほとんど流れない。Ｉ１とＩ３比やＲ１と
Ｒ３の比を設定するとともに、トランジスタＱ１のエミ
ッタ面積とトランジスタＱ３の面積の比すなわちカレン
トミラー比を設定することにより、トランジスタＱ３の
例えばエミッタ電流、すなわちアイドリング電流Ｉ５を
設定することができる。
る。まず、入力端子１１が無信号であるとき、駆動回路
Ａ１はアイドリング電流Ｉ３を出力している。トランジ
スタＱ１，Ｑ３のベース・エミッタ間電圧をそれぞれＶ
ＢＥＱ１、ＶＢＥＱ３とすると、 ＶＢＥＱ３＝ＶＢＥＱ１＋（−Ｒ１・Ｉ１＋Ｒ３・Ｉ
３） となる。ここで、ＶＢＥＱ３はクロスオーバ歪みが生じ
ないようにするため、例えばＶＢＥＱ３に応じてエミッ
タ電流が立ち上がる近傍の値に設定されている。したが
って、Ｉ３の多くは抵抗Ｒ３を流れ、トランジスタＱ３
のベースにはほとんど流れない。Ｉ１とＩ３比やＲ１と
Ｒ３の比を設定するとともに、トランジスタＱ１のエミ
ッタ面積とトランジスタＱ３の面積の比すなわちカレン
トミラー比を設定することにより、トランジスタＱ３の
例えばエミッタ電流、すなわちアイドリング電流Ｉ５を
設定することができる。
【００１９】例えば、Ｉ１：Ｉ３＝１：Ｎ１、Ｒ１：Ｒ
３＝Ｎ１：１とし、トランジスタＱ１のエミッタ面積：
トランジスタＱ３のエミッタ面積＝１：Ｎ２とすると、
アイドリング電流Ｉ５は、次式のようになる。
３＝Ｎ１：１とし、トランジスタＱ１のエミッタ面積：
トランジスタＱ３のエミッタ面積＝１：Ｎ２とすると、
アイドリング電流Ｉ５は、次式のようになる。
【００２０】 Ｉ５＝Ｎ２・（１／Ｎ１＋１）・Ｉ３ ＝Ｎ２・（Ｎ１＋１）・Ｉ１ ここで、Ｎ１は１以上の任意の数、例えば“２”であ
り、Ｎ２は１以上の任意の数、例えば“４”である。
り、Ｎ２は１以上の任意の数、例えば“４”である。
【００２１】このように、無信号時におけるアイドリン
グ電流Ｉ５はカレントミラー比に応じて増幅された電流
である。よって、抵抗Ｒ１，Ｒ３の抵抗値や定電流源の
電流値Ｉ１やカレントミラー比を適切に選択することに
より、クロスオーバ歪みが小さくなるようなアイドリン
グ電流Ｉ５を設定することができる。
グ電流Ｉ５はカレントミラー比に応じて増幅された電流
である。よって、抵抗Ｒ１，Ｒ３の抵抗値や定電流源の
電流値Ｉ１やカレントミラー比を適切に選択することに
より、クロスオーバ歪みが小さくなるようなアイドリン
グ電流Ｉ５を設定することができる。
【００２２】トランジスタＱ２，Ｑ４、抵抗Ｒ２，Ｒ
４、定電流源Ｉ２よりなる増幅回路についても、駆動回
路Ａ２の無信号時の出力電流をＩ４とし、トランジスタ
Ｑ４のコレクタ電流すなわちアイドリング電流をＩ６と
すると、前記Ｉ５と同様にしてＩ６を設定することがで
きる。この場合、トランジスタＱ４のコレクタにはトラ
ンジスタＱ１のエミッタ電流が流れるため、その電流を
吸収できるようにトランジスタＱ４のエミッタ面積を増
やす必要がある。
４、定電流源Ｉ２よりなる増幅回路についても、駆動回
路Ａ２の無信号時の出力電流をＩ４とし、トランジスタ
Ｑ４のコレクタ電流すなわちアイドリング電流をＩ６と
すると、前記Ｉ５と同様にしてＩ６を設定することがで
きる。この場合、トランジスタＱ４のコレクタにはトラ
ンジスタＱ１のエミッタ電流が流れるため、その電流を
吸収できるようにトランジスタＱ４のエミッタ面積を増
やす必要がある。
【００２３】次に、入力端子１１に信号Ａが供給され、
入力端子１２に信号Ａと逆位相の信号／Ａが供給された
場合について説明する。駆動回路Ａ１、Ａ２の前記無信
号時の出力電流に対する変化電流をそれぞれΔＩＳ１，
ΔＩＳ２とする。さらに、このときの負荷ＲＬに対する
トランジスタＱ３，Ｑ４の出力電流の変化量をそれぞれ
ΔＩ５，ΔＩ６とする。
入力端子１２に信号Ａと逆位相の信号／Ａが供給された
場合について説明する。駆動回路Ａ１、Ａ２の前記無信
号時の出力電流に対する変化電流をそれぞれΔＩＳ１，
ΔＩＳ２とする。さらに、このときの負荷ＲＬに対する
トランジスタＱ３，Ｑ４の出力電流の変化量をそれぞれ
ΔＩ５，ΔＩ６とする。
【００２４】入力信号Ａが比較的小振幅の領域では、Δ
ＩＳ１のほとんどが抵抗Ｒ３を流れ、抵抗Ｒ３における
電圧降下Ｒ３・ΔＩＳ１だけＶＢＥＱ３が増加する。よ
って、ΔＩ５は、ΔＩＳ１に対して指数関数的に増大す
る。ΔＩＳ２とΔＩ６についてもこれと同様のことが言
える。
ＩＳ１のほとんどが抵抗Ｒ３を流れ、抵抗Ｒ３における
電圧降下Ｒ３・ΔＩＳ１だけＶＢＥＱ３が増加する。よ
って、ΔＩ５は、ΔＩＳ１に対して指数関数的に増大す
る。ΔＩＳ２とΔＩ６についてもこれと同様のことが言
える。
【００２５】さらに入力信号Ａの振幅が大きくなる場
合、ΔＩ５がＶＢＥＱ３に対して指数関数的に増大して
いくため、ΔＩ５が増加してもＶＢＥＱ３がほとんど増
加しなくなる。ＶＢＥＱ３がほとんど変化せず、かつＶ
ＢＥＱ３＝ＶＢＥＱ１−（抵抗Ｒ１における電圧降下）
＋（抵抗Ｒ３における電圧降下）が成り立っているの
で、ΔＩＳ１の増加分は抵抗Ｒ３にはほとんど流れなく
なる。よって、ΔＩＳ１はトランジスタＱ３のベースを
流れるようになり、トランジスタＱ３の電流利得をβと
すると、ΔＩ５はβ・ΔＩＳ１に漸近するようになる。
ΔＩＳ２とΔＩ６についても同様のことが言える。
合、ΔＩ５がＶＢＥＱ３に対して指数関数的に増大して
いくため、ΔＩ５が増加してもＶＢＥＱ３がほとんど増
加しなくなる。ＶＢＥＱ３がほとんど変化せず、かつＶ
ＢＥＱ３＝ＶＢＥＱ１−（抵抗Ｒ１における電圧降下）
＋（抵抗Ｒ３における電圧降下）が成り立っているの
で、ΔＩＳ１の増加分は抵抗Ｒ３にはほとんど流れなく
なる。よって、ΔＩＳ１はトランジスタＱ３のベースを
流れるようになり、トランジスタＱ３の電流利得をβと
すると、ΔＩ５はβ・ΔＩＳ１に漸近するようになる。
ΔＩＳ２とΔＩ６についても同様のことが言える。
【００２６】このように本実施例では、増幅回路の増幅
率を無信号時と大振幅時とで別個に設定できる。このた
め、ミラー比を出力トランジスタＱ３、Ｑ４の電流利得
βより小さくすることにより、アイドリング電流を増加
することなく負荷に大電力を供給することができる。ま
た、ミラー比を小さくすることができるので、出力トラ
ンジスタＱ３，Ｑ４の面積を小さくし、チップ面積を削
減できる。
率を無信号時と大振幅時とで別個に設定できる。このた
め、ミラー比を出力トランジスタＱ３、Ｑ４の電流利得
βより小さくすることにより、アイドリング電流を増加
することなく負荷に大電力を供給することができる。ま
た、ミラー比を小さくすることができるので、出力トラ
ンジスタＱ３，Ｑ４の面積を小さくし、チップ面積を削
減できる。
【００２７】しかも、この回路の場合、無信号時の電流
設定は、抵抗Ｒ１とＲ３の比（抵抗Ｒ２とＲ４の比）と
トランジスタＱ１とＱ３のエミッタ面積比（トランジス
タＱ２とＱ４のエミッタ面積比）で決定できるため、ア
イドリング電流のばらつきを少なくできる。また、電流
増幅する一方の回路のトランジスタが動作状態である場
合、これと逆相側の回路のトランジスタはオフ状態とな
らない。したがって、従来の回路のように、各トランジ
スタに動作遅れが生じないため、発振せずに安定な動作
が可能である。
設定は、抵抗Ｒ１とＲ３の比（抵抗Ｒ２とＲ４の比）と
トランジスタＱ１とＱ３のエミッタ面積比（トランジス
タＱ２とＱ４のエミッタ面積比）で決定できるため、ア
イドリング電流のばらつきを少なくできる。また、電流
増幅する一方の回路のトランジスタが動作状態である場
合、これと逆相側の回路のトランジスタはオフ状態とな
らない。したがって、従来の回路のように、各トランジ
スタに動作遅れが生じないため、発振せずに安定な動作
が可能である。
【００２８】図２は、図１に示した本発明の実施例の変
形例である。これは、図１に示した実施例における駆動
回路Ａ１，Ａ２及び定電流源Ｉ１，Ｉ２の回路の一例を
示したものである。図２において、図１と同一部分には
同一符号を付す。
形例である。これは、図１に示した実施例における駆動
回路Ａ１，Ａ２及び定電流源Ｉ１，Ｉ２の回路の一例を
示したものである。図２において、図１と同一部分には
同一符号を付す。
【００２９】図２において、入力端子１１は抵抗Ｒ７の
一端及びトランジスタＱ９のベースに接続され、抵抗Ｒ
７の他端は抵抗Ｒ５の一端、トランジスタＱ５のコレク
タ、トランジスタＱ７のベースに接続される。抵抗Ｒ５
の他端はトランジスタＱ５のベースに接続され、トラン
ジスタＱ５のコレクタは定電流源Ｉ７を介して接地端子
１５に接続される。前記トランジスタＱ５、Ｑ７、Ｑ９
のエミッタは電源端子１３に接続される。トランジスタ
Ｑ７のコレクタは、図１に示した実施例における定電流
源Ｉ１の出力端子であり、抵抗Ｒ１の一端及びトランジ
スタＱ１のベースに接続される。また、トランジスタＱ
９のコレクタは駆動回路Ａ１の出力端子である。
一端及びトランジスタＱ９のベースに接続され、抵抗Ｒ
７の他端は抵抗Ｒ５の一端、トランジスタＱ５のコレク
タ、トランジスタＱ７のベースに接続される。抵抗Ｒ５
の他端はトランジスタＱ５のベースに接続され、トラン
ジスタＱ５のコレクタは定電流源Ｉ７を介して接地端子
１５に接続される。前記トランジスタＱ５、Ｑ７、Ｑ９
のエミッタは電源端子１３に接続される。トランジスタ
Ｑ７のコレクタは、図１に示した実施例における定電流
源Ｉ１の出力端子であり、抵抗Ｒ１の一端及びトランジ
スタＱ１のベースに接続される。また、トランジスタＱ
９のコレクタは駆動回路Ａ１の出力端子である。
【００３０】反転信号が供給される入力端子１２は、抵
抗Ｒ８の一端及びトランジスタＱ１０のベースに接続さ
れ、抵抗Ｒ８の他端は抵抗Ｒ６の一端、トランジスタＱ
６のコレクタ、トランジスタＱ８のベースに接続され
る。抵抗Ｒ６の他端はトランジスタＱ６のベースに接続
され、トランジスタＱ６のコレクタは定電流源Ｉ８を介
して接地端子１５に接続される。前記トランジスタＱ
６、Ｑ８、Ｑ１０のエミッタは電源端子１３に接続され
る。トランジスタＱ８のコレクタは、図１に示した実施
例における定電流源Ｉ２の出力端子であり、トランジス
タＱ２のベースに接続されるとともに、抵抗Ｒ２を介し
てトランジスタＱ２のコレクタに接続される。前記トラ
ンジスタＱ１０のコレクタは駆動回路Ａ２の出力端子で
ある。
抗Ｒ８の一端及びトランジスタＱ１０のベースに接続さ
れ、抵抗Ｒ８の他端は抵抗Ｒ６の一端、トランジスタＱ
６のコレクタ、トランジスタＱ８のベースに接続され
る。抵抗Ｒ６の他端はトランジスタＱ６のベースに接続
され、トランジスタＱ６のコレクタは定電流源Ｉ８を介
して接地端子１５に接続される。前記トランジスタＱ
６、Ｑ８、Ｑ１０のエミッタは電源端子１３に接続され
る。トランジスタＱ８のコレクタは、図１に示した実施
例における定電流源Ｉ２の出力端子であり、トランジス
タＱ２のベースに接続されるとともに、抵抗Ｒ２を介し
てトランジスタＱ２のコレクタに接続される。前記トラ
ンジスタＱ１０のコレクタは駆動回路Ａ２の出力端子で
ある。
【００３１】図２に示す回路の動作は、図１と同様であ
る。図３は、本発明の第２の実施例を示す。本実施例
は、図１に示した回路の抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を
それぞれダイオードＤ１，Ｄ２，Ｄ３，Ｄ４で置き換え
たものである。
る。図３は、本発明の第２の実施例を示す。本実施例
は、図１に示した回路の抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を
それぞれダイオードＤ１，Ｄ２，Ｄ３，Ｄ４で置き換え
たものである。
【００３２】図３に示した回路において、ダイオードＤ
１のアノードは定電流源Ｉ１の出力端子及びトランジス
タＱ１のベースに接続され、ダイオードＤ１のカソード
はトランジスタＱ１のコレクタに接続されている。ま
た、ダイオードＤ３のアノードは駆動回路Ａ１の出力端
子に接続され、カソードはトランジスタＱ１のコレクタ
に接続されている。ダイオードＤ２のアノードは定電流
源Ｉ２の出力端子及びトランジスタＱ２のベースに接続
され、ダイオードＤ２のカソードはトランジスタＱ２の
コレクタに接続されている。また、ダイオードＤ４のア
ノードは駆動回路Ａ２の出力端子に接続され、カソード
はトランジスタＱ２のコレクタに接続されている。
１のアノードは定電流源Ｉ１の出力端子及びトランジス
タＱ１のベースに接続され、ダイオードＤ１のカソード
はトランジスタＱ１のコレクタに接続されている。ま
た、ダイオードＤ３のアノードは駆動回路Ａ１の出力端
子に接続され、カソードはトランジスタＱ１のコレクタ
に接続されている。ダイオードＤ２のアノードは定電流
源Ｉ２の出力端子及びトランジスタＱ２のベースに接続
され、ダイオードＤ２のカソードはトランジスタＱ２の
コレクタに接続されている。また、ダイオードＤ４のア
ノードは駆動回路Ａ２の出力端子に接続され、カソード
はトランジスタＱ２のコレクタに接続されている。
【００３３】この回路において、ダイオードＤ１，Ｄ３
における電圧降下をそれぞれＶＦＤ１，ＶＦＤ３とする
と、入力端子１１が無信号時、トランジスタＱ３のベー
ス・エミッタ間は、ＶＢＥＱ１−ＶＦＤ１＋ＶＦＤ３な
る電圧でバイアスされている。よって、図１に示した実
施例と同様に、Ｉ１とＩ３の比やダイオードＤ１の素子
面積とダイオードＤ３の素子面積の比やトランジスタＱ
１のエミッタ面積とトランジスタＱ３のエミッタ面積の
比を設定することにより、所望のアイドリング電流Ｉ５
を得ることができる。
における電圧降下をそれぞれＶＦＤ１，ＶＦＤ３とする
と、入力端子１１が無信号時、トランジスタＱ３のベー
ス・エミッタ間は、ＶＢＥＱ１−ＶＦＤ１＋ＶＦＤ３な
る電圧でバイアスされている。よって、図１に示した実
施例と同様に、Ｉ１とＩ３の比やダイオードＤ１の素子
面積とダイオードＤ３の素子面積の比やトランジスタＱ
１のエミッタ面積とトランジスタＱ３のエミッタ面積の
比を設定することにより、所望のアイドリング電流Ｉ５
を得ることができる。
【００３４】また、入力端子１１に小振幅の入力信号Ａ
が供給された場合、無信号時の駆動回路Ａ１の出力電流
に対してΔＩＳ１だけ増加する。この電流の増加分ΔＩ
Ｓ１は、ダイオードＤ３とトランジスタＱ３のベースに
流れてＶＦＤ３とＶＢＥＱ３を同時に増加させる。この
場合、ダイオードＤ３を流れる電流はダイオードＤ１に
よりトランジスタＱ１のベースに至ることが阻止され
る。このため、第１の実施例のように、駆動回路Ａ１の
出力電流が抵抗Ｒ３、Ｒ１を介してトランジスタＱ１の
ベースに流れ、ベース電流を増加させることがない。し
たがって、トランジスタＱ１のベース電流はほとんど増
えず、その結果、ダイオードＤ３を流れる電流はあまり
増えない。このため、図１に示した回路の場合より、Δ
ＩＳ１の振幅が小さい段階でΔＩＳ１の多くはトランジ
スタＱ３のベースに流れるようになる。
が供給された場合、無信号時の駆動回路Ａ１の出力電流
に対してΔＩＳ１だけ増加する。この電流の増加分ΔＩ
Ｓ１は、ダイオードＤ３とトランジスタＱ３のベースに
流れてＶＦＤ３とＶＢＥＱ３を同時に増加させる。この
場合、ダイオードＤ３を流れる電流はダイオードＤ１に
よりトランジスタＱ１のベースに至ることが阻止され
る。このため、第１の実施例のように、駆動回路Ａ１の
出力電流が抵抗Ｒ３、Ｒ１を介してトランジスタＱ１の
ベースに流れ、ベース電流を増加させることがない。し
たがって、トランジスタＱ１のベース電流はほとんど増
えず、その結果、ダイオードＤ３を流れる電流はあまり
増えない。このため、図１に示した回路の場合より、Δ
ＩＳ１の振幅が小さい段階でΔＩＳ１の多くはトランジ
スタＱ３のベースに流れるようになる。
【００３５】さらに、入力信号Ａの振幅が大きくなる
と、図１に示した実施例の場合と同様にＶＢＥＱ３の増
加が抑制されるため、トランジスタＱ３の電流利得をβ
とすると、Ｉ５はβ・ΔＩＳ１に近くなる。
と、図１に示した実施例の場合と同様にＶＢＥＱ３の増
加が抑制されるため、トランジスタＱ３の電流利得をβ
とすると、Ｉ５はβ・ΔＩＳ１に近くなる。
【００３６】また、トランジスタＱ２，Ｑ４、ダイオー
ドＤ２，Ｄ４、定電流源Ｉ２から構成される増幅回路に
ついても上記と同様のことが成り立つ。第２の実施例に
よっても、第１の実施例と同様にアイドリング電流を大
きくすることなく入力信号の電流増幅率を大きくするこ
とが可能となる。
ドＤ２，Ｄ４、定電流源Ｉ２から構成される増幅回路に
ついても上記と同様のことが成り立つ。第２の実施例に
よっても、第１の実施例と同様にアイドリング電流を大
きくすることなく入力信号の電流増幅率を大きくするこ
とが可能となる。
【００３７】図４は、図２に示す回路を変形したこの発
明の第３の実施例を示すものであり、図２に示すプッシ
ュプル回路の片側のみを用いてＡ級増幅器を構成してい
る。図４において、図２と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
明の第３の実施例を示すものであり、図２に示すプッシ
ュプル回路の片側のみを用いてＡ級増幅器を構成してい
る。図４において、図２と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
【００３８】図４において、トランジスタＱ１、Ｑ３の
エミッタと接地端子１５の間には抵抗Ｒ９が接続されて
いる。この実施例によっても第１の実施例と同様の効果
を得ることができる。
エミッタと接地端子１５の間には抵抗Ｒ９が接続されて
いる。この実施例によっても第１の実施例と同様の効果
を得ることができる。
【００３９】さらに、この回路において、入力端子１１
が無信号時、トランジスタＱ１，Ｑ２，Ｑ４，Ｑ５，抵
抗Ｒ１，Ｒ２により設定された電流と、抵抗Ｒ９の抵抗
値を調整することにより、入力端子１１に信号に対応し
て出力端子１４から出力される信号の中点の電位（振幅
の中心の電圧）を任意に設定できる。この実施例の場
合、中点の電位を（Ｖcc−ＶＦ）／２に設定できる。こ
こで、Ｖccは電源電圧、ＶＦはトランジスタＱ３の順方
向の電圧である。
が無信号時、トランジスタＱ１，Ｑ２，Ｑ４，Ｑ５，抵
抗Ｒ１，Ｒ２により設定された電流と、抵抗Ｒ９の抵抗
値を調整することにより、入力端子１１に信号に対応し
て出力端子１４から出力される信号の中点の電位（振幅
の中心の電圧）を任意に設定できる。この実施例の場
合、中点の電位を（Ｖcc−ＶＦ）／２に設定できる。こ
こで、Ｖccは電源電圧、ＶＦはトランジスタＱ３の順方
向の電圧である。
【００４０】図５は、図４を変形したこの発明の第４の
実施例を示すものであり、図４と同一部分には同一符号
を付す。図５において、トランジスタＱ１、Ｑ３のエミ
ッタは、接地端子１５に接続され、トランジスタＱ３の
コレクタが出力端子１４に接続されている。このトラン
ジスタＱ３のコレクタと電源端子１３の間には抵抗Ｒ１
０が接続されている。この実施例によっても、第３の実
施例と同様の効果をできる。この実施例の場合、中点の
電位をＶcc／２に設定できる。
実施例を示すものであり、図４と同一部分には同一符号
を付す。図５において、トランジスタＱ１、Ｑ３のエミ
ッタは、接地端子１５に接続され、トランジスタＱ３の
コレクタが出力端子１４に接続されている。このトラン
ジスタＱ３のコレクタと電源端子１３の間には抵抗Ｒ１
０が接続されている。この実施例によっても、第３の実
施例と同様の効果をできる。この実施例の場合、中点の
電位をＶcc／２に設定できる。
【００４１】図６は、図４を変形したこの発明の第５の
実施例を示し、図７は図５を変形したこの発明の第６の
実施例を示している。図６、図７おいて、図４、図５と
同一部分には同一符号を付す。
実施例を示し、図７は図５を変形したこの発明の第６の
実施例を示している。図６、図７おいて、図４、図５と
同一部分には同一符号を付す。
【００４２】図６、図７において、図４、図５に示す抵
抗Ｒ１、Ｒ３はそれぞれダイオードＤ１、Ｄ３に代えら
れている。第５、第６の実施例によっても、第３、第４
の実施例と同様の効果を得ることができる。しかも、ダ
イオードを使用することにより、抵抗を使用する場合に
比べて、集積度を向上できる利点がある。その他、この
発明の要旨を変えない範囲において種々変形実施可能な
ことは勿論である。
抗Ｒ１、Ｒ３はそれぞれダイオードＤ１、Ｄ３に代えら
れている。第５、第６の実施例によっても、第３、第４
の実施例と同様の効果を得ることができる。しかも、ダ
イオードを使用することにより、抵抗を使用する場合に
比べて、集積度を向上できる利点がある。その他、この
発明の要旨を変えない範囲において種々変形実施可能な
ことは勿論である。
【００４３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、入力信号が無信号であるとき、第１、第２の駆動回
路の出力電流は、カレントミラー比で増幅され、入力信
号が大振幅であるときは第１、第２のトランジスタの電
流利得βで増幅される。このため、アイドリング電流を
小さくしつつ十分な電流を出力できる。また、第１、第
２のトランジスタの面積を小さくすることができるた
め、この回路を集積化した場合チップ面積を縮小でき
る。
ば、入力信号が無信号であるとき、第１、第２の駆動回
路の出力電流は、カレントミラー比で増幅され、入力信
号が大振幅であるときは第１、第２のトランジスタの電
流利得βで増幅される。このため、アイドリング電流を
小さくしつつ十分な電流を出力できる。また、第１、第
２のトランジスタの面積を小さくすることができるた
め、この回路を集積化した場合チップ面積を縮小でき
る。
【００４４】しかも、アイドリング電流を増加させず
に、アイドリング電流のばらつきを少なくできるため、
電流の利用効率を向上できる。さらに、本発明のプッシ
ュプル増幅回路は、反転信号を増幅している時、非反転
信号を増幅する回路は停止していないため、非反転信号
を増幅する際、動作の遅延を防止できる。このため、発
振を防止して安定な動作が可能となる。
に、アイドリング電流のばらつきを少なくできるため、
電流の利用効率を向上できる。さらに、本発明のプッシ
ュプル増幅回路は、反転信号を増幅している時、非反転
信号を増幅する回路は停止していないため、非反転信号
を増幅する際、動作の遅延を防止できる。このため、発
振を防止して安定な動作が可能となる。
【図１】図１は、本発明の第１の実施例を示す回路図。
【図２】図２は、本発明の第１の実施例を具体的示す回
路図。
路図。
【図３】図３は、本発明の第２の実施例を示す回路図。
【図４】図４は、本発明の第３の実施例を示す回路図。
【図５】図５は、本発明の第４の実施例を示す回路図。
【図６】図６は、本発明の第５の実施例を示す回路図。
【図７】図７は、本発明の第６の実施例を示す回路図。
【図８】図８は、従来例を示す回路図。
【図９】図９は、他の従来例を示す回路図。
Ａ…入力信号、 ／Ａ…反転入力信号、 Ａ１、Ａ２…駆動回路、 Ｉ１、Ｉ２…定電流源、 Ｑ１、Ｑ２、Ｑ３、Ｑ４…トランジスタ、 Ｒ１、Ｒ２、Ｒ３、Ｒ４…抵抗、 Ｄ１、Ｄ２、Ｄ３、Ｄ４…ダイオード、 ＲＬ…負荷。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/30
Claims (17)
- 【請求項１】 エミッタが出力端子に接続され、コレク
タが電源端子に接続され、ベースに信号電流が供給され
るエミッタフォロワの第１のトランジスタと、 エミッタが接地され、コレクタが前記出力端子に接続さ
れ、ベースに信号電流が供給され、前記第１のトランジ
スタとともにプッシュプル増幅器を構成する第２のトラ
ンジスタと、 第１の入力端子に信号が供給され、第１の出力端子が前
記第１のトランジスタのベースに接続され、前記第１の
入力端子が無信号時に、前記第１の出力端子からアイド
リング電流を出力する第１の駆動回路と、 第２の入力端子に前記第１の入力端子に供給される信号
の反転信号が供給され、第２の出力端子が前記第２のト
ランジスタのベースに接続され、第２の入力端子が無信
号時に、出力端子からアイドリング信号を出力する第２
の駆動回路と、 前記第１のトランジスタのベース・エミッタ間に接続さ
れ、第１の定電流源から供給される定電流に応じて、動
作する第３のトランジスタを有し、前記無信号時に前記
第１の出力端子から出力されるアイドリング電流の多く
を流して、前記第１のトランジスタのベースに流れるア
イドリング電流を減少させ、前記第１の入力端子に入力
信号が供給された時、この入力信号に応じて前記第１の
トランジスタのベース・エミッタ間電圧を制御する第１
の制御回路と、 前記第２のトランジスタのベース・エミッタ間に接続さ
れ、第２の定電流源から供給される定電流に応じて、動
作する第４のトランジスタを有し、前記無信号時に前記
第２の出力端子から出力されるアイドリング電流の多く
を流して、前記第２のトランジスタのベースに流れるア
イドリング電流を減少させ、前記第２の入力端子に入力
信号が供給された時、この入力信号に応じて前記第２の
トランジスタのベース・エミッタ間電圧を制御する第２
の制御回路とを具備することを特徴とする増幅回路。 - 【請求項２】 前記第１の制御回路は、 コレクタ・ベース間に第１の抵抗が設けられ、ベースに
前記第１の定電流源が接続された前記第３のトランジス
タと、 前記第１のトランジスタのベースと前記第３のトランジ
スタのコレクタとの間に接続され、前記第３のトランジ
スタのコレクタ電位を前記第１のトランジスタのベース
・エミッタ間のバイアス電源として前記第１のトランジ
スタのベースに印加する第２の抵抗とを具備することを
特徴とする請求項１記載の増幅回路。 - 【請求項３】 前記第２の制御回路は、 コレクタ・ベース間に第３の抵抗が設けられ、ベースに
前記第２の定電流源が接続された前記第４のトランジス
タと、 前記第２のトランジスタのベースと前記第４のトランジ
スタのコレクタとの間に接続され、前記第４のトランジ
スタのコレクタ電位を前記第２のトランジスタのベース
・エミッタ間のバイアス電源として前記第２のトランジ
スタのベースに印加する第４の抵抗とを具備することを
特徴とする請求項１記載の増幅回路。 - 【請求項４】 前記第１のトランジスタのエミッタ面積
と前記第３のトランジスタのエミッタ面積の比は、前記
第１のトランジスタのエミッタ接地電流増幅率よりも小
さいことを特徴とする請求項２記載の増幅回路。 - 【請求項５】 前記第２のトランジスタのエミッタ面積
と前記第４のトランジスタのエミッタ面積の比は、前記
第２のトランジスタのエミッタ接地電流増幅率よりも小
さいことを特徴とする請求項３記載の増幅回路。 - 【請求項６】 前記第１の制御回路は、 コレクタ・ベース間に第１のダイオードが接続され、ベ
ースに前記第１の定電流源が接続された前記第３のトラ
ンジスタと、 前記第１のトランジスタのベースと前記第３のトランジ
スタのコレクタとの間に接続され、前記第３のトランジ
スタのコレクタ電位を前記第１のトランジスタのベース
・エミッタ間のバイアス電源として前記第１のトランジ
スタのベースに印加する第２のダイオードとを具備する
ことを特徴とする請求項１記載の増幅回路。 - 【請求項７】 前記第２の制御回路は、 コレクタ・ベース間に第３のダイオードが設けられ、ベ
ースに前記第２の定電流源が接続された前記第４のトラ
ンジスタと、 前記第２のトランジスタのベースと前記第４のトランジ
スタのコレクタとの間に接続され、前記第４のトランジ
スタのコレクタ電位を前記第２のトランジスタのベース
・エミッタ間のバイアス電源として前記第２のトランジ
スタのベースに印加する第４のダイオードとを具備する
ことを特徴とする請求項１記載の増幅回路。 - 【請求項８】 エミッタが出力端子に接続され、コレク
タが電源端子に接続され、ベースに信号電流が供給され
るエミッタフォロワの第１のトランジスタと、 エミッタが接地され、コレクタが前記出力端子に接続さ
れ、ベースに信号電流が供給され、前記第１のトランジ
スタとともにプッシュプル増幅器を構成する第２のトラ
ンジスタと、 コレクタ・ベース間に第１の抵抗が設けられ、ベースに
第１の定電流源が接続された第３のトランジスタと、 コレクタ・ベース間に第２の抵抗が設けられ、ベースに
第２の定電流源が接続された第４のトランジスタと、 前記第１のトランジスタのベースと前記第３のトランジ
スタのコレクタとの間に接続され、前記第３のトランジ
スタのコレクタ電位を前記第１のトランジスタのベース
・エミッタ間のバイアス電源として前記第１のトランジ
スタのベースに印加する第３の抵抗と、 前記第２のトランジスタのベースと前記第４のトランジ
スタのコレクタとの間に接続され、前記第４のトランジ
スタのコレクタ電位を前記第２のトランジスタのベース
・エミッタ間のバイアス電源として前記第２のトランジ
スタのベースに印加する第４の抵抗とを具備することを
特徴とする増幅回路。 - 【請求項９】 前記第１のトランジスタのエミッタ面積
と前記第３のトランジスタのエミッタ面積の比は、前記
第１のトランジスタのエミッタ接地電流増幅率よりも小
さく、前記第２のトランジスタのエミッタ面積と前記第
４のトランジスタのエミッタ面積の比は、前記第２のト
ランジスタのエミッタ接地電流増幅率よりも小さいこと
を特徴とする請求項８記載の増幅回路。 - 【請求項１０】 第１の入力端子に信号が供給され、第
１の出力端子が前記第１のトランジスタのベースに接続
され、前記第１の入力端子が無信号である場合、前記第
１の出力端子からアイドリング電流を出力する第１の駆
動回路と、 第２の入力端子に前記第１の入力端子に供給される信号
の反転信号が供給され、第２の出力端子が前記第２のト
ランジスタのベースに接続され、第２の入力端子が無信
号である場合、出力端子からアイドリング信号を出力す
る第２の駆動回路とをさらに具備することを特徴とする
請求項８記載の増幅回路。 - 【請求項１１】 ベースに入力信号が供給され、コレク
タに電源電圧が供給され、エミッタが前記出力端子に接
続された第１のトランジスタと、 エミッタが前記第１のトランジスタのエミッタに接続さ
れた第２のトランジスタと、 アノードが前記第２のトランジスタのベースに接続さ
れ、カソードが前記第２のトランジスタのコレクタに接
続された第１のダイオードと、 アノードが前記第１のトランジスタのベースに接続さ
れ、カソードが前記第２のトランジスタのコレクタに接
続された第２のダイオードと、 前記第２のトランジスタのベースと電源電圧間に接続さ
れた第１の定電流源と、 ベースに入力信号が供給され、コレクタが前記出力端子
に接続され、エミッタが接地された第３のトランジスタ
と、 エミッタが前記第３のトランジスタのエミッタに接続さ
れた第４のトランジスタと、 アノードが前記第４のトランジスタのベースに接続さ
れ、カソードが前記第４のトランジスタのコレクタに接
続された第３のダイオードと、 アノードが前記第３のトランジスタのベースに接続さ
れ、カソードが前記第４のトランジスタのコレクタに接
続された第４のダイオードと、 前記第４のトランジスタのベースと電源電圧間に設けら
れた第２の定電流源とを具備することを特徴とする増幅
回路。 - 【請求項１２】 前記第１のトランジスタのエミッタ面
積と前記第２のトランジスタのエミッタ面積の比は、前
記第１のトランジスタのエミッタ接地電流増幅率よりも
小さく、前記第３のトランジスタのエミッタ面積と前記
第４のトランジスタのエミッタ面積の比は、前記第３の
トランジスタのエミッタ接地電流増幅率よりも小さいこ
とを特徴とする請求項１１記載の増幅回路。 - 【請求項１３】 入力端子に信号が供給され、出力端子
が前記第１のトランジスタのベースに接続され、前記入
力端子が無信号時に出力端子からアイドリング電流を出
力する第１の駆動回路と、 入力端子に信号が供給され、出力端子が前記第３のトラ
ンジスタのベースに接続され、前記入力端子が無信号時
に出力端子からアイドリング電流を出力する第２の駆動
回路とをさらに具備することを特徴とする請求項８記載
の増幅回路。 - 【請求項１４】 ベースに入力信号が供給され、コレク
タが電源端子に接続される場合はエミッタが前記出力端
子に接続され、コレクタが前記出力端子に接続される場
合はエミッタが接地される第１のトランジスタと、 エミッタが前記第１のトランジスタのエミッタに接続さ
れた第２のトランジスタと、 前記第２のトランジスタのベースとコレクタ間に接続さ
れた第１の抵抗と、 前記第１のトランジスタのベースと前記第２のトランジ
スタのコレクタ間に設けられた第２の抵抗と、 前記第２のトランジスタのベースと前記電源端子の間に
接続された第１の定電流源とを具備することを特徴とす
る増幅回路。 - 【請求項１５】 ベースに入力信号が供給され、コレク
タが電源端子に接続される場合はエミッタが出力端子に
接続され、コレクタが前記出力端子に接続される場合は
エミッタが接地される第１のトランジスタと、 エミッタが前記第１のトランジスタのエミッタに接続さ
れた第２のトランジスタと、 アノードが前記第２のトランジスタのベースに接続さ
れ、カソードが前記第２のトランジスタのコレクタに接
続された第１のダイオードと、 アノードが前記第１のトランジスタのベースに接続さ
れ、カソードが前記第２のトランジスタのコレクタに接
続された第２のダイオードと、 前記第２のトランジスタのベースと前記電源端子の相互
間に接続された定電流源とを具備することを特徴とする
増幅回路。 - 【請求項１６】 前記第１のトランジスタのコレクタが
電源端子に接続される場合は前記出力端子と接地間に接
続され、前記コレクタが前記出力端子に接続される場合
は前記出力端子と電源端子の相互間に接続される第２の
定電流源を具備することを特徴とする請求項１４、１５
の何れかに記載の増幅回路。 - 【請求項１７】 前記第１のトランジスタのエミッタ面
積と前記第２のトランジスタのエミッタ面積の比は、前
記第１のトランジスタのエミッタ接地電流増幅率よりも
小さいことを特徴とする請求項１４、１５の何れかに記
載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16727797A JP3338334B2 (ja) | 1996-06-24 | 1997-06-24 | 増幅回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16303796 | 1996-06-24 | ||
| JP8-163037 | 1996-06-24 | ||
| JP16727797A JP3338334B2 (ja) | 1996-06-24 | 1997-06-24 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1075131A JPH1075131A (ja) | 1998-03-17 |
| JP3338334B2 true JP3338334B2 (ja) | 2002-10-28 |
Family
ID=26488616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16727797A Expired - Fee Related JP3338334B2 (ja) | 1996-06-24 | 1997-06-24 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338334B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201115908A (en) * | 2009-10-27 | 2011-05-01 | Mediatek Singapore Pte Ltd | Driving amplifier circuit |
-
1997
- 1997-06-24 JP JP16727797A patent/JP3338334B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1075131A (ja) | 1998-03-17 |
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