JP3733188B2 - パワーアンプ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるオーディオ信号等の低周波信号を電力増幅するためのパワーアンプに係り、特に、回路の低消費電力化を図ったものに関する。
【０００２】
【従来の技術】
従来、この種々の回路としては、例えば、図５に示されたようなものが公知・周知となっている。
すなわち、同図を参照しつつこの従来のパワーアンプについて説明すれば、まず、このパワーアンプは、差動出力端子を有する差動増幅器Ａｍｐ１と、この差動増幅器Ａｍｐ１のそれぞれの差動出力信号を増幅するためのトランジスタＱ１〜Ｑ４を用いてなる増幅回路とを具備してなるものである。
差動増幅器Ａｍｐ１の反転入力端子（−ＩＮ）と非反転入力端子（＋ＩＮ）とには同一振幅の信号が、それぞれ印加され、出力側には、入力信号が反転増幅された反転出力信号と、入力信号が非反転増幅された非反転出力信号との２つの差動出力信号がそれぞれ得られるようになっいる。
【０００３】
そして、２つの差動出力信号の内、一方は、トランジスタＱ２のベースに印加され、このトランジスタＱ２により増幅され、このトランジスタＱ２のコレクタ側に接続されるトランジスタＱ５，Ｑ６からなるいわゆるカレントミラー回路を介して、出力端子に増幅出力されるようになっている。また、差動増幅回路Ａｍｐ１の２つの差動出力信号の内、他方は、トランジスタＱ４のベースに印加され、このトランジスタＱ４により増幅されて出力端子に出力されるようになっている。
【０００４】
【発明が解決しようとする課題】
とろこで、上述のような回路において、差動増幅器Ａｍｐ１の出力電圧利得は、トランジスタＱ２のバイアスを決定する抵抗であって、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる抵抗Ｒ１及びトランジスタＱ４のバイアスを決定する抵抗であって、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる抵抗Ｒ２のそれぞれの大きさで定まることとなるが、電圧利得を大とする観点からは、これら抵抗Ｒ１，Ｒ２の値を大とすればよいが、トランジスタＱ２，Ｑ４のバイアスを適切なものとする観点からは、あまりその値を大とすることはできす、結局、差動増幅器Ａｍｐ１の電圧利得を充分大きなものとすることはできない。
したがって、最終出力として大きな電圧利得を得ようとすると、後段側に複数の増幅回路を設ける必要が生じ、いわゆるゲインステージの増加を招くこととなる。換言すれば、素子数の増加を招くこととなり、このことは、信号位相の回転の増加を意味し、回路の不安定さを生む要因となる。
【０００５】
また、上述の構成の場合、差動増幅器Ａｍｐ１の出力段の飽和防止のために、順方向電圧の低いショットキーダイオードＤ１，Ｄ２が必要となる。これは、差動増幅器Ａｍｐ１の最終出力段の回路構成に起因するものである。すなわち、差動増幅器Ａｍｐ１の最終出力段は、例えばｐｎｐ型トランジスタのエミッタを電源側に、ｎｐｎ型トランジスタのエミッタをアース側に、それぞれ接続すると共に、相互のコレクタを接続し、この接続点を出力端子とするような構成となっている。このような構成の場合、ｎｐｎ型トランジスタが完全に飽和状態、すなわち、コレクタ・エミッタ間のいわゆるＶCEが零となると、このｎｐｎ型トランジスタがこのような状態から非導通状態へ復帰する際の動作スピードが低下するばかりか、その出力波形の歪み等を生ずることとなる。そこで、先のショットキーダイオードＤ１，Ｄ２が差動増幅器Ａｍｐ１の出力端に接続されることで、この出力点の電圧、すなわち、上述したような最終出力段のｎｐｎ型トランジスタの導通時におけるＶCEが、少なくともショットキーダイオードの順方向電圧に保持され、完全に飽和状態となることが防止されることとなり、上述のような不都合が回避されるようになっている。
【０００６】
しかしながら、特に、上述の回路をＩＣ化するような場合には、このようなショットキーダイオードを必要とするものにあっては、製造プロセスの制限を招き、それに伴う製造費用の増加による高価格化を生ずる結果となる。
さらに、上述した従来回路においては、差動増幅器の出力電圧利得が充分でないため、出力トランジスタＱ４，Ｑ６の立ち上がりが緩慢なものとなり、そのため、Ｂ級アンプに特有の出力トランジスタのベース・エミッタ電圧ＶBEに起因する出力歪みが大となる。この出力歪みを抑圧するためには、出力トランジスタに、数ｍＡのいわゆるアイドリング電流を入力信号がない場合にも流す必要があり、回路全体の消費電力の増大を招くこととなる。
【０００７】
本発明は、上記実状に鑑みてなされたもので、ＩＣ化の際に製造プロセスの制限を招くようなことがない回路構成を有し、消費電力が小さなパワーアンプを提供するものである。
また、本発明の他の目的は、出力歪みを改善するために出力段のトランジスタに大きなアイドリング電流を流す必要がなく、しかも、出力歪みの小さなパワーアンプを提供することにある。
さらに、本発明の他の目的は、いわゆるゲインステージの増加を要することなく電力増幅が可能で、かつ、消費電力が小さくて済むパワーアンプを提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の発明に係るパワーアンプは、
入力信号に対して２つの差動出力信号を出力する差動増幅回路と、
前記差動増幅回路の２つの差動出力信号をそれぞれ増幅して出力する出力回路と、
前記差動増幅回路の差動出力信号の極性に応じて前記差動増幅回路の２つの差動出力信号が出力される一方の出力端子側の電圧を所定電圧に保持する電圧保持回路と、を具備してなるものである。
【０００９】
かかる構成においては、差動増幅回路は、いわゆる電流出力型のものが好適である。このため、差動増幅回路側からのみた入力インピーダンスを高くすることができ、大きな利得が得易いものとなる。
また、この差動増幅回路の２つの差動出力信号の極性に応じて、その何れか一方の出力端子側の電圧が、電圧保持回路により所定の電圧に保持されることとなるため、従来と異なり、出力回路の前段回路の出力電圧飽和防止のために順方向電圧の小さな、例えばショットキーダイオードのようなものを設けるような回路構成を採る必要がなく、そのため、特に、パワーアンプ全体をＩＣ化するような場合に、従来のような製造プロセス上の制限がなくなるものである。
【００１０】
特に、差動増幅回路は、差動出力信号を出力する電流出力型の差動増幅器を用いてなるものである一方、
出力回路は、差動増幅回路の非反転出力信号を増幅する電流出力型の第１の出力用増幅器と、
前記第１の出力用増幅器の出力電流の向きを反転して出力端子に出力するカレントミラー回路と、
差動増幅回路の反転出力信号を増幅して出力端子に出力する電流出力型の第２の出力用増幅器と、を具備してなるものが好適である。
また、電圧保持回路は、所定電圧が一方の入力端子に印加された演算増幅器と、
差動増幅回路の差動出力信号端子の何れか一方を、差動出力信号の極性に応じて選択的に前記演算増幅器の他方の入力端子に接続状態とするスイッチング素子と、を具備してなると共に、
前記演算増幅器の出力信号が、前記スイッチング素子を介して前記演算増幅器の他方の入力端子へ帰還されるよう構成されてなるものが好適である。
【００１１】
かかる構成においては、電流出力型の差動増幅器の入力側からみた入力インピーダンスを高くすることができ、大きな利得が得易いものとなる。
また、この差動増幅器の２つの差動出力信号の極性に応じて、電圧保持回路のスイッチング素子の動作により、その何れか一方の出力端子側の電圧が、電圧保持回路の演算増幅器の他方の入力端子へ印加され、演算増幅器の一方の入力端子の所定電圧との差動増幅がなされ、しかも、演算増幅器の出力が、先のスイッチング素子へ戻されることで、いわゆるボルテージフォロア動作を得ることができ、差動増幅器の何れか一方の出力側は、所定電圧に保持されるようになっている。したがって、従来と異なり、出力回路の前段回路の出力電圧飽和防止のために順方向電圧の小さな素子、例えばショットキーダイオードのようなものを設けるような回路構成を採る必要がなく、そのため、特に、パワーアンプ全体をＩＣ化するような場合に、従来のような製造プロセス上の制限がなくなるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
まず、図１を参照しつつ本発明の実施の形態におけるパワーアンプの基本構成について説明する。
このパワーアンプは、差動増幅回路１と、ボルテージフォロア回路２と、出力回路３と、に大別されてなるものである。
差動増幅回路１は、例えば、公知・周知の電流出力型の差動増幅器４を用いて構成されてなるもので、２つの差動出力が得られるようになっているものである。この差動増幅回路１の２つの出力信号は、それぞれ後述するボルテージフォロア回路２及び出力回路３に印加されるようになっている。
電圧保持回路としてのボルテージフォロア回路２は、演算増幅器５と、バッファ６ａ，６ｂと、第１乃至第３のトランジスタ７〜９とを主たる構成要素として構成されたものとなっている。
【００１３】
すなわち、演算増幅器５の非反転入力端子には、互いのエミッタと互いのコレクタとがそれぞれ接続されて並列接続状態にあるｐｎｐ型の第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）７，８のコレクタが接続され、演算増幅器５の反転入力端子には、ｐｎｐ型の第３のトランジスタ（図１においては「Ｑ３」と表記）９のコレクタが接続されている。
これら第１乃至第３のトランジスタ７〜９のエミッタは、第１の定電流源１５に接続される一方、第１のトランジスタ７のベースは、差動増幅器４の反転出力端子（図１において「−」符号の付された側の出力端子）に、第２のトランジスタ８のベースは、差動増幅器４の非反転出力端子（図１においては「＋」符号の付された側の出力端子）に、それぞれ接続されると共に、第３のトランジスタ９のベースには、所定のバイアス電圧Ｖｂが印加されるようになっている。
【００１４】
また、演算増幅器５の出力端子には、２つのバッファ６ａ，６ｂが接続されて、出力信号が２つに分岐されるようになっており、一方のバッファ６ａの出力端子は、差動増幅器４の反転出力端子と共に、出力回路３を構成する第１の出力用増幅器１９に、他方のバッファ６ｂの出力端子は、差動増幅器４の非反転出力端子と共に、出力回路３を構成する第２の出力用増幅器２０に、それぞれ接続されている。
そして、結局、第１又は第２のトランジスタ７，８を介して演算増幅器５の非反転入力端子に電圧が印加され、また、第３のトランジスタ９を介して反転入力端子に印加され、演算増幅された出力信号が、バッファ６ａ，６ｂを介して、第１乃至第３のトランジスタ７〜９のベース側にフィードバックされることで、この第１乃至第３のトランジスタ７〜９、演算増幅器５及びバッファ６ａ，６ｂからなる回路は、全体としてはいわゆるボルテージフォロアとして動作するようになっている（詳細は後述）。
【００１５】
出力回路３は、反転増幅を行う第１及び第２の出力用増幅器１９，２０とカレントミラー回路２１とを有して構成されている。
第１及び第２の出力用増幅器１９，２０は、例えば、電流出力型の演算増幅器を用いてなるものである。第１の出力用増幅器１９の出力信号は、このパワーアンプの出力端子２２に直接出力されるようになっている一方、第２の出力用増幅器２０の出力信号は、カレントミラー回路２１を介して反転された後、出力端子２２に印加されるようになっており、この出力端子２２には、１８０度の位相差を有する２つの信号が得られるようになっている。
【００１６】
次に、上記構成におけるパワーアンプの動作について説明する。
まず、差動増幅器４の反転入力端子及び非反転入力端子に入力された信号が、正の半周期にある場合、非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する正の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する負の半周期の信号が、それぞれ出力されることとなる。
そして、第１のトランジスタ７のベース電圧は負極側に増大するため、第１のトランジスタ７は動作状態となり、第１のトランジスタ７を介して差動増幅器４の反転出力端子側の電圧が演算増幅器５の非反転入力端子に印加されることとなる一方、第２のトランジスタ８のベース電圧は、正極側に増大するため、第２のトランジスタ８は非動作状態となる。
【００１７】
ところで、演算増幅器５の反転入力端子には、第３のトランジスタ９を介してバイアス電圧Ｖｂが印加され、しかも、この演算増幅器５の出力は、バッファ６ａを介して第１のトランジスタ７のベースにフィードバックされるため、演算増幅器５を中心としたこの回路部分は、いわゆるボルテージフォロアとして作用することとなる。この結果、第１のトランジスタ７のベース側、すなわち、差動増幅器４の反転出力端子側は、略バイアス電圧Ｖｂに保持されることとなる。
一方、差動増幅器４の非反転出力端子側は、反転出力端子側と異なり、バイアス電圧Ｖｂには保持されないため、非反転出力信号が出力回路３の第２の出力用増幅器２０に印加されることとなる。
したがって、出力回路３の第１の出力用増幅器１９の入力段は、バイアス電圧Ｖｂに保持された状態であるため、その出力側には、一定の電流が流れるだけであるが、第２の出力用増幅器２０には、差動増幅器４の非反転出力信号が印加されることから、第２の出力用増幅器２０の出力側には、その非反転出力信号が反転増幅された信号が出力されることとなる。そして、この第２の出力用増幅器２０の出力信号は、カレントミラー回路２１によってその電流の方向が変えられて出力端子２２に出力されることとなる。
すなわち、入力信号と同様の正の半周期の増幅信号が出力端子２２に得られることとなる。
【００１８】
一方、差動増幅器４の入力信号として負の半周期が入力された場合は、差動増幅器４の非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する負の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する正の半周期の信号が、それぞれ出力されることとなる。
そして、この場合には、先に説明した入力信号が正の半周期の場合とは逆に、第１のトランジスタ７のベースには正電圧が、第２のトランジスタ８のベースには負電圧が、それぞれ印加されることとなり、第１のトランジスタ７が非動作状態となる一方、第２のトランジスタ８が動作状態となる。
このため、第２のトランジスタ８のベース側、すなわち、差動増幅器４の非反転出力端子側は、バイアス電圧Ｖｂに保持される一方、第１のトランジスタ７のベース側、すなわち、差動増幅器４の反転出力端子側には、差動増幅器４への入力信号が反転増幅されたものに対応する電圧変化が生ずることとなる。
したがって、差動増幅器４からの反転出力信号が出力回路３の第１の出力用増幅器１９によって反転増幅され、出力端子２２に出力される結果、出力端子２２には、入力信号に対応した負の半周期の信号が得られることとなる。
このパワーアンプにおいては、上述したように、差動増幅器４の出力側が所定のバイアス電圧Ｖｂにクランプされるため、従来のように、この差動増幅器４の出力の飽和を防止する観点から、差動増幅器４の出力側に、順方向電圧の低いショットキーダイオードを設ける必要がないものとなっている。
【００１９】
次に、より具体的な回路構成例について、図２を参照しつつ説明することとする。なお、図１に示された基本回路例における構成要素と同一のものについては、同一の符号を付してその詳細な説明を省略し、以下の説明においては、異なる点を中心に説明することとする。
最初に、回路構成について説明すれば、このパワーアンプは、差動増幅回路１と、ボルテージフォロア回路２と、出力回路３と、に大別されてなる点は、図１に示されたものと同様のものである。
差動増幅回路１は、図１に示された回路同様、電流出力型の差動増幅器４を用いて構成されてなるものである。
【００２０】
ボルテージフォロア回路２は、演算増幅器５の入力段に、第１乃至第３のトランジスタ７〜９が接続される点は、先の図１に示された回路例と同様であるが、演算増幅器５の反転及び非反転入力端子との接続が先の場合と丁度逆になっている。すなわち、第１乃至第３のトランジスタ７〜９のエミッタが相互に接続されて、第１の定電流源１５に接続される点は変わらないが、第１及び第２のトランジスタ７，８のコレクタは、共に演算増幅器５の反転入力端子に、第３のトランジスタ９のコレクタは、非反転入力端子に、それぞれ接続されている。
【００２１】
また、バアイス電圧Ｖｂを発生するために、電源電圧Ｖccとアースとの間に、第２の定電流源１６と、いわゆるダイオード接続された第６のトランジスタ（図２において「Ｑ６」と表記）１２とが直列接続されている。すなわち、ｎｐｎ型の第６のトランジスタ１２は、ベースとコレクタとが相互に接続されると共に、第３のトランジスタ９のベース及び第２の定電流源１６に接続される一方、エミッタはアースに接続されており、ダイオード接続された第６のトランジスタ１２に第２の定電流源１６による定電流Ｉ2が供給されることによって生ずる定電圧が、バアイス電圧Ｖｂとして第３のトランジスタ９のベースに印加されるようになっている。
【００２２】
さらに、一方のバッファ６ａは、ｐｎｐ型の第５のトランジスタ（図２においては「Ｑ５」と表記）１１及び第４の定電流源１８により、他方のバッファ６ｂは、ｐｎｐ型の第４のトランジスタ（図２においては「Ｑ４」と表記）１０及び第３の定電流源１７により、それぞれ構成されたものとなっている。
具体的には、第４のトランジスタ１０及び第５のトランジスタ１１の各々のエミッタには、電源電圧Ｖccが印加されるようになっており、第４のトランジスタ１０のコレクタは、第３の定電流源１７へ接続されると共に、差動増幅器４の非反転出力端子及び第１のトランジスタ７のベースに接続され、この接続点は、さらに、出力回路３を構成する第７のトランジスタ（図２においては「Ｑ７」と表記）１３のベースに接続されている。
また、第５のトランジスタ１１のコレクタは、第４の定電流源１８へ接続されると共に、差動増幅器４の反転出力端子及び第２のトランジスタ８のベースに接続され、この接続点は、さらに、出力回路３を構成する第８のトランジスタ（図２においては「Ｑ８」と表記）１４のベースに接続されている。
そして、第４のトランジスタ１０及び第５のトランジスタ１１の各々のベースは、演算増幅器５の出力端子に接続されており、この第４又は第５のトランジスタ１０，１１及び第１のトランジスタ７又は第２のトランジスタ８を介して、演算増幅器５の出力信号が、その入力側にフィードバックされて、いわゆるボルテージフォロア動作が得られるようになっている。
【００２３】
出力回路３は、差動増幅器４の非反転出力信号に対して増幅作用を行うｎｐｎ型の第７のトランジスタ１３と、この第７のトランジスタ１３の出力電流の方向を反転するためのｐｎｐ型の第９及び第１０のトランジスタ（図２においてはそれぞれ「Ｑ９」、「Ｑ１０」と表記）１５，１６からなるカレントミラー回路２１と、差動増幅器４の反転出力信号に対して増幅作用を行うｎｐｎ型の第８のトランジスタ１４とを具備してなるものである。
すなわち、第７のトランジスタ１３のベースには、既に述べたように、差動増幅器４の非反転出力信号が印加されるようになっている一方、そのコレクタは、第９のトランジスタ１５のコレクタに接続されおり、エミッタは、アースに接続されるようになっている。
また、第８のトランジスタ１４のベースには、既に述べたように、差動増幅器４の反転出力信号が印加されるようになっている一方、そのコレクタは、出力端子２２に接続され、エミッタは、アースに接続されるようになっている。
カレントミラー回路２１は、第９及び第１０のトランジスタ１５，１６からなり、この第９及び第１０のトランジスタ１５，１６の各々のエミッタには電源電圧Ｖccが印加されるようになっている一方、第９及び第１０のトランジスタ１５，１６のベースが相互に接続されると共に、第９のトランジスタ１５のベースとコレクタとが相互に接続されて、第９のトランジスタ１５はいわゆるダイオード接続となっている。そして、第１０のトランジスタ１６のコレクタは、出力端子２２に接続されており、この出力端子２２を介して、第１０のトランジスタ１６のコレクタと第８のトランジスタ１４のコレクタとが接続されるようになっている。
【００２４】
次に、上記構成における動作について説明する。
まず、差動増幅器４の反転入力端子及び非反転入力端子に入力された信号が、正の半周期にある場合、非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する正の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する負の半周期の信号が、それぞれ出力されることとなる。
そして、第１のトランジスタ７のベース電圧は正極側に増大するため、第１のトランジスタ７は非動作状態となる一方、第２のトランジスタ８のベース電圧は、負極側に増大するため、第２のトランジスタ８は動作状態となり、この第２のトランジスタ８を介してＣ点（図２参照）、すなわち、差動増幅器４の反転出力端子と、第５のトランジスタ１１のコレクタと、第２のトランジスタ８のベースとの接続点における電圧が演算増幅器５の反転入力端子に印加されることとなる。
【００２５】
ところで、演算増幅器５の非反転入力端子には、第３のトランジスタ９を介して、この第３のトランジスタ９のベースと、第２の定電流源１６と、第６のトランジスタ１２のコレクタ及びベースとの接続点であるＡ点に生ずる定電圧がバイアス電圧Ｖｂとして印加される。しかも、この演算増幅器５の出力は、第５のトランジスタ１１を介して第２のトランジスタ８のベースにフィードバックされるため、演算増幅器５を中心としたこの回路部分は、いわゆるボルテージフォロアとして作用することとなる。この結果、先のＣ点は、Ａ点の電圧に保持、すなわち、略バイアス電圧Ｖｂに保持されることとなる。
一方、差動増幅器４の非反転出力端子側、すなわち、差動増幅器４の非反転出力端子と、第４のトランジスタ１０のコレクタと、第３の定電流源１７と、第１のトランジスタ７のベースとの接続点であるＢ点の電位は、Ｃ点と異なり、バイアス電圧Ｖｂには保持されないため、非反転出力信号が出力回路３の第７のトランジスタ１３のベースに印加されることとなる。
【００２６】
したがって、出力回路３の第８のトランジスタ１４のベース電圧は、バイアス電圧Ｖｂに保持された状態であるため、第８のトランジスタ１４は定電流源として作用することとなり、その出力側には、一定の電流が流れる。これに対して、第７のトランジスタ１３は、アンプとして作用し、そのコレクタ側には、差動増幅器４の非反転出力信号が増幅された電流が流れることとなり、この電流がカレントミラー回路２１によって、その電流の向きが反転される結果、出力端子２２から図示されいな外部の負荷へ向かって第７のトランジスタ１３のコレクタ電流に対応する大きさの電流が流れ出ることとなる。換言すれば、入力信号と同様の正の半周期の増幅信号が出力端子２２から得られることとなる。
【００２７】
一方、差動増幅器４の入力信号として負の半周期が入力された場合は、差動増幅器４の非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する負の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する正の半周期の信号が、それぞれ出力されることとなる。
そして、この場合には、先に説明した入力信号が正の半周期の場合とは逆に、第２のトランジスタ８のベースには正電圧が、第１のトランジスタ７のベースには負電圧が、それぞれ印加されることとなり、第２のトランジスタ８が非動作状態となる一方、第１のトランジスタ７が動作状態となる。
このため、第１のトランジスタ７のベース側、すなわちＢ点がバイアス電圧Ｖｂに保持される一方、第２のトランジスタ８のベース側、すなわちＣ点には、差動増幅器４の反転出力信号に応じた電圧変化が生ずることとなる。
したがって、この場合には、差動増幅器４の反転出力信号は、第８のトランジスタ１４の増幅を受けて、出力端子２２に入力信号に対応した負の半周期の信号として出力されることとなる。一方、第７のトランジスタ１３は、定電流源として作用して、そのコレクタ側には一定の電流が流れることとなる。
【００２８】
ところで、上記構成におけるパワーアンプにおいて、差動増幅器４への入力信号が無い場合、すなわち、無信号時における出力回路３におけるいわゆるアイドリング電流は、次述するようなものとなる。
まず、無信号時において、第６のトランジスタ１２と第７のトランジスタ１３をいわゆるカレントミラー回路を構成するいわゆるカレントペアととらえることができ、また、第６のトランジスタ１２と第８のトランジスタ１４も同様にカレントぺアととらえられる。
第６のトランジスタ１２には、第２の定電流源１６による定電流Ｉ2が常時流れ、無信号時には、この電流Ｉ2がカレントペアである第７及び第８のトランジスタ１３，１４に、それぞれ各トランジスタの面積比に応じて分配され、この電流が出力段におけるアイドリング電流Ｉ0となる。したがって、アイドリング電流Ｉ0は、下記する式で表すことができる。
【００２９】
Ｉ0＝Ｉ2（ＡQ6／２ＡQ7）または、
【００３０】
Ｉ0＝Ｉ2（ＡQ6／２ＡQ8）となる。
【００３１】
ここで、ＡQ6は、第６のトランジスタ１２の面積を、ＡQ7は、第７のトランジスタ１３の面積を、ＡQ8は、第８のトランジスタ１４の面積を、それぞれ表すものである。
したがって、第６乃至第８のトランジスタ１２〜１４の面積を適宜に選択することにより、従来と異なり、アイドリング電流を確実に必要最小限の大きさに設定することが容易にでき、そのため、消費電力の低減が図れることとなるものである。
【００３２】
図３には、本発明に係るパワーアンプにおける出力特性のシュミレーション結果が、図４には従来回路における出力特性のシュミレーション結果が、それぞれ示されており、以下、この出力特性について説明する。
本発明に係るパワーアンプでは、出力トランジスタ（第７及び第８のトランジスタ１３，１４）へのバイアスが、従来回路に比して大きく確保できるため、出力トランジスタの立ち上がリは、従来（図４（ｂ）参照）に比して急峻となっている（図３（ｂ）参照）。このため、従来と異なり、出力トランジスタの立ち上がりを急峻にするために多くのアイドリング電流を流す必要がない。
なお、図３及び図４において、Ｑaは上述したＱ１０に対応するシュミレーション時の出力トランジスタを、Ｑbは上述したＱ８に対応するシュミレーション時の出力トランジスタを、それぞれ意味する。
【００３３】
上述した発明の実施の形態におけるトランジスタの種類は、あくまでも一例であり、ｐｎｐ型をｎｐｎ型に、ｎｐｎ型をｐｎｐ型に、それぞれ代えても同様に実現できることは勿論であり、さらには、例えば、電界効果トランジスタ（ＦＥＴ）等のバイポーラ以外のトランジスタを用いてもよいものである。
【００３４】
【発明の効果】
以上、述べたように、本発明によれば、極力少ない増幅段で大きな利得が得られ、しかも、出力電流の立ち上がりがよく、消費電力が比較的少なくて済むような構成とすることにより、従来と異なり、差動増幅回路の出力飽和防止のために、ショットキーダイオードのような順方向電圧の低いダイオードを設けることなく、飽和防止がなされるため、ＩＣ化の際に製造プロセスの制限を招くようなことがなく、ＩＣ化に適したパワーアンプを提供することができる。
また、特に、電流出力型の回路を用いることにより、入力インピーダンスを容易に大きく採ることができるので、従来と異なり、いわゆるゲインステージの増加を要することなく電力増幅が可能である。さらに、出力回路へ印加される被増幅信号を従来に比して容易に大とすることができるため、従来と異なり、出力電流の立ち上がりが急峻な出力歪みの少ない出力信号を得ることができ、しかも、そのために、出力回路におけるいわゆるアイドリング電流が小さくて済み、消費電力の低減を図ることができるものである。
またさらに、回路中のトランジスタの飽和防止のため、ショットキーダイオードを設け、このダイオードとトランジスタが電源とアースとの間で直列接続状態となるような従来のような回路構成を必要としないため、電源電圧を従来に比して小さくでき、装置の小型化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における第１の例としてのパワーアンプの基本構成例を示す構成図である。
【図２】本発明の実施の形態における第２の例としてのパワーアンプの具体的回路例を示す回路図である。
【図３】本発明のパワーアンプにおける出力特性のシュミレーション結果の例を示す特性線図であり、図３（ａ）は出力電圧特性を、図３（ｂ）は出力電流特性を示す特性線図である。
【図４】従来の回路における出力特性のシュミレーション結果の例を示す特性線図であり、図４（ａ）は出力電圧特性を、図４（ｂ）は出力電流特性を示す特性線図である。
【図５】従来パワーアンプの回路例を示す回路図である。
【符号の説明】
１…差動増幅回路
２…ボルテージフォロア回路
３…出力回路
４…差動増幅器
７…第１のトランジスタ
８…第２のトランジスタ
９…第３のトランジスタ
１３…第７のトランジスタ
１４…第８のトランジスタ
１９…第１の出力用増幅器
２０…第２の出力用増幅器
２１…カレントミラー回路
【発明の属する技術分野】
本発明は、いわゆるオーディオ信号等の低周波信号を電力増幅するためのパワーアンプに係り、特に、回路の低消費電力化を図ったものに関する。
【０００２】
【従来の技術】
従来、この種々の回路としては、例えば、図５に示されたようなものが公知・周知となっている。
すなわち、同図を参照しつつこの従来のパワーアンプについて説明すれば、まず、このパワーアンプは、差動出力端子を有する差動増幅器Ａｍｐ１と、この差動増幅器Ａｍｐ１のそれぞれの差動出力信号を増幅するためのトランジスタＱ１〜Ｑ４を用いてなる増幅回路とを具備してなるものである。
差動増幅器Ａｍｐ１の反転入力端子（−ＩＮ）と非反転入力端子（＋ＩＮ）とには同一振幅の信号が、それぞれ印加され、出力側には、入力信号が反転増幅された反転出力信号と、入力信号が非反転増幅された非反転出力信号との２つの差動出力信号がそれぞれ得られるようになっいる。
【０００３】
そして、２つの差動出力信号の内、一方は、トランジスタＱ２のベースに印加され、このトランジスタＱ２により増幅され、このトランジスタＱ２のコレクタ側に接続されるトランジスタＱ５，Ｑ６からなるいわゆるカレントミラー回路を介して、出力端子に増幅出力されるようになっている。また、差動増幅回路Ａｍｐ１の２つの差動出力信号の内、他方は、トランジスタＱ４のベースに印加され、このトランジスタＱ４により増幅されて出力端子に出力されるようになっている。
【０００４】
【発明が解決しようとする課題】
とろこで、上述のような回路において、差動増幅器Ａｍｐ１の出力電圧利得は、トランジスタＱ２のバイアスを決定する抵抗であって、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる抵抗Ｒ１及びトランジスタＱ４のバイアスを決定する抵抗であって、同時に差動増幅器Ａｍｐ１の負荷抵抗ともなる抵抗Ｒ２のそれぞれの大きさで定まることとなるが、電圧利得を大とする観点からは、これら抵抗Ｒ１，Ｒ２の値を大とすればよいが、トランジスタＱ２，Ｑ４のバイアスを適切なものとする観点からは、あまりその値を大とすることはできす、結局、差動増幅器Ａｍｐ１の電圧利得を充分大きなものとすることはできない。
したがって、最終出力として大きな電圧利得を得ようとすると、後段側に複数の増幅回路を設ける必要が生じ、いわゆるゲインステージの増加を招くこととなる。換言すれば、素子数の増加を招くこととなり、このことは、信号位相の回転の増加を意味し、回路の不安定さを生む要因となる。
【０００５】
また、上述の構成の場合、差動増幅器Ａｍｐ１の出力段の飽和防止のために、順方向電圧の低いショットキーダイオードＤ１，Ｄ２が必要となる。これは、差動増幅器Ａｍｐ１の最終出力段の回路構成に起因するものである。すなわち、差動増幅器Ａｍｐ１の最終出力段は、例えばｐｎｐ型トランジスタのエミッタを電源側に、ｎｐｎ型トランジスタのエミッタをアース側に、それぞれ接続すると共に、相互のコレクタを接続し、この接続点を出力端子とするような構成となっている。このような構成の場合、ｎｐｎ型トランジスタが完全に飽和状態、すなわち、コレクタ・エミッタ間のいわゆるＶCEが零となると、このｎｐｎ型トランジスタがこのような状態から非導通状態へ復帰する際の動作スピードが低下するばかりか、その出力波形の歪み等を生ずることとなる。そこで、先のショットキーダイオードＤ１，Ｄ２が差動増幅器Ａｍｐ１の出力端に接続されることで、この出力点の電圧、すなわち、上述したような最終出力段のｎｐｎ型トランジスタの導通時におけるＶCEが、少なくともショットキーダイオードの順方向電圧に保持され、完全に飽和状態となることが防止されることとなり、上述のような不都合が回避されるようになっている。
【０００６】
しかしながら、特に、上述の回路をＩＣ化するような場合には、このようなショットキーダイオードを必要とするものにあっては、製造プロセスの制限を招き、それに伴う製造費用の増加による高価格化を生ずる結果となる。
さらに、上述した従来回路においては、差動増幅器の出力電圧利得が充分でないため、出力トランジスタＱ４，Ｑ６の立ち上がりが緩慢なものとなり、そのため、Ｂ級アンプに特有の出力トランジスタのベース・エミッタ電圧ＶBEに起因する出力歪みが大となる。この出力歪みを抑圧するためには、出力トランジスタに、数ｍＡのいわゆるアイドリング電流を入力信号がない場合にも流す必要があり、回路全体の消費電力の増大を招くこととなる。
【０００７】
本発明は、上記実状に鑑みてなされたもので、ＩＣ化の際に製造プロセスの制限を招くようなことがない回路構成を有し、消費電力が小さなパワーアンプを提供するものである。
また、本発明の他の目的は、出力歪みを改善するために出力段のトランジスタに大きなアイドリング電流を流す必要がなく、しかも、出力歪みの小さなパワーアンプを提供することにある。
さらに、本発明の他の目的は、いわゆるゲインステージの増加を要することなく電力増幅が可能で、かつ、消費電力が小さくて済むパワーアンプを提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の発明に係るパワーアンプは、
入力信号に対して２つの差動出力信号を出力する差動増幅回路と、
前記差動増幅回路の２つの差動出力信号をそれぞれ増幅して出力する出力回路と、
前記差動増幅回路の差動出力信号の極性に応じて前記差動増幅回路の２つの差動出力信号が出力される一方の出力端子側の電圧を所定電圧に保持する電圧保持回路と、を具備してなるものである。
【０００９】
かかる構成においては、差動増幅回路は、いわゆる電流出力型のものが好適である。このため、差動増幅回路側からのみた入力インピーダンスを高くすることができ、大きな利得が得易いものとなる。
また、この差動増幅回路の２つの差動出力信号の極性に応じて、その何れか一方の出力端子側の電圧が、電圧保持回路により所定の電圧に保持されることとなるため、従来と異なり、出力回路の前段回路の出力電圧飽和防止のために順方向電圧の小さな、例えばショットキーダイオードのようなものを設けるような回路構成を採る必要がなく、そのため、特に、パワーアンプ全体をＩＣ化するような場合に、従来のような製造プロセス上の制限がなくなるものである。
【００１０】
特に、差動増幅回路は、差動出力信号を出力する電流出力型の差動増幅器を用いてなるものである一方、
出力回路は、差動増幅回路の非反転出力信号を増幅する電流出力型の第１の出力用増幅器と、
前記第１の出力用増幅器の出力電流の向きを反転して出力端子に出力するカレントミラー回路と、
差動増幅回路の反転出力信号を増幅して出力端子に出力する電流出力型の第２の出力用増幅器と、を具備してなるものが好適である。
また、電圧保持回路は、所定電圧が一方の入力端子に印加された演算増幅器と、
差動増幅回路の差動出力信号端子の何れか一方を、差動出力信号の極性に応じて選択的に前記演算増幅器の他方の入力端子に接続状態とするスイッチング素子と、を具備してなると共に、
前記演算増幅器の出力信号が、前記スイッチング素子を介して前記演算増幅器の他方の入力端子へ帰還されるよう構成されてなるものが好適である。
【００１１】
かかる構成においては、電流出力型の差動増幅器の入力側からみた入力インピーダンスを高くすることができ、大きな利得が得易いものとなる。
また、この差動増幅器の２つの差動出力信号の極性に応じて、電圧保持回路のスイッチング素子の動作により、その何れか一方の出力端子側の電圧が、電圧保持回路の演算増幅器の他方の入力端子へ印加され、演算増幅器の一方の入力端子の所定電圧との差動増幅がなされ、しかも、演算増幅器の出力が、先のスイッチング素子へ戻されることで、いわゆるボルテージフォロア動作を得ることができ、差動増幅器の何れか一方の出力側は、所定電圧に保持されるようになっている。したがって、従来と異なり、出力回路の前段回路の出力電圧飽和防止のために順方向電圧の小さな素子、例えばショットキーダイオードのようなものを設けるような回路構成を採る必要がなく、そのため、特に、パワーアンプ全体をＩＣ化するような場合に、従来のような製造プロセス上の制限がなくなるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
まず、図１を参照しつつ本発明の実施の形態におけるパワーアンプの基本構成について説明する。
このパワーアンプは、差動増幅回路１と、ボルテージフォロア回路２と、出力回路３と、に大別されてなるものである。
差動増幅回路１は、例えば、公知・周知の電流出力型の差動増幅器４を用いて構成されてなるもので、２つの差動出力が得られるようになっているものである。この差動増幅回路１の２つの出力信号は、それぞれ後述するボルテージフォロア回路２及び出力回路３に印加されるようになっている。
電圧保持回路としてのボルテージフォロア回路２は、演算増幅器５と、バッファ６ａ，６ｂと、第１乃至第３のトランジスタ７〜９とを主たる構成要素として構成されたものとなっている。
【００１３】
すなわち、演算増幅器５の非反転入力端子には、互いのエミッタと互いのコレクタとがそれぞれ接続されて並列接続状態にあるｐｎｐ型の第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）７，８のコレクタが接続され、演算増幅器５の反転入力端子には、ｐｎｐ型の第３のトランジスタ（図１においては「Ｑ３」と表記）９のコレクタが接続されている。
これら第１乃至第３のトランジスタ７〜９のエミッタは、第１の定電流源１５に接続される一方、第１のトランジスタ７のベースは、差動増幅器４の反転出力端子（図１において「−」符号の付された側の出力端子）に、第２のトランジスタ８のベースは、差動増幅器４の非反転出力端子（図１においては「＋」符号の付された側の出力端子）に、それぞれ接続されると共に、第３のトランジスタ９のベースには、所定のバイアス電圧Ｖｂが印加されるようになっている。
【００１４】
また、演算増幅器５の出力端子には、２つのバッファ６ａ，６ｂが接続されて、出力信号が２つに分岐されるようになっており、一方のバッファ６ａの出力端子は、差動増幅器４の反転出力端子と共に、出力回路３を構成する第１の出力用増幅器１９に、他方のバッファ６ｂの出力端子は、差動増幅器４の非反転出力端子と共に、出力回路３を構成する第２の出力用増幅器２０に、それぞれ接続されている。
そして、結局、第１又は第２のトランジスタ７，８を介して演算増幅器５の非反転入力端子に電圧が印加され、また、第３のトランジスタ９を介して反転入力端子に印加され、演算増幅された出力信号が、バッファ６ａ，６ｂを介して、第１乃至第３のトランジスタ７〜９のベース側にフィードバックされることで、この第１乃至第３のトランジスタ７〜９、演算増幅器５及びバッファ６ａ，６ｂからなる回路は、全体としてはいわゆるボルテージフォロアとして動作するようになっている（詳細は後述）。
【００１５】
出力回路３は、反転増幅を行う第１及び第２の出力用増幅器１９，２０とカレントミラー回路２１とを有して構成されている。
第１及び第２の出力用増幅器１９，２０は、例えば、電流出力型の演算増幅器を用いてなるものである。第１の出力用増幅器１９の出力信号は、このパワーアンプの出力端子２２に直接出力されるようになっている一方、第２の出力用増幅器２０の出力信号は、カレントミラー回路２１を介して反転された後、出力端子２２に印加されるようになっており、この出力端子２２には、１８０度の位相差を有する２つの信号が得られるようになっている。
【００１６】
次に、上記構成におけるパワーアンプの動作について説明する。
まず、差動増幅器４の反転入力端子及び非反転入力端子に入力された信号が、正の半周期にある場合、非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する正の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する負の半周期の信号が、それぞれ出力されることとなる。
そして、第１のトランジスタ７のベース電圧は負極側に増大するため、第１のトランジスタ７は動作状態となり、第１のトランジスタ７を介して差動増幅器４の反転出力端子側の電圧が演算増幅器５の非反転入力端子に印加されることとなる一方、第２のトランジスタ８のベース電圧は、正極側に増大するため、第２のトランジスタ８は非動作状態となる。
【００１７】
ところで、演算増幅器５の反転入力端子には、第３のトランジスタ９を介してバイアス電圧Ｖｂが印加され、しかも、この演算増幅器５の出力は、バッファ６ａを介して第１のトランジスタ７のベースにフィードバックされるため、演算増幅器５を中心としたこの回路部分は、いわゆるボルテージフォロアとして作用することとなる。この結果、第１のトランジスタ７のベース側、すなわち、差動増幅器４の反転出力端子側は、略バイアス電圧Ｖｂに保持されることとなる。
一方、差動増幅器４の非反転出力端子側は、反転出力端子側と異なり、バイアス電圧Ｖｂには保持されないため、非反転出力信号が出力回路３の第２の出力用増幅器２０に印加されることとなる。
したがって、出力回路３の第１の出力用増幅器１９の入力段は、バイアス電圧Ｖｂに保持された状態であるため、その出力側には、一定の電流が流れるだけであるが、第２の出力用増幅器２０には、差動増幅器４の非反転出力信号が印加されることから、第２の出力用増幅器２０の出力側には、その非反転出力信号が反転増幅された信号が出力されることとなる。そして、この第２の出力用増幅器２０の出力信号は、カレントミラー回路２１によってその電流の方向が変えられて出力端子２２に出力されることとなる。
すなわち、入力信号と同様の正の半周期の増幅信号が出力端子２２に得られることとなる。
【００１８】
一方、差動増幅器４の入力信号として負の半周期が入力された場合は、差動増幅器４の非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する負の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する正の半周期の信号が、それぞれ出力されることとなる。
そして、この場合には、先に説明した入力信号が正の半周期の場合とは逆に、第１のトランジスタ７のベースには正電圧が、第２のトランジスタ８のベースには負電圧が、それぞれ印加されることとなり、第１のトランジスタ７が非動作状態となる一方、第２のトランジスタ８が動作状態となる。
このため、第２のトランジスタ８のベース側、すなわち、差動増幅器４の非反転出力端子側は、バイアス電圧Ｖｂに保持される一方、第１のトランジスタ７のベース側、すなわち、差動増幅器４の反転出力端子側には、差動増幅器４への入力信号が反転増幅されたものに対応する電圧変化が生ずることとなる。
したがって、差動増幅器４からの反転出力信号が出力回路３の第１の出力用増幅器１９によって反転増幅され、出力端子２２に出力される結果、出力端子２２には、入力信号に対応した負の半周期の信号が得られることとなる。
このパワーアンプにおいては、上述したように、差動増幅器４の出力側が所定のバイアス電圧Ｖｂにクランプされるため、従来のように、この差動増幅器４の出力の飽和を防止する観点から、差動増幅器４の出力側に、順方向電圧の低いショットキーダイオードを設ける必要がないものとなっている。
【００１９】
次に、より具体的な回路構成例について、図２を参照しつつ説明することとする。なお、図１に示された基本回路例における構成要素と同一のものについては、同一の符号を付してその詳細な説明を省略し、以下の説明においては、異なる点を中心に説明することとする。
最初に、回路構成について説明すれば、このパワーアンプは、差動増幅回路１と、ボルテージフォロア回路２と、出力回路３と、に大別されてなる点は、図１に示されたものと同様のものである。
差動増幅回路１は、図１に示された回路同様、電流出力型の差動増幅器４を用いて構成されてなるものである。
【００２０】
ボルテージフォロア回路２は、演算増幅器５の入力段に、第１乃至第３のトランジスタ７〜９が接続される点は、先の図１に示された回路例と同様であるが、演算増幅器５の反転及び非反転入力端子との接続が先の場合と丁度逆になっている。すなわち、第１乃至第３のトランジスタ７〜９のエミッタが相互に接続されて、第１の定電流源１５に接続される点は変わらないが、第１及び第２のトランジスタ７，８のコレクタは、共に演算増幅器５の反転入力端子に、第３のトランジスタ９のコレクタは、非反転入力端子に、それぞれ接続されている。
【００２１】
また、バアイス電圧Ｖｂを発生するために、電源電圧Ｖccとアースとの間に、第２の定電流源１６と、いわゆるダイオード接続された第６のトランジスタ（図２において「Ｑ６」と表記）１２とが直列接続されている。すなわち、ｎｐｎ型の第６のトランジスタ１２は、ベースとコレクタとが相互に接続されると共に、第３のトランジスタ９のベース及び第２の定電流源１６に接続される一方、エミッタはアースに接続されており、ダイオード接続された第６のトランジスタ１２に第２の定電流源１６による定電流Ｉ2が供給されることによって生ずる定電圧が、バアイス電圧Ｖｂとして第３のトランジスタ９のベースに印加されるようになっている。
【００２２】
さらに、一方のバッファ６ａは、ｐｎｐ型の第５のトランジスタ（図２においては「Ｑ５」と表記）１１及び第４の定電流源１８により、他方のバッファ６ｂは、ｐｎｐ型の第４のトランジスタ（図２においては「Ｑ４」と表記）１０及び第３の定電流源１７により、それぞれ構成されたものとなっている。
具体的には、第４のトランジスタ１０及び第５のトランジスタ１１の各々のエミッタには、電源電圧Ｖccが印加されるようになっており、第４のトランジスタ１０のコレクタは、第３の定電流源１７へ接続されると共に、差動増幅器４の非反転出力端子及び第１のトランジスタ７のベースに接続され、この接続点は、さらに、出力回路３を構成する第７のトランジスタ（図２においては「Ｑ７」と表記）１３のベースに接続されている。
また、第５のトランジスタ１１のコレクタは、第４の定電流源１８へ接続されると共に、差動増幅器４の反転出力端子及び第２のトランジスタ８のベースに接続され、この接続点は、さらに、出力回路３を構成する第８のトランジスタ（図２においては「Ｑ８」と表記）１４のベースに接続されている。
そして、第４のトランジスタ１０及び第５のトランジスタ１１の各々のベースは、演算増幅器５の出力端子に接続されており、この第４又は第５のトランジスタ１０，１１及び第１のトランジスタ７又は第２のトランジスタ８を介して、演算増幅器５の出力信号が、その入力側にフィードバックされて、いわゆるボルテージフォロア動作が得られるようになっている。
【００２３】
出力回路３は、差動増幅器４の非反転出力信号に対して増幅作用を行うｎｐｎ型の第７のトランジスタ１３と、この第７のトランジスタ１３の出力電流の方向を反転するためのｐｎｐ型の第９及び第１０のトランジスタ（図２においてはそれぞれ「Ｑ９」、「Ｑ１０」と表記）１５，１６からなるカレントミラー回路２１と、差動増幅器４の反転出力信号に対して増幅作用を行うｎｐｎ型の第８のトランジスタ１４とを具備してなるものである。
すなわち、第７のトランジスタ１３のベースには、既に述べたように、差動増幅器４の非反転出力信号が印加されるようになっている一方、そのコレクタは、第９のトランジスタ１５のコレクタに接続されおり、エミッタは、アースに接続されるようになっている。
また、第８のトランジスタ１４のベースには、既に述べたように、差動増幅器４の反転出力信号が印加されるようになっている一方、そのコレクタは、出力端子２２に接続され、エミッタは、アースに接続されるようになっている。
カレントミラー回路２１は、第９及び第１０のトランジスタ１５，１６からなり、この第９及び第１０のトランジスタ１５，１６の各々のエミッタには電源電圧Ｖccが印加されるようになっている一方、第９及び第１０のトランジスタ１５，１６のベースが相互に接続されると共に、第９のトランジスタ１５のベースとコレクタとが相互に接続されて、第９のトランジスタ１５はいわゆるダイオード接続となっている。そして、第１０のトランジスタ１６のコレクタは、出力端子２２に接続されており、この出力端子２２を介して、第１０のトランジスタ１６のコレクタと第８のトランジスタ１４のコレクタとが接続されるようになっている。
【００２４】
次に、上記構成における動作について説明する。
まず、差動増幅器４の反転入力端子及び非反転入力端子に入力された信号が、正の半周期にある場合、非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する正の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する負の半周期の信号が、それぞれ出力されることとなる。
そして、第１のトランジスタ７のベース電圧は正極側に増大するため、第１のトランジスタ７は非動作状態となる一方、第２のトランジスタ８のベース電圧は、負極側に増大するため、第２のトランジスタ８は動作状態となり、この第２のトランジスタ８を介してＣ点（図２参照）、すなわち、差動増幅器４の反転出力端子と、第５のトランジスタ１１のコレクタと、第２のトランジスタ８のベースとの接続点における電圧が演算増幅器５の反転入力端子に印加されることとなる。
【００２５】
ところで、演算増幅器５の非反転入力端子には、第３のトランジスタ９を介して、この第３のトランジスタ９のベースと、第２の定電流源１６と、第６のトランジスタ１２のコレクタ及びベースとの接続点であるＡ点に生ずる定電圧がバイアス電圧Ｖｂとして印加される。しかも、この演算増幅器５の出力は、第５のトランジスタ１１を介して第２のトランジスタ８のベースにフィードバックされるため、演算増幅器５を中心としたこの回路部分は、いわゆるボルテージフォロアとして作用することとなる。この結果、先のＣ点は、Ａ点の電圧に保持、すなわち、略バイアス電圧Ｖｂに保持されることとなる。
一方、差動増幅器４の非反転出力端子側、すなわち、差動増幅器４の非反転出力端子と、第４のトランジスタ１０のコレクタと、第３の定電流源１７と、第１のトランジスタ７のベースとの接続点であるＢ点の電位は、Ｃ点と異なり、バイアス電圧Ｖｂには保持されないため、非反転出力信号が出力回路３の第７のトランジスタ１３のベースに印加されることとなる。
【００２６】
したがって、出力回路３の第８のトランジスタ１４のベース電圧は、バイアス電圧Ｖｂに保持された状態であるため、第８のトランジスタ１４は定電流源として作用することとなり、その出力側には、一定の電流が流れる。これに対して、第７のトランジスタ１３は、アンプとして作用し、そのコレクタ側には、差動増幅器４の非反転出力信号が増幅された電流が流れることとなり、この電流がカレントミラー回路２１によって、その電流の向きが反転される結果、出力端子２２から図示されいな外部の負荷へ向かって第７のトランジスタ１３のコレクタ電流に対応する大きさの電流が流れ出ることとなる。換言すれば、入力信号と同様の正の半周期の増幅信号が出力端子２２から得られることとなる。
【００２７】
一方、差動増幅器４の入力信号として負の半周期が入力された場合は、差動増幅器４の非反転出力端子には、差動増幅器４が有する増幅度で増幅された入力信号に対応する負の半周期の信号が、反転出力端子には、差動増幅器４が有する増幅度で反転増幅された入力信号に対応する正の半周期の信号が、それぞれ出力されることとなる。
そして、この場合には、先に説明した入力信号が正の半周期の場合とは逆に、第２のトランジスタ８のベースには正電圧が、第１のトランジスタ７のベースには負電圧が、それぞれ印加されることとなり、第２のトランジスタ８が非動作状態となる一方、第１のトランジスタ７が動作状態となる。
このため、第１のトランジスタ７のベース側、すなわちＢ点がバイアス電圧Ｖｂに保持される一方、第２のトランジスタ８のベース側、すなわちＣ点には、差動増幅器４の反転出力信号に応じた電圧変化が生ずることとなる。
したがって、この場合には、差動増幅器４の反転出力信号は、第８のトランジスタ１４の増幅を受けて、出力端子２２に入力信号に対応した負の半周期の信号として出力されることとなる。一方、第７のトランジスタ１３は、定電流源として作用して、そのコレクタ側には一定の電流が流れることとなる。
【００２８】
ところで、上記構成におけるパワーアンプにおいて、差動増幅器４への入力信号が無い場合、すなわち、無信号時における出力回路３におけるいわゆるアイドリング電流は、次述するようなものとなる。
まず、無信号時において、第６のトランジスタ１２と第７のトランジスタ１３をいわゆるカレントミラー回路を構成するいわゆるカレントペアととらえることができ、また、第６のトランジスタ１２と第８のトランジスタ１４も同様にカレントぺアととらえられる。
第６のトランジスタ１２には、第２の定電流源１６による定電流Ｉ2が常時流れ、無信号時には、この電流Ｉ2がカレントペアである第７及び第８のトランジスタ１３，１４に、それぞれ各トランジスタの面積比に応じて分配され、この電流が出力段におけるアイドリング電流Ｉ0となる。したがって、アイドリング電流Ｉ0は、下記する式で表すことができる。
【００２９】
Ｉ0＝Ｉ2（ＡQ6／２ＡQ7）または、
【００３０】
Ｉ0＝Ｉ2（ＡQ6／２ＡQ8）となる。
【００３１】
ここで、ＡQ6は、第６のトランジスタ１２の面積を、ＡQ7は、第７のトランジスタ１３の面積を、ＡQ8は、第８のトランジスタ１４の面積を、それぞれ表すものである。
したがって、第６乃至第８のトランジスタ１２〜１４の面積を適宜に選択することにより、従来と異なり、アイドリング電流を確実に必要最小限の大きさに設定することが容易にでき、そのため、消費電力の低減が図れることとなるものである。
【００３２】
図３には、本発明に係るパワーアンプにおける出力特性のシュミレーション結果が、図４には従来回路における出力特性のシュミレーション結果が、それぞれ示されており、以下、この出力特性について説明する。
本発明に係るパワーアンプでは、出力トランジスタ（第７及び第８のトランジスタ１３，１４）へのバイアスが、従来回路に比して大きく確保できるため、出力トランジスタの立ち上がリは、従来（図４（ｂ）参照）に比して急峻となっている（図３（ｂ）参照）。このため、従来と異なり、出力トランジスタの立ち上がりを急峻にするために多くのアイドリング電流を流す必要がない。
なお、図３及び図４において、Ｑaは上述したＱ１０に対応するシュミレーション時の出力トランジスタを、Ｑbは上述したＱ８に対応するシュミレーション時の出力トランジスタを、それぞれ意味する。
【００３３】
上述した発明の実施の形態におけるトランジスタの種類は、あくまでも一例であり、ｐｎｐ型をｎｐｎ型に、ｎｐｎ型をｐｎｐ型に、それぞれ代えても同様に実現できることは勿論であり、さらには、例えば、電界効果トランジスタ（ＦＥＴ）等のバイポーラ以外のトランジスタを用いてもよいものである。
【００３４】
【発明の効果】
以上、述べたように、本発明によれば、極力少ない増幅段で大きな利得が得られ、しかも、出力電流の立ち上がりがよく、消費電力が比較的少なくて済むような構成とすることにより、従来と異なり、差動増幅回路の出力飽和防止のために、ショットキーダイオードのような順方向電圧の低いダイオードを設けることなく、飽和防止がなされるため、ＩＣ化の際に製造プロセスの制限を招くようなことがなく、ＩＣ化に適したパワーアンプを提供することができる。
また、特に、電流出力型の回路を用いることにより、入力インピーダンスを容易に大きく採ることができるので、従来と異なり、いわゆるゲインステージの増加を要することなく電力増幅が可能である。さらに、出力回路へ印加される被増幅信号を従来に比して容易に大とすることができるため、従来と異なり、出力電流の立ち上がりが急峻な出力歪みの少ない出力信号を得ることができ、しかも、そのために、出力回路におけるいわゆるアイドリング電流が小さくて済み、消費電力の低減を図ることができるものである。
またさらに、回路中のトランジスタの飽和防止のため、ショットキーダイオードを設け、このダイオードとトランジスタが電源とアースとの間で直列接続状態となるような従来のような回路構成を必要としないため、電源電圧を従来に比して小さくでき、装置の小型化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における第１の例としてのパワーアンプの基本構成例を示す構成図である。
【図２】本発明の実施の形態における第２の例としてのパワーアンプの具体的回路例を示す回路図である。
【図３】本発明のパワーアンプにおける出力特性のシュミレーション結果の例を示す特性線図であり、図３（ａ）は出力電圧特性を、図３（ｂ）は出力電流特性を示す特性線図である。
【図４】従来の回路における出力特性のシュミレーション結果の例を示す特性線図であり、図４（ａ）は出力電圧特性を、図４（ｂ）は出力電流特性を示す特性線図である。
【図５】従来パワーアンプの回路例を示す回路図である。
【符号の説明】
１…差動増幅回路
２…ボルテージフォロア回路
３…出力回路
４…差動増幅器
７…第１のトランジスタ
８…第２のトランジスタ
９…第３のトランジスタ
１３…第７のトランジスタ
１４…第８のトランジスタ
１９…第１の出力用増幅器
２０…第２の出力用増幅器
２１…カレントミラー回路
Claims (6)
- 入力信号に対して２つの差動出力信号を出力する差動増幅回路と、
前記差動増幅回路の２つの差動出力信号をそれぞれ増幅して出力する出力回路と、
前記差動増幅回路の差動出力信号の極性に応じて前記差動増幅回路の２つの差動出力信号が出力される一方の出力端子側の電圧を所定電圧に保持する電圧保持回路と、
を具備してなることを特徴とするパワーアンプ。 - 差動増幅回路は、差動出力信号を出力する電流出力型の差動増幅器を用いてなるものである一方、
出力回路は、差動増幅回路の非反転出力信号を増幅する電流出力型の第１の出力用増幅器と、
前記第１の出力用増幅器の出力電流の向きを反転して出力端子に出力するカレントミラー回路と、
差動増幅回路の反転出力信号を増幅して出力端子に出力する電流出力型の第２の出力用増幅器と、
を具備してなることを特徴とする請求項１記載のパワーアンプ。 - 電圧保持回路は、所定電圧が一方の入力端子に印加された演算増幅器と、
差動増幅回路の差動出力信号端子の何れか一方を、差動出力信号の極性に応じて選択的に前記演算増幅器の他方の入力端子に接続状態とするスイッチング素子と、を具備してなると共に、
前記演算増幅器の出力信号が、前記スイッチング素子を介して前記演算増幅器の他方の入力端子へ帰還されるよう構成されてなることを特徴とする請求項２記載のパワーアンプ。 - スイッチング素子は、２つのｐｎｐ型トランジスタを用いてなり、この２つのｐｎｐ型トランジスタのエミッタ同士は相互に接続されると共に定電流源に接続される一方、コレクタ同士は相互に接続されると共に演算増幅器の他方の入力端子に接続され、前記２つのｐｎｐ型トランジスタの内、一方のトランジスタのベースは、差動増幅回路の一方の差動出力信号端子に、他方のトランジスタのベースは、差動増幅回路の他方の差動出力信号端子に、それぞれ接続されてなることを特徴とする請求項３記載のパワーアンプ。
- ｐｎｐ型トランジスタに代えてｎｐｎ型トランジスタを用いてなることを特徴とする請求項４記載のパワーアンプ。
- ｐｎｐ型トランジスタに代えて電界効果トランジスタを用いてなることを特徴とする請求項４記載のパワーアンプ。
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